JP6521792B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば異電源間で信号を送受信する回路を有する半導体装置に関する。
Charged Device Model（ＣＤＭ）は、半導体チップにおける静電気の放電モデルの一つである。半導体チップ全体が帯電した状態にして、試験ピンにＧＮＤ（金属）端子を接触させて放電させる試験方法によってＣＤＭ耐圧を評価する。
先端プロセスでは、微細化によってＭＯＳトランジスタのゲート酸化膜の薄膜化が進み、ゲート耐圧の低下が顕著となっている。そのため、静電気放電（ＥＳＤ：Electro-Static Discharge）耐性を評価する静電気破壊試験時（特にＣＤＭ試験時）に、ＭＯＳトランジスタ（特に、アナログ回路とデジタル回路が混載され、それぞれに異なる電源を供給する半導体チップにおいて、異電源渡り信号を受けているＭＯＳトランジスタ）のゲート破壊が発生するポテンシャルが高くなっている。以下、そのような半導体チップにおいて、デジタル回路が占める領域を「コアロジック領域」と呼び、アナログ回路が占める領域を「アナログＩＰ領域」と呼ぶ。
アナログＩＰ（Intellectual Property）領域内のアナログ回路に供給されるアナログ電源は、コアロジック領域内のデジタル回路に供給されるデジタル電源からのノイズの伝搬を避ける目的で、デジタル電源とは電気的に分離される場合が多い。しかしながら、デジタル電源とアナログ電源の分離は、下記の（１）、（２）の要因により、ＥＳＤに対して、特にＣＤＭ試験時に不利に働くことが多い。
（１）アナログＩＰ領域における電源電圧ラインと基準電圧ライン（グランドライン）との間の容量（静電容量）がコアロジック領域と比較して小さくなる
（２）ＣＤＭ試験時にアナログＩＰ領域に付加されるパッケージ容量がコアロジック領域と比較して小さくなる
これは、アナログＩＰ領域におけるアナログ回路は、コアロジック領域におけるデジタル回路と比較して回路規模が小さいからである。このように、一般的に、アナログ回路は、デジタル回路と比較して要求される回路規模が小さい。ＣＤＭ試験した際、端子から流入したサージ電流の多くは、パッケージ容量の大きなコアロジック領域、特に基準電圧ラインへ流れるものと考えられる。アナログ電源端子にＣＤＭ試験した際、ＣＤＭ電流は端子から保護素子を複数段経由してコアロジック領域の基準電圧ラインへ流れるため、コアロジック領域とアナログ領域間で異電源渡り信号を伝送する回路部分（以下、「異電源渡り部」とも呼ぶ）に発生する電位差は大きくなりやすく、異電源渡り信号を受けるトランジスタのゲート破壊が発生しやすくなる問題がある。よって、このような半導体チップにおいては、ＣＤＭ試験のウィークポイントとなる異電源渡り部におけるＥＳＤ耐性を、より向上した仕組みを搭載することが望まれている。
特許文献１には、複数の電源系の間で生じる静電破壊の内、特にＣＤＭによる静電破壊に対し、少ない数の保護回路で防止することが可能な半導体装置が開示されている。この半導体装置は、第１の電源電圧および第１の基準電圧で動作する回路ブロックと、第２の電源電圧および基準電圧で動作する回路ブロックを含む。そして、この半導体装置には、第１の電源電圧と第２の基準電圧の間をクランプするクランプ回路と、第２の電源電圧と第１の基準電圧の間をクランプするクランプ回路と、第１の基準電圧と第２の基準電圧の間をクランプするクランプ回路が設けられている。
特開２００６−１００６０６号公報
しかしながら、特許文献１に開示の技術では、プロセス微細化等で被保護素子耐圧が低下した場合、クランプ回路のサイズを増やすことで電源−グランド間のクランプ電圧を下げる以外に対策が無い。しかしながら、クランプ回路のサイズの増大は、半導体チップの面積（コスト）の増大につながってしまうという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第２の電源電圧ラインと第１の基準電圧ラインとの間の電位差をクランプする第１のクランプ回路と、第２の電源電圧ラインと第１の回路ブロックと信号を送受信する第２の回路ブロックとの間に接続される抵抗回路と、抵抗回路及び第２の回路ブロックを接続するラインと第１の基準電圧ラインとの間の電位差をクランプする第２のクランプ回路とを備えるものである。
前記一実施の形態によれば、半導体装置のコストの増大を抑制しつつ、ＥＳＤ耐性をより向上することができる。
実施の形態１に係る半導体チップの回路構成を示す図である。 実施の形態１に係るクランプ回路の回路構成を示す図である。 実施の形態１に係る他のクランプ回路の回路構成を示す図である。 比較例に係る半導体チップの動作を示す図である。 実施の形態１に係る半導体チップの動作を示す図である。 実施の形態２に係る半導体チップの回路構成を示す図である。 実施の形態３に係る半導体チップの回路構成を示す図である。 実施の形態４に係る半導体チップ全体のレイアウトイメージを示す図である。 実施の形態４に係る半導体チップ内の各回路のレイアウトイメージを示す図である。 実施の形態５に係る半導体チップ全体のレイアウトイメージを示す図である。 他の実施の形態に係るクランプ回路（ＮＭＯＳ）の第１の回路構成を示す図である。 他の実施の形態に係るクランプ回路（ＮＭＯＳ）の第２の回路構成を示す図である。 他の実施の形態に係るクランプ回路（ＮＭＯＳ）の第３の回路構成を示す図である。 他の実施の形態に係るクランプ回路（ＰＭＯＳ）の第１の回路構成を示す図である。 他の実施の形態に係るクランプ回路（ＰＭＯＳ）の第２の回路構成を示す図である。 他の実施の形態に係るクランプ回路（ＰＭＯＳ）の第３の回路構成を示す図である。
以下、図面を参照しながら、好適な実施の形態について説明する。以下の実施の形態に示す具体的な数値などは、実施の形態の理解を容易とするための例示にすぎず、特に断る場合を除き、それに限定されるものではない。また、以下の記載及び図面では、説明の明確化のため、当業者にとって自明な事項などについては、適宜、省略及び簡略化がなされている。
＜実施の形態１＞
（実施の形態１の構成）
以下、実施の形態１について説明する。まず、図１を参照して、実施の形態１に係る半導体チップ１の回路構成について説明する。図１に示すように、半導体チップ１は、回路ブロック１１、１２と、クランプ回路２１〜２５と、抵抗器３１と、レギュレータ３２とを有する。また、半導体チップ１は、電源電圧端子ＶＤＤＴ１と、電源電圧端子ＶＤＤＴ２と、基準電圧端子ＶＳＳＴ１と、基準電圧端子ＶＳＳＴ２と、電源電圧ラインＶＤＤＬ１と、電源電圧ラインＶＤＤＬ２と、基準電圧ラインＶＳＳＬ１と、基準電圧ラインＶＳＳＬ２とを有している。
電源電圧ラインＶＤＤＬ１は、電源電圧端子ＶＤＤＴ１から電源電圧ＶＤＤ１が供給される。電源電圧ラインＶＤＤＬ２は、電源電圧端子ＶＤＤＴ２から電源電圧ＶＤＤ２が供給される。基準電圧ラインＶＳＳＬ１は、基準電圧端子ＶＳＳＴ１から基準電圧ＶＳＳ１が供給される。基準電圧ラインＶＳＳＬ２は、基準電圧端子ＶＳＳＴ２から基準電圧ＶＳＳ２が供給される。
回路ブロック１１は、電源電圧ラインＶＤＤＬ１と基準電圧ラインＶＳＳＬ１との間に接続されている。回路ブロック１１は、電源電圧ラインＶＤＤＬ１から供給される電源電圧ＶＤＤ１と、基準電圧ラインＶＳＳＬ１から供給される基準電圧ＶＳＳ２とに基づいて動作する。
回路ブロック１２は、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ２との間に接続されている。回路ブロック１２は、電源電圧ラインＶＤＤＬ２から供給される電源電圧ＶＤＤ２と、基準電圧ラインＶＳＳＬ２から供給される基準電圧ＶＳＳ２とに基づいて動作する。
より具体的には、回路ブロック１２は、抵抗器３１及びレギュレータ３２を介して電源電圧ラインＶＤＤＬ２と接続されている。すなわち、より厳密には、回路ブロック１２は、抵抗器３１及びレギュレータ３２によって電源電圧ＶＤＤ２から降圧された内部電圧ＶＤＤＭと、基準電圧ＶＳＳ２に基づいて動作する。
すなわち、回路ブロック１１と回路ブロック１２は、相互に異なる電源に基づいて動作する。また、回路ブロック１１と回路ブロック１２は、信号線により接続されており、相互に信号を送受信する。以下、この信号を「異電源渡り信号」とも呼ぶ。ここで、回路ブロック１１及び回路ブロック１２のそれぞれは、異電源渡り信号を受けるＭＯＳトランジスタ（図示せず）を有している。回路ブロック１１及び回路ブロック１２のそれぞれは、例えば、ＰＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）とＮＭＯＳトランジスタ（ｎチャネル型ＭＯＳトランジスタ）で構成されるＣＭＯＳインバータ回路を有しており、そのＣＭＯＳインバータ回路により、他方の回路ブロックから出力された異電源渡り信号の値に応じた値を取得する。本実施の形態１は、後述の仕組みによって、このＭＯＳトランジスタのゲート破壊を回避可能としている。言い換えると、本実施の形態１は、後述の仕組みによって、異電源渡り部におけるＥＳＤ耐性を向上している。
クランプ回路２１は、電源電圧ラインＶＤＤＬ１と基準電圧ラインＶＳＳＬ２との間に接続されている。クランプ回路２１は、電源電圧ラインＶＤＤＬ１と基準電圧ラインＶＳＳＬ２との間にＥＳＤ印加時に発生する電位差をクランプする。クランプ回路２１は、例えば、図２を参照して詳述するように、ＲＣタイマー式トリガー回路を有するＮＭＯＳクランプ回路である。
クランプ回路２２は、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に接続されている。クランプ回路２２は、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間にＥＳＤ印加時に発生する電位差をクランプする。クランプ回路２２は、例えば、図２を参照して詳述するように、ＲＣタイマー式トリガー回路を有するＮＭＯＳクランプ回路である。
クランプ回路２３は、基準電圧ラインＶＳＳＬ１と基準電圧ラインＶＳＳＬ２との間に接続されている。クランプ回路２３は、基準電圧ラインＶＳＳＬ１と基準電圧ラインＶＳＳＬ２との間にＥＳＤ印加時に発生する電位差をクランプする。クランプ回路２３は、例えば、双方向ダイオードである。
クランプ回路２４は、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ２との間に接続されている。クランプ回路２４は、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ２との間にＥＳＤ印加時に発生する電位差をクランプする。クランプ回路２４は、例えば、図２を参照して詳述するように、ＲＣタイマー式トリガー回路を有するＮＭＯＳクランプ回路である。
クランプ回路２５は、レギュレータ３２及び回路ブロック１２間のラインと、基準電源ラインＶＳＳＬ１との間に接続されている。クランプ回路２５は、レギュレータ３２及び回路ブロック１２間のラインと、基準電源ラインＶＳＳＬ１との間にＥＳＤ印加時に発生する電位差をクランプする。クランプ回路２５は、例えば、図３を参照して詳述するように、双方向ダイオードである。この双方向ダイオードは、例えば、対向長が１０〜２０ｕｍ程度である。なお、以下、説明の簡略化のため、レギュレータ３２及び回路ブロック１２間のラインを「内部ラインＶＤＤＭＬ」とも呼ぶ。
抵抗器３１は、所定の抵抗値（単なる配線抵抗のみの抵抗値を除く）を有する回路である。抵抗器３１は、例えば、数百Ωの抵抗値を有する。レギュレータ３２は、抵抗器３１からの電圧を降圧し、降圧後の電圧を回路ブロック１２に供給する回路である。レギュレータ３２は、ＥＳＤ印加時には数百Ωの抵抗値を有する。なお、図１では、電源電圧ラインＶＤＤＬ２から基準電圧ラインＶＳＳＬ２に向けて、抵抗器３１、レギュレータ３２の順に、抵抗器３１及びレギュレータ３２が直列に接続されている例について示しているが、これに限られず、その逆順に接続されていてもよい。この場合、内部ラインＶＤＤＭＬは、抵抗器３１及び回路ブロック１２の間のラインとなる。
半導体チップ１は、このような構成により、半導体チップ１に対して静電気等によるサージが印加された場合に、次に説明する放電パスによってサージを放電することで、回路ブロック１１及び回路ブロック１２を保護する。
（１）電源電圧ラインＶＤＤＬ１−クランプ回路２１−基準電圧ラインＶＳＳＬ２
例えば、電源電圧ラインＶＤＤＬ１に対して正極性のサージ電圧が印加された場合、クランプ回路２１は、電源電圧ラインＶＤＤＬ１から基準電圧ラインＶＳＳＬ２に対してサージ電流を放電することで、電源電圧ラインＶＤＤＬ１と基準電圧ラインＶＳＳＬ２との間に発生する電位差をクランプする。
（２）電源電圧ラインＶＤＤＬ２−クランプ回路２２−基準電圧ラインＶＳＳＬ１
例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加された場合、クランプ回路２２は、電源電圧ラインＶＤＤＬ２から基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に発生する電位差をクランプする。
（３）基準電圧ラインＶＳＳＬ２−クランプ回路２３−基準電圧ラインＶＳＳＬ１
例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加されて、クランプ回路２４によって電源電圧ラインＶＤＤＬ２から基準電圧ラインＶＳＳＬ２に対してサージ電流が放電された場合、基準電源ラインＶＳＳＬ２の電圧が上昇する。この場合、クランプ回路２３は、基準電源ラインＶＳＳＬ２から基準電源ラインＶＳＳＬ１に対してサージ電流を放電することで、基準電源ラインＶＳＳＬ２と基準電圧ラインＶＳＳＬ１との間に発生する電位差をクランプする。
（４）電源電圧ラインＶＤＤＬ２−クランプ回路２４−基準電圧ラインＶＳＳＬ２
例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加された場合、クランプ回路２４は、電源電圧ラインＶＤＤＬ２から基準電圧ラインＶＳＳＬ２に対してサージ電流を放電することで、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ２との間に発生する電位差をクランプする。
（５）内部ラインＶＤＤＭＬ−クランプ回路２５−基準電圧ラインＶＳＳＬ１
例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加されて、内部ラインＶＤＤＭＬにおける電圧が上昇した場合、クランプ回路２５は、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ＶＤＤＭＬラインと基準電圧ラインＳＬ１との間に発生する電位差をクランプする。
よって、半導体チップ１は、電源電圧ラインＶＤＤＬ２と基準電源ラインＶＳＳＬ１との間の電位差をクランプする放電パスとして、以下の３つの放電パスを有する。詳細は実施形態の動作にて説明するが、以下の１と２は大きなＥＳＤを流すためのメインパスであり、３は異電源渡り部に加わる電圧を分圧・緩和するためのセカンダリパスである。
１．上記（２）の放電パス
２．上記（４）＋（３）の放電パス
３．上記（５）の放電パス
続いて、図２を参照して、クランプ回路２１、２２、２４のそれぞれの回路構成について説明する。図２に示すように、クランプ回路２１、２２、２４のそれぞれは、抵抗器ＲＩと、コンデンサＣと、ＣＭＯＳインバータ回路２０１と、ＮＭＯＳトランジスタ２０２と、ダイオード２０３とを有する。
また、クランプ回路２１、２２、２４のそれぞれは、Ｈ端子と、Ｌ端子とを有する。クランプ回路２１であれば、Ｈ端子は、電源電圧ラインＶＤＤＬ１と接続されており、Ｌ端子は、基準電圧ラインＶＳＳＬ２と接続されている。クランプ回路２２であれば、Ｈ端子は、電源電圧ラインＶＤＤＬ２と接続されており、Ｌ端子は、基準電圧ラインＶＳＳＬ１と接続されている。クランプ回路２４であれば、Ｈ端子は、電源電圧ラインＶＤＤＬ２と接続されており、Ｌ端子は、基準電圧ラインＶＳＳＬ２と接続されている。
抵抗器ＲＩとコンデンサＣは、Ｈ端子とＬ端子との間に直列に接続されている。抵抗器ＲＩは、Ｈ端子側に接続されており、コンデンサＣは、Ｌ端子側に接続されている。
ＣＭＯＳインバータ回路２０１は、その入力端子が抵抗器ＲＩとコンデンサＣとを接続するラインと接続されており、その出力端子がＮＭＯＳトランジスタ２０２のゲート及びウェルに接続されている。ＮＭＯＳトランジスタ２０２は、そのドレインがＨ端子に接続されており、そのソースがＬ端子に接続されている。ダイオード２０３は、そのカソードにＨ端子が接続されており、そのアノードにＬ端子が接続されている。
Ｈ端子に比較的小さい正極性のサージ電圧が印加された場合、ＣＭＯＳインバータ回路２０１の入力電圧が、抵抗器ＲＩとコンデンサＣの時定数によって徐々に上昇する。この入力電圧が上昇している間で、ＣＯＭインバータ回路２０１の入力電圧が“Ｌｏｗ”である期間は、ＣＯＭインバータ回路２０１の出力電圧（ＮＭＯＳトランジスタ２０２の入力電圧）が“Ｈｉｇｈ”となるため、ＮＭＯＳトランジスタ２０２がＯＮとなり、Ｈ端子からＬ端子に向けてサージ電流を流すことができる。また、Ｈ端子に比較的大きい正極性のサージ電圧が印加された場合、前述の動作に加えて、ＮＭＯＳトランジスタ２０２の寄生バイポーラトランジスタ（図示せず）がＯＮにされることで、Ｈ端子からＬ端子に向けてサージ電流を流すことができる。
一方、Ｈ端子に負極性のサージ電圧が印加された場合には、ダイオード２０３によってＬ端子からＨ端子に向けてサージ電流を流すことができる。
続いて、図３を参照して、実施の形態１に係るクランプ回路２５の回路構成について説明する。図３に示すように、複数のダイオード２１１と、ダイオード２１２とを有する。
複数のダイオード２１１は、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間に直列に接続されている。複数のダイオード２１１のそれぞれは、そのカソードが基準電源ラインＶＳＳＬ１側に接続されており、そのアノードが内部ラインＶＤＤＭＬ側に接続されている。
ダイオード２１２は、そのカソードが内部ラインＶＤＤＭＬ側に接続されており、そのアノードが基準電源ラインＶＳＳＬ１側に接続されている。
複数のダイオード２１１及びダイオード２１２のそれぞれは、そのアノードとそのカソードとの間の電位差が所定の閾値を超えた場合に、アノードからカソードに向けて電流を流す。ここで、複数のダイオード２１１の段数（個数）は、通常動作時に内部電源ＶＤＤＭから基準電圧ＶＳＳ１へリーク電流を流さないという観点から、内部電圧ＶＤＤＭと基準電圧ＶＳＳ１との間の電位差に応じて決定されている。より具体的には、複数のダイオード２１１の段数は、ダイオード２１１の閾値Ｖｆ×段数が、（電圧値ＶＤＤＭ−基準電圧ＶＳＳ１）を下回らないように決定される。
これにより、例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加されて、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間の電位差が、ダイオード２１１の閾値Ｖｆ×段数を超えた場合、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対して複数のダイオード２１１を介してサージ電流が流される。すなわち、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間の電位差がクランプされる。
また、例えば、電源電圧ラインＶＤＤＬ２に対して負極性のサージ電圧が印加されて、基準電圧ラインＶＳＳＬ１と内部ラインＶＤＤＭＬとの間の電位差が、ダイオード２１２を超えた場合、基準電圧ラインＶＳＳＬ１から内部ラインＶＤＤＭＬに対してダイオード２１２を介してサージ電流が流され、基準電圧ラインＶＳＳＬ１と内部ラインＶＤＤＭＬとの間の電位差がクランプされる。
なお、クランプ回路２３は、例えば、ダイオード２１１及びダイオード２１２のそれぞれを１つずつ有する回路構成となる。
（実施の形態１の動作）
続いて、図４Ａ及び図４Ｂを参照して、本実施の形態１に係る半導体チップ１の動作について説明する。ここでは、本実施の形態１の効果をより明確にするために、実施の形態１に係るクランプ回路２５を適用しない場合（図４Ａ）と、実施の形態１に係るクランプ回路２５を適用した場合（図４Ｂ）とを比較しながら説明する。
まず、図４Ａを参照して、実施の形態１に係るクランプ回路２５を適用しない場合について説明する。電源電圧端子ＶＤＤＴ２に対してＥＳＤによるサージ電圧を印加した場合、サージ電流（ＥＳＤ電流）Ｉは、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に接続されたクランプ回路２４を介して、基準電圧端子ＶＳＳＴ１に流れる。
クランプ回路２４のインピーダンスをＲＣとした場合、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に発生する電位差は、Ｉ・ＲＣとなる。回路ブロック１１と回路ブロック１２との間の異電源渡り部（以下、「被保護部」とも呼ぶ）には、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に発生する電位差Ｉ・ＲＣがそのまま印加される。
次に、図４Ｂを参照して、実施の形態１に係るクランプ回路２５を適用した場合について説明する。基準電圧ラインＶＳＳＬ１を基準として、電源電圧端子ＶＤＤＴ１に対してＥＳＤによるサージ電圧を印加した場合、サージ電流は、２つの放電パスを介して、基準電圧端子ＶＳＳＴ１に流れる。１つ目の放電パスは、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に接続されたクランプ回路２４を通るパス（以下、「メインパス」とも呼ぶ）であり、２つ目の放電パスは、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に接続された、保護抵抗３１、レギュレータ３２、及び、クランプ回路２５を通るパス（以下、「セカンダリパス」とも呼ぶ）である。
メインパスとセカンダリパスに流れる電流比は、オームの法則に基づいて、それら２つのパスのインピーダンス比で決定される。ＥＳＤ印加時に発生する電位差をなるべく低くするため、メインパスは低インピーダンスで設計されることが一般的であり、メインパスが有するクランプ回路２４のＥＳＤ印加時のインピーダンスＲＣも、低インピーダンス（例えば１Ω以下）で設計されることが一般的である。一方、セカンダリパスが有する保護抵抗（抵抗器３１及びレギュレータ３２）の抵抗値Ｒは例えば数百Ωであるため、セカンダリパスは、メインパスと比較して高インピーダンスである。
そのため、サージ電流Ｉのほとんどは、メインパスに流れる（すなわち、メインパスに流れる電流Ｉ１≒Ｉ）。よって、電源電圧ラインＶＤＤＬ２と基準電圧ラインＶＳＳＬ１との間に発生する電位差は、図４Ａに示す場合の電位差Ｉ・ＲＣとほぼ同様となる。しかしながら、被保護部は、電源電圧ラインＶＤＤＬ２に対して保護抵抗（抵抗器３１及びレギュレータ３２）を介して接続されている。そのため、被保護部に印加される電位差は、セカンダリパスに流れる電流をＩ２とすると、保護抵抗（抵抗器３１及びレギュレータ３２）での電圧降下分（Ｉ２・Ｒ）だけ低減された電位差（Ｉ・ＲＣ−Ｉ２・Ｒ）となる。
なお、以上の説明では、説明の簡略化のため、図４Ｂにメインパスを１つだけ図示して説明したが、電源電圧ラインＶＤＤＬ２、クランプ回路２４、基準電圧ラインＶＳＳＬ２、クランプ回路２３、基準電圧ラインＶＳＳＬ１を通るパスも、メインパスとして機能する。このパスのインピーダンス（クランプ回路２３及びクランプ回路２４のそれぞれのインピーダンスの合計）も、例えば１Ω以下の低インピーダンスとなる。また、以上の説明では、これら２つのメインパスを有する例について説明したが、いずれか１つのメインパスのみを有する形態としてもよい。
（実施の形態１の効果）
以上に説明したように、実施の形態１に係る半導体チップ１は、第１の電源電圧ラインＶＤＤＬ１と第１の基準電圧ラインＶＳＳＬ１との間に接続される第１の回路ブロック１１と、第２の電源電圧ラインＶＤＤＬ２と第２の基準電圧ラインＶＳＳＬ２との間に接続され、第１の回路ブロック１１との間で信号を送受信する第２の回路ブロック１２とを備えている。また、半導体チップ１は、第２の電源電圧ラインＶＤＤＬ２と第１の基準電圧ラインＶＳＳＬ１との間に接続され、第２の電源電圧ラインＶＤＤＬ２と第１の基準電圧ラインＶＳＳＬ１との間の電位差をクランプする第１のクランプ回路（クランプ回路２２２２、もしくは、クランプ回路２３及びクランプ回路２４）を備えている。さらに、半導体チップ１は、第２の電源電圧ラインＶＤＤＬ２と第２の回路ブロック１２との間に接続され、第１のクランプ回路のＥＳＤ印加時のインピーダンスよりも大きい抵抗値を有する抵抗回路を備えている。また、半導体チップ１は、抵抗回路及び第２の回路ブロック１２を接続するライン（内部ライン）ＶＤＤＭＬと、第１の基準電圧ラインＶＳＳＬ１との間に接続され、内部ラインＶＤＤＭＬと第１の基準電圧ラインＶＳＳＬ１との間の電位差をクランプする第２のクランプ回路２５とを備えている。
この構成によれば、以下の（１）〜（３）に説明する効果を奏することができる。
（１）異電源渡り部に対して形成された、第２のクランプ回路２５によるセカンダリの放電パスによって、ＥＳＤ印加時に異電源渡り部に発生する電位差の上昇を抑制することができる。すなわち、セカンダリの放電パスによってＥＳＤ耐性を向上しているため、メインの放電パスにおける第１のクランプ回路のサイズの増大が不要である。よって、クランプ回路２１〜２４のサイズを増大すること無しにＥＳＤ耐圧（主にＣＤＭ耐圧）を向上できる。
（２）追加される素子（クランプ回路２５及び保護抵抗）は、小サイズであるため、アナログＩＰ領域の面積の増加にほとんど寄与しない。例えば、第２のクランプ回路２５に流れる電流は、第１のクランプ回路（例えば１Ω以下）と、保護抵抗（例えば数百Ω）の抵抗比により小電流（例えば数十〜数ｍＡ程度）となるため、それを流し切るだけの小サイズでよい。
（３）異電源渡り信号を伝送する信号線にクランプ回路を直接接続した場合、信号線に付加される容量の増加等により、信号特性劣化を起こすおそれがある（特に高速信号）。それに対して、本実施の形態１では、異電源渡り信号を伝送する信号線にはクランプ回路を接続せず、電源線にクランプ回路２５を接続するため、信号特性劣化のおそれがない。
以上に説明したように、本実施の形態１によれば、半導体装置（半導体チップ１）のコストの増大を抑制しつつ、ＥＳＤ耐性をより向上することができる。
＜実施の形態２＞
（実施の形態２の構成）
続いて、実施の形態２について説明する。図５を参照して、実施の形態２に係る半導体チップ２の回路構成について説明する。図５に示すように、実施の形態２に係る半導体チップ２は、図１に示した実施の形態１に係る半導体チップ１と比較して、レギュレータ３２を有さない点が異なる。
（実施の形態２の動作）
実施の形態２に係る半導体チップ２の動作については、図４Ｂを参照して説明した実施の形態１に係る半導体チップ１の動作と同様となるため、説明を省略する。
（実施の形態２の効果）
実施の形態２の効果については、実施の形態１と同様であるため、説明を省略する。すなわち、抵抗器３１及びレギュレータ３２の両方に限られず、抵抗器３１が有する抵抗値を、異電源渡り部に発生する電位差を低減する保護抵抗の抵抗値として使用してもよい。
＜実施の形態３＞
（実施の形態３の構成）
続いて、実施の形態３について説明する。図６を参照して、実施の形態３に係る半導体チップ３の回路構成について説明する。図６に示すように、実施の形態３に係る半導体チップ３は、図１に示した実施の形態１に係る半導体チップ１と比較して、抵抗器３１を有さない点が異なる。
（実施の形態３の動作）
実施の形態３に係る半導体チップ３の動作については、図４Ｂを参照して説明した実施の形態１に係る半導体チップ１の動作と同様となるため、説明を省略する。
（実施の形態３の効果）
実施の形態３の効果については、実施の形態１と同様であるため、説明を省略する。すなわち、抵抗器３１及びレギュレータ３２の両方に限られず、レギュレータ３２が有する抵抗値を、異電源渡り部に発生する電位差を低減する保護抵抗の抵抗値として使用してもよい。
＜実施の形態４＞
（実施の形態４の構成）
続いて、実施の形態４について説明する。図７を参照して、本実施の形態４に係る半導体チップ４における各領域のレイアウトについて説明する。図７に示すように、実施の形態４に係る半導体チップ４は、大規模回路領域４１と、小規模回路領域４２と、周辺Ｉ／Ｏ領域６３とを有する。ここで、半導体チップ４は、内部領域と、周辺Ｉ／Ｏ領域４３とに大別される。すなわち、大規模回路領域４１及び小規模回路領域４２は、内部領域に含まれている。
大規模回路領域４１に含まれる回路は、小規模回路領域４２に含まれる回路よりも回路規模が大きい。小規模回路領域４２は、回路ブロック１１、１２、クランプ回路２５、及び、レギュレータ３２等の回路を有する。
周辺Ｉ／Ｏ領域４３は、複数のＩ／Ｏセルと、複数のＶＤＤ電源セルと、複数のＶＳＳ電源セルと、ＶＤＤスルー電源セルと、ＶＳＳスルー電源セルとを有する。
半導体チップ４には、外部から共通電源として、電源電圧ＶＤＤ１及び基準電圧ＶＳＳ１が供給される。複数のＶＤＤ電源セルのそれぞれは、外部から電源電圧ＶＤＤ１を引き込み、大規模回路領域４１内の各回路に供給する。複数のＶＳＳ電源セルのそれぞれは、外部から電源電圧ＶＳＳ１を引き込み、大規模回路領域４１内の各回路に供給する。
半導体チップ４には、外部から専用電源として、電源電圧ＶＤＤ２及び基準電圧ＶＳＳ２が供給される。ＶＤＤスルー電源セルは、外部から電源電圧ＶＤＤ２を引き込み、小規模回路領域４２内の各回路に供給する。ＶＳＳスルー電源セルは、外部から電源電圧ＶＳＳ２を引き込み、小規模回路領域４２内の各回路に供給する。
ＶＤＤ電源セルは、電源電圧端子ＶＤＤＴ１を有する。ＶＳＳ電源セルは、基準電圧端子ＶＳＳＴ１を有する。ＶＤＤスルー電源セルは、クランプ回路２２（図示せず）及び電源電圧端子ＶＤＤＴ２を有する。ＶＳＳスルー電源セルは、クランプ回路２１（図示せず）及び基準電圧端子ＶＳＳＴ２を有する。
ただし、小規模回路領域４２内の回路ブロック１１に対しては、大規模回路領域４１を介して引き込まれた共通電源（電源電圧ＶＤＤ１及び基準電圧ＶＳＳ１）が供給される。すなわち、小規模回路領域４２は、共通電源で動作する回路ブロック１１等の回路が含まれる共通電源領域と、専用電源で動作する回路ブロック１２等の回路が含まれる専用電源領域を有する。
なお、図７では、ＶＤＤスルー電源セル及びＶＳＳスルー電源セルが、周辺Ｉ／Ｏ領域４３内に配置されている例について示しているが、これに限られない。ＶＤＤスルー電源セル及びＶＳＳスルー電源セルは、半導体チップ４の内部領域内において、小規模回路領域４２の直近（すなわち、大規模回路領域４１、小規模回路領域４２、及び、周辺Ｉ／Ｏ領域４３の外部）に配置されていてもよく、小規模回路領域４２内に配置されていてもよい。
続いて、図８を参照して、本実施の形態４に係る半導体チップ４における各回路１１、１２、２１〜２５、３１、３２のレイアウトについて説明する。図８に示すように、回路ブロック１１、１２、クランプ回路２３〜２５、抵抗器３１、及び、レギュレータ３２は、小規模回路領域４２に含まれる。クランプ回路２１、２２、電源電圧端子ＶＤＤＴ１、ＶＤＤＴ２、及び、基準電圧端子ＶＳＳＴ１、ＶＳＳＴ２は、周辺Ｉ／Ｏ領域に含まれる。
また、図８に示すように、大規模回路領域４１及び小規模回路領域４２は、半導体チップ１の内部側に配置されており、周辺Ｉ／Ｏ領域４３は、半導体チップ１の外周側に配置されている。
（実施の形態４の動作）
実施の形態４に係る半導体チップ４の動作については、図４Ｂを参照して説明した実施の形態１に係る半導体チップ１の動作と同様となるため、説明を省略する。
（実施の形態４の効果）
実施の形態４の効果について、実施の形態１と同様の内容については説明を省略する。ここで、上述したように、回路規模が大きい回路と回路規模が小さい回路とが混載されており、それぞれに異なる電源を供給する半導体チップにおいては、ＣＭＤ試験時に各電源領域に付加されるパッケージ容量差等の要因によって、回路規模の大きい回路と回路規模の小さい回路との間の異電源渡り部がＣＤＭ破壊を起こしやすいという問題がある。
この問題に対して、実施の形態４に係る半導体チップ４では、実施の形態１に係る半導体チップ１に対して、さらに、第１の電源電圧ラインＶＤＤＬ１及び第１の基準電圧ラインＶＳＳＬ１のそれぞれは、大規模回路に対して、第１の電源電圧ＶＤＤ１及び第１の基準電圧ＶＳＳ１を供給するものとされている。また、第２の電源電圧ラインＶＤＤＬ２及び第２の基準電圧ラインＶＳＳＬ２のそれぞれは、大規模回路よりも規模の小さい小規模回路に対して、第２の電源電圧ＶＤＤ２及び第２の基準電圧ＶＳＳ２を供給するものとされている。
すなわち、本実施の形態４によれば、ＣＤＭ試験によって異電源渡り部の破壊が起こりやすい半導体チップ４において、異電源渡り部におけるＥＳＤ耐性をより向上している。よって、本実施の形態４によれば、より好適にＥＳＤ耐性を向上することができる。
なお、実施の形態４においても、半導体チップ４を、実施の形態２と同様に、抵抗器３１及びレギュレータ３２のいずれか一方のみを有する構成としてもよいことは言うまでもない。
＜実施の形態５＞
（実施の形態５の構成）
続いて、実施の形態５について説明する。図９に説明するように、実施の形態５に係る半導体チップ５は、図７に示した実施の形態４に係る半導体チップ４において、大規模回路領域４１がコアロジック領域５１であり、小規模回路領域４２がアナログＩＰ領域５２であることを明示している。すなわち、コアロジック領域５１に含まれる大規模回路は、デジタル回路であり、アナログＩＰ領域５２に含まれる小規模回路は、アナログ回路である。コアロジック領域５１には、デジタル回路用の電源が、共通電源（以下、「共通デジタル電源」とも呼ぶ）として供給され、アナログＩＰ領域５２には、アナログ回路用の電源が、専用電源として供給される。
すなわち、実施の形態４で説明した小規模回路領域４２として説明したように、アナログＩＰ領域５２は、共通デジタル電源で動作する回路ブロック１１等の回路が含まれる共通デジタル電源領域と、専用電源で動作する回路ブロック１２等の回路が含まれる専用電源領域を有する。このように、アナログＩＰ領域の電源領域は、共通デジタル電源領域と、専用電源領域に分割される場合が多い。共通デジタル電源は、コアロジック領域５１からの引き込みで供給されることが多く、専用電源は、アナログ回路専用としてＶＤＤスルー電源セル及びＶＳＳスルー電源セルを介して外部から供給されることが多い。
このような構成により、例えば、回路ブロック１１及び回路ブロック１２は、アナログ信号をデジタル信号に変換する変換回路として機能する。回路ブロック１２は、外部のセンサから計測結果を示すアナログ信号を取得し、異電源渡り信号として回路ブロック１１に出力する。回路ブロック１１は、異電源渡り信号として取得したアナログ信号をデジタル信号に変換し、コアロジック領域５１内のデジタル回路に出力する。これにより、コアロジック領域５１内のデジタル回路は、センサによる計測結果に基づいて処理を実行することができる。
（実施の形態５の動作）
実施の形態５に係る半導体チップ５の動作については、図４Ｂを参照して説明した実施の形態１に係る半導体チップ１の動作と同様となるため、説明を省略する。
（実施の形態５の効果）
実施の形態５の効果については、実施の形態１と同様の内容については説明を省略する。ここで、上述したように、一般的に、アナログ回路は、デジタル回路と比較して要求される回路規模が小さい。これに対して、実施の形態５に係る半導体チップ５では、実施の形態４に係る半導体チップ４に対して、さらに、大規模回路がデジタル回路であり、小規模回路がアナログ回路とされている。すなわち、本実施の形態５によれば、ＣＭＤ試験によって破壊されやすい大規模回路と小規模回路間の異電源渡り部が構成され易い半導体チップ５において、異電源渡り部におけるＥＳＤ耐性をより向上している。よって、本実施の形態５によれば、より好適にＥＳＤ耐性を向上することができる。
＜他の実施の形態＞
上述の各実施の形態１〜５では、クランプ回路２５が、図３に示した回路構成である例について説明したが、これに限られない。例えば、クランプ回路２５として、以下の（１）〜（６）のいずれかの素子を使用してもよい。
（ＮＭＯＳトランジスタ：Ｗサイズ 数ｕｍ〜数十ｕｍ）
（１）タイプ１
この例では、図１０Ａに示すように、クランプ回路２５は、ＮＭＯＳトランジスタ２２１を有する。ＮＭＯＳトランジスタ２２１は、そのドレインが内部ラインＶＤＤＭＬに接続されており、そのソース、ゲート及びウェルが基準電圧ラインＳＬ１に接続されている。
この構成によれば、例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加された場合、内部ラインＶＤＤＭＬの電圧が上昇する。そして、ＮＭＯＳトランジスタ２２１は、その寄生バイポーラトランジスタがＯＮとなることで、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間における電位差をクランプすることができる。
（２）タイプ２
この例では、図１０Ｂに示すように、クランプ回路２５は、ＮＭＯＳトランジスタ２２１を有する。ＮＭＯＳトランジスタ２２１は、そのドレインが内部ラインＶＤＤＭＬに接続されており、そのソース及びウェルが基準電圧ラインＳＬ１に接続されており、ゲートが基準電圧ラインＳＬ２に接続されている。
この構成によれば、例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加された場合、クランプ回路２４により基準電圧ラインＶＳＳＬ２に対してサージ電流が放電されることで、基準電源ラインＶＳＳＬ２の電圧が上昇する。すなわち、ＮＭＯＳトランジスタ２２１のゲート電圧が上昇する。ＮＭＯＳトランジスタ２２１は、ＯＮとなり、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間における電位差をクランプすることができる。
（３）タイプ３
この例では、図１０Ｃに示すように、クランプ回路２５は、ＮＭＯＳトランジスタ２２１及び抵抗器２２２を有する。ＮＭＯＳトランジスタ２２３は、そのドレインが内部ラインＶＤＤＭＬに接続されており、そのソース及びウェルが基準電圧ラインＳＬ１に接続されており、ゲートが抵抗器２２２（数十ｋΩ〜数百ｋΩ）を介して基準電圧ラインＳＬ１に接続されている。
この構成によれば、例えば、電源電圧ラインＤＬ２に対して正極性のサージ電圧が印加された場合、内部ラインＶＤＤＭＬの電圧が上昇し、ＮＭＯＳトランジスタ２２１のドレインからゲートに対してドレイン−ゲート間寄生容量に起因する変位電流が流れる。変位電流はゲートから抵抗器２２２を通って基準電圧ラインＶＳＳＬ１へ流れるため、ソース電圧に対してゲート電圧が上昇する。そして、ＮＭＯＳトランジスタ２２１は、ＯＮとなり、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間における電位差をクランプすることができる。
（ＰＭＯＳトランジスタ：Ｗサイズ 数ｕｍ〜数十ｕｍ）
（１）タイプ１
この例では、図１１Ａに示すように、クランプ回路２５は、ＰＭＯＳトランジスタ２３１を有する。ＰＭＯＳトランジスタ２３１は、そのドレインが基準電圧ラインＶＳＳＬ１に接続されており、そのソース、ゲート及びウェルが内部ラインＶＤＤＭＬに接続されている。
この構成によれば、例えば、電源電圧ラインＤＬ２に対して正極性のサージ電圧が印加された場合、内部ラインＶＤＤＭＬの電圧が上昇する。そして、ＰＭＯＳトランジスタ２３１は、その寄生バイポーラトランジスタがＯＮとなることで、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間における電位差をクランプすることができる。
（２）タイプ２
この例では、図１１Ｂに示すように、クランプ回路２５は、ＰＭＯＳトランジスタ２３１を有する。ＰＭＯＳトランジスタ２３１は、そのドレインが基準電圧ラインＶＳＳＬ１に接続されており、そのソース及びウェルが内部ラインＶＤＤＭＬに接続されており、ゲートが電源電圧ラインＶＤＤＬ１に接続されている。
この構成によれば、例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加された場合、内部ラインＶＤＤＭＬの電圧が上昇する。すなわち、ＰＭＯＳトランジスタ２３１のソース電圧が上昇する。ＰＭＯＳトランジスタ２３１のゲートが接続された電源電圧ラインＶＤＤＬ１は、ＥＳＤ印加時は基準電圧ラインＶＳＳＬ１に対して回路ブロック１１内に存在する寄生ダイオードを順方向で一段かませた分の電位にしかならないため、ソースに対してゲートの電位は下がる。そしてＰＭＯＳトランジスタ２３１は、ＯＮとなり、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間における電位差をクランプすることができる。
（３）タイプ３
この例では、図１１Ｃに示すように、クランプ回路２５は、ＰＭＯＳトランジスタ２３１及び抵抗器２３２を有する。ＰＭＯＳトランジスタ２３１は、そのドレインが基準電圧ラインＶＳＳＬ１に接続されており、そのソース及びウェルが内部ラインＶＤＤＭＬに接続されており、ゲートが抵抗器２３２（数十ｋΩ〜数百ｋΩ）を介して内部ラインＶＤＤＭＬに接続されている。
この構成によれば、例えば、電源電圧ラインＶＤＤＬ２に対して正極性のサージ電圧が印加された場合、内部ラインＶＤＤＭＬの電圧が上昇し、ＰＭＯＳトランジスタ２３１のゲートからドレインに対して寄生容量に起因する変位電流が流れ、ソース電圧に対してゲート電圧が低下する。そして、ＰＭＯＳトランジスタ２３１は、ＯＮとなり、内部ラインＶＤＤＭＬから基準電圧ラインＶＳＳＬ１に対してサージ電流を放電することで、内部ラインＶＤＤＭＬと基準電圧ラインＶＳＳＬ１との間における電位差をクランプすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１、２、３、４、５ 半導体チップ
１１、１２ 回路ブロック
２１、２２、２３、２４、２５ クランプ回路
３１ 抵抗器
３２ レギュレータ
４１ 大規模回路領域
４２ 小規模回路領域
４３ 周辺Ｉ／Ｏ領域
５１ コアロジック領域
５２ アナログＩＰ領域
２０１ ＣＭＯＳインバータ回路
２０２、２２１ ＮＭＯＳトランジスタ
２０３、２１１、２１２ ダイオード
２２２、２３２ 抵抗器
２３１ ＰＭＯＳトランジスタ
ＶＤＤ１、ＶＤＤ２ 電源電圧
ＶＳＳ１、ＶＳＳ２ 基準電圧
ＶＤＤＭ 内部電源
ＶＤＤＬ１、ＶＤＤＬ２ 電源電圧ライン
ＶＳＳＬ１、ＶＳＳＬ２ 基準電圧ライン
ＶＤＤＭＬ 内部ライン
ＶＤＤＴ１、ＶＤＤＴ２ 電源電圧端子
ＶＳＳＴ１、ＶＳＳＴ２ 基準電圧端子
ＲＩ 抵抗器
Ｃ コンデンサ

Claims (9)

  1. 第１の電源電圧ラインと第１の基準電圧ラインとの間に接続される第１の回路ブロックと、
    第２の電源電圧ラインと第２の基準電圧ラインとの間に接続され、前記第１の回路ブロックとの間で信号を送受信する第２の回路ブロックと、
    前記第２の電源電圧ラインと前記第１の基準電圧ラインとの間に接続され、前記第２の電源電圧ラインと前記第１の基準電圧ラインとの間の電位差をクランプする第１のクランプ回路と、
    前記第２の電源電圧ラインと前記第２の回路ブロックとの間に接続され、前記第１のクランプ回路のインピーダンスよりも大きい抵抗値を有する抵抗回路と、
    前記抵抗回路及び前記第２の回路ブロックを接続するラインと、前記第１の基準電圧ラインとの間に接続され、前記抵抗回路及び前記第２の回路ブロックを接続するラインと前記第１の基準電圧ラインとの間の電位差をクランプする第２のクランプ回路と、
    を備え、
    前記抵抗回路は、抵抗器を有する、
    半導体装置。
  2. 前記第１のクランプ回路は、前記第２の基準電圧ラインを介さずに、前記第２の電源電圧ラインと前記第１の基準電圧ラインとの間に接続される、
    請求項１に記載の半導体装置。
  3. 前記第１のクランプ回路は、
    前記第２の電源電圧ラインと前記第２の基準電圧ラインとの間に接続され、前記第２の電源電圧ラインと前記第２の基準電圧ラインとの間の電位差をクランプする第３のクランプ回路と、
    前記第２の基準電圧ラインと前記第１の基準電圧ラインとの間に接続され、前記第２の基準電圧ラインと前記第１の基準電圧ラインとの間の電位差をクランプする第４のクランプ回路と、を有する、
    請求項１に記載の半導体装置。
  4. 前記半導体装置は、さらに、
    前記第２の電源電圧ラインと前記第２の基準電圧ラインとの間に接続され、前記第２の電源電圧ラインと前記第２の基準電圧ラインとの間の電位差をクランプする第３のクランプ回路と、
    前記第２の基準電圧ラインと前記第１の基準電圧ラインとの間に接続され、前記第２の基準電圧ラインと前記第１の基準電圧ラインとの間の電位差をクランプする第４のクランプ回路と、を備えた、
    請求項２に記載の半導体装置。
  5. 前記抵抗回路は、レギュレータを有する、
    請求項１に記載の半導体装置。
  6. 前記第１の電源電圧ライン及び前記第１の基準電圧ラインのそれぞれは、前記半導体装置における大規模回路に対して、第１の電源電圧及び第１の基準電圧を供給するものであり、
    前記第２の電源電圧ライン及び前記第２の基準電圧ラインのそれぞれは、前記半導体装置における前記大規模回路よりも規模の小さい小規模回路に対して、第２の電源電圧及び第２の基準電圧を供給するものである、
    請求項１に記載の半導体装置。
  7. 前記大規模回路は、デジタル回路であり、
    前記小規模回路は、アナログ回路である、
    請求項６に記載の半導体装置。
  8. 前記第２のクランプ回路は、双方向ダイオードである、
    請求項１に記載の半導体装置。
  9. 前記双方向ダイオードは、直列に接続される複数のダイオードを有し、
    前記複数のダイオードのそれぞれは、前記抵抗回路及び前記第２の回路ブロックを接続するライン側にアノードが接続され、前記第１の基準電圧ライン側にカソードが接続され、
    前記複数のダイオードの個数は、前記複数のダイオードのそれぞれの閾値×前記複数のダイオードの個数が、前記抵抗回路及び前記第２の回路ブロックを接続するラインの通常の電圧値と、前記第１の基準電圧ラインの通常の電圧値の電位差を下回らないように決定されている、
    請求項８に記載の半導体装置。
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