JP5045027B2

JP5045027B2 - 静電気放電保護回路及び半導体装置

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Inventors: 正章吉谷; 林　　哲也; 智一樋口
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Description

本発明は静電気放電保護回路及び半導体装置に関し、特に静電気放電によって電源電圧に加えられた過電圧から内部回路を保護する静電気放電保護回路及び半導体装置に関する。

半導体装置は、微細化加工技術が進み、トランジスタのゲート酸化膜の膜層が薄くなったことなどから、静電気放電（Electro Static Dischage；以下、ＥＳＤとする）による破壊を防ぐための対策が重要な課題となっている。

ＥＳＤから素子を保護するＥＳＤ保護回路について説明する。図１０は、従来の半導体装置におけるＥＳＤ保護回路の一例を示した回路図である。
図の例では、電源分離された回路ブロック９１０と、回路ブロック９２０とが、同一半導体基板上に配置され、回路ブロック９１０は、電位がＶＤＤ１の電源と、電位がＶＳＳの接地（ＧＮＤ）との間に内部回路保護用のクランプ回路９１１が設けられている。同様に、回路ブロック９２０には、電位がＶＤＤ２の電源と、ＶＳＳのＧＮＤとの間に、クランプ回路９２１が設けられている。

ここで、回路ブロック９１０から回路ブロック９２０への出力信号として、回路ブロック９２０の制御用に使われる制御信号が、信号線９４０を介して送られるとする。この制御信号として固定信号を出力する場合には、制御信号のレベルは、Ｈｉｇｈ（電源電位）、またはＬｏｗ（ＧＮＤ電位）にクリップされている場合がある。図の例は、Ｈｉｇｈ側に固定されている例である。

この状態において、ＥＳＤによってＶＤＤ１に通常時よりもはるかに高い電圧がかかると、クランプ回路９１１には、電流パスａが設けられる。そして、電流パスａを通ってＧＮＤに電流が流れ込み、ＶＤＤ１−ＶＳＳ間に高い電位差が発生することを防ぎ、回路ブロック９２０側の２つの入力トランジスタのゲート酸化膜の絶縁破壊を防ぐ。

また、電源系統に対応した複数の保護回路を設け、パッケージに静電気が帯電されると、保護回路を介して、その電荷を外部接続端子に放電する半導体回路装置が提案されている（たとえば、特許文献１参照）。
特開平９−３６２４５号公報（第１図）

ところで、静電気破壊モデルには、ＭＭ（Machine Model；マシンモデル）、ＨＢＭ（Human Body Model；人体帯電モデル）、及びＣＤＭ（Charged Device Model；デバイス帯電モデル）がある。ＭＭやＨＢＭについては、従来から、耐性基準が決められているなど、研究も進んでおり、図１０に示したような従来のＥＳＤ保護回路によって、良好な耐圧レベルを保持することができる。一方、ＣＤＭは、近年になってから耐圧の保証が求められるようになってきたことなどから、従来のＥＳＤ保護回路では、必ずしも十分な耐圧レベルを維持できないという問題点があった。

ここで、それぞれのモデルの特徴を、モデルをシミュレートする試験回路とともに説明する。図１１は、ＥＳＤモデルの試験回路の概略構成を示した図である。（Ａ）は、ＭＭ及びＨＢＭ、（Ｂ）は、ＣＤＭの試験回路の概略構成を示している。

ＭＭは、デバイスを取り扱う金属製の設備（たとえば、ロボット）に帯電した電荷がデバイス端子に触れて放電される場合のモデルである。また、ＨＢＭは、帯電した人体が直接半導体デバイスに触れて放電される場合のモデルである。

ＭＭ及びＨＢＭによる破壊現象をシミュレートする場合には、（Ａ）に示したように、人体あるいは金属製の設備に相当する容量を持つコンデンサＣに電荷を溜めておき、リレーを切り替え、抵抗Ｒを介して、コンデンサＣに溜められた電荷をデバイス（図ではＤＵＴ）９５０に放電するコンデンサ放電法を用いる。ＭＭの場合には、金属物体が電荷の発生源であるので、たとえば、コンデンサＣの放電容量＝２００ｐＦ、抵抗Ｒに放電抵抗＝０Ωが設定される。ＨＢＭの場合には、人体が電荷の発生源であるので、たとえば、コンデンサＣに人体容量に相当する放電容量＝１００ｐＦ、抵抗Ｒに人体皮膚抵抗に相当する放電抵抗＝１．５ｋΩが設定される。

ＣＤＭは、自動搬送機などによる摩擦による帯電や、帯電物体からの誘電帯電などにより、デバイス自体が帯電し、これがテスタや治工具との接触で放電されるモデルである。ＣＤＭによる破壊現象をシミュレートする場合には、（Ｂ）に示したように、電源とＤＵＴ９５０を接続して帯電させておく。そして、リレーを切り替えて、放電抵抗Ｒ＝１Ωを介してＤＵＴ９５０内の電荷を放電するデバイス帯電法を用いる。

このようなモデルの違いから、コンデンサ放電法によってシミュレートされるＭＭやＨＢＭと比較し、ＣＤＭは、きわめて短時間に放電された電荷が流れ込むという特徴を有する。これらの静電気破壊モデルが、従来のＥＳＤ保護回路に与える影響について説明する。

図１０に示した従来のＥＳＤ保護回路（クランプ回路）では、ＥＳＤによってＶＤＤ１−ＶＳＳ間が過電圧となることを防止している。しかし、このとき、ＥＳＤ保護回路には、電流が流れるため、ＥＳＤ保護回路によるＩＲドロップ（電圧降下）が発生する。

図１２は、従来のＥＳＤ保護回路におけるＥＳＤ発生時の制御信号波形を示した図である。（Ａ）は、ＭＭの場合の波形、（Ｂ）は、ＨＢＭの場合の波形、（Ｃ）は、ＣＤＭの場合の波形をそれぞれ示している。

制御信号の受け側である回路ブロック９２０にかかる制御信号の電圧の変化は、（Ａ）のＭＭの場合、及び（Ｂ）のＨＢＭの場合には、比較的幅の広いパルス信号になり、たとえば、数十ｎｍ程度のパルス幅になる。このため、発生する電圧が、ゲート酸化膜耐圧のレベルを超えることはない。したがって、従来のＥＳＤ保護回路による対策で十分に静電破壊を防止することができる。

これに対し、（Ｃ）のＣＤＭの場合は、急峻なパルス信号になる。（Ａ）のＭＭの場合のパルス信号に対し、パルス幅は百分の１程度になる。ＣＤＭでは、きわめて短い時間で電流が流れるため、流れる電流量はさほど多くないが、ピーク電流量は高くなる。ピーク電流に応じて制御信号の電圧変化も大きくなり、制御信号の受け側のトランジスタにかかる電圧がゲート酸化膜耐圧を超えてしまうという現象が発生する。ＭＯＳデバイスのゲート酸化膜は、数ｎｍ〜１００ｎｍ程度の薄い膜であるため、耐圧より高い電圧が印加されると、破壊される。この結果、ＣＤＭによって、信号を受ける側の入力トランジタのゲート酸化膜の絶縁破壊が引き起こされてしまう。

このように、従来のＥＳＤ保護回路及び半導体装置は、ＣＤＭのような急峻な変化をする静電気放電から半導体装置の破壊を防止することが難しいという問題点があった。
また、パッケージに帯電された電荷を電源系統に対応して設けたＥＳＤ保護回路を介して外部接続端子に放電する特許文献１の方法では、必ず外部端子に配線しなければならず、好ましくない。

本発明はこのような点に鑑みてなされたものであり、特に、高周波の静電気放電による半導体装置の破壊を防止することが可能なＥＳＤ保護回路及び半導体装置を提供することを目的とする。

本発明では上記課題を解決するために、図１に示すようなＥＳＤ（静電気放電）保護回路が提供される。本発明に係るＥＳＤ保護回路は、それぞれ異なる電源系統に属する回路ブロック１０及び回路ブロック２０に配置され、ＥＳＤによって電源電圧に加えられた過電圧から、回路ブロック１０及び回路ブロック２０の内部回路を保護する。

ＥＳＤ保護回路は、回路ブロック１０に設けられたクランプ回路１３、回路ブロック２０に設けられたクランプ回路２３を備えた第１の保護回路と、回路ブロック１０と回路ブロック２０との間で所定の信号を伝達する信号線４０上に設けられた第２の保護回路１４を有する。クランプ回路１３は、回路ブロック１０内の電源線１１に過電圧が加えられたときに、電流パスを形成して過電圧による電荷を接地線１２に流すことによって過電圧をクランプする。クランプ回路２３も同様である。第２の保護回路は、信号線４０を介して伝達される所定の信号に過電圧が加わったことによる信号レベルの増加を抑える。

このようなＥＳＤ保護回路によれば、たとえば、ＥＳＤによって、電源線１１にＶＤＤ１よりはるかに高い電圧がかかると、ＶＤＤ１−ＶＳＳ間に高い電位差が発生する。このとき、クランプ回路１３は、過電圧による電荷を接地線１２に流す電流パスを形成する。これにより、回路ブロック１０のＧＮＤに電流が流れ込み、ＶＤＤ１−ＶＳＳ間に高い電位差が発生することを防止する。さらに、このとき、信号線４０に加わる過電圧は、保護回路１４によって、急峻なレベル変動が抑えられる。これにより、信号線４０に接続する受け側のトランジスタ（図の例では、ペアトランジスタ２４）にかかる電圧のピークを抑え、トランジスタのゲート酸化膜の絶縁破壊を防ぐ。

また、上記課題を解決するために、それぞれが異なる電源系統の複数の回路ブロックで構成され、前記回路ブロックごとに静電気放電によって電源電圧に加えられた過電圧から内部回路を保護する静電気放電保護回路を有する半導体装置において、前記回路ブロック内の電源線に過電圧が加えられたときに、電流パスを形成して前記過電圧による電荷を接地線に流すことによって前記過電圧をクランプするクランプ回路を有する第１の保護回路と、前記第１の保護回路で接続される回路ブロック間で所定の信号を伝達する信号線上に設けられ、前記信号線を介して伝達される前記所定の信号に前記静電気放電による過電圧が加わったことによる信号レベルの増加を抑える第２の保護回路と、を具備することを特徴とする半導体装置、が提供される。

このような半導体装置では、電源系統が異なる複数の回路ブロックで構成されており、それぞれの回路ブロックには第１の保護回路が配置され、回路ブロック間で所定の信号を伝達する信号線には、第２の保護回路が配置される。これにより、回路ブロックの内部回路をＥＳＤから保護する。

本発明にかかるＥＳＤ保護回路によれば、電源系統の異なる回路ブロック間で、ＥＳＤなどで発生する過電圧が各電源系統に発生した場合に、回路ブロック間を接続する信号線上に保護回路を設けることによって、この信号線を介して回路ブロック間で伝達される信号に生じる信号レベルの大きな変動を抑えることができる。これにより、信号線に接続する受け側の回路ブロックの入力トランジスタに過電圧がかかることを防止し、結果として、この入力トランジスタの破壊を防ぐことが可能となる。

以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の実施の形態に適用される保護回路を示した回路図である。
本発明に係る半導体装置は、電源が分離された複数の回路ブロックから構成される。図は、その回路ブロック群に属し、信号線４０によって制御信号が伝達される２つのブロック、制御信号を送出する側の回路ブロック（出力側）１０と、受け取る側の回路ブロック（入力側）２０とを示している。また、回路ブロック１０と回路ブロック２０は、共通の接地線１２によって接続される。

制御信号を送る側の回路ブロック１０は、電源線１１と接地線１２に接続するクランプ回路１３、及び電源線１１と接続する信号線４０上の保護回路１４を有する。電源線１１にかかる電源電圧をＶＤＤ１、接地線１２の電圧をＶＳＳとする。このクランプ回路１３は、電位がＶＤＤ１の電源と電位ＶＳＳの接地（以下、ＧＮＤとする）との間に直列に接続される。ＥＳＤによって、ＶＤＤ１が通常時よりも高い電圧になると、過電圧による電荷をＧＮＤへ流す電流パスが設けられる。保護回路１４は、入力信号の信号レベルの急激な増加を抑制する抵抗成分を有する素子で構成される。このため、たとえば、保護回路１４には、抵抗、ダイオード、トランジスタ、バッファなどが用いられる。

制御信号を受ける側の回路ブロック２０は、電源線２１と接地線１２に接続するクランプ回路２３、及び信号線４０に接続するペアトランジスタ２４を有する。電源線２１にかかる電源電圧をＶＤＤ２とする。クランプ回路２３は、クランプ回路１３と同様である。

回路ブロック１０から回路ブロック２０に、信号線４０を介して伝達される制御信号として、固定信号が出力される場合には、制御信号のレベルは、Ｈｉｇｈ（電源電位）、またはＬｏｗ（ＧＮＤ電位）にクリップされることが多い。図は、Ｈｉｇｈ側に固定されている例である。

以下、このような回路構成の半導体装置に、ＥＳＤによって電源線１１に過電圧が発生した場合について説明する。なお、ＶＳＳを基準（ＧＮＤ）とする。
ＥＳＤによって、電源線１１にＶＤＤ１よりはるかに高い電圧がかかったとき、ＶＳＳはＧＮＤ電位であるので、ＶＤＤ１−ＶＳＳ間に高い電位差が発生する。このとき、クランプ回路１３がオンになり、電源線１１と接地線１２とを接続する電流パスが形成される。電流パスが形成されている間、回路ブロック１０のＧＮＤに電流が流れ込み、ＶＤＤ１−ＶＳＳ間に高い電位差が発生することを防止する。

さらに、ＣＤＭなどによる急峻に変動する過電圧によって、信号線４０に接続する保護回路１４に短い時間幅で急激にピーク値の高い電流が流れ込むと、保護回路１４は、ピーク値の電流量を下げるように働く。これにより、ＣＤＭなどによって急峻に変動する制御信号の変化を抑え、制御信号の受け側のペアトランジスタ２４にかかる電圧のピークが、ペアトランジスタ２４の各々のゲート酸化膜耐圧の範囲内に収まる。このようにして、ＶＤＤ１−ＶＳＳ間に高い電位差が発生することを防ぎ、回路ブロック２０側の入力ペアトランジスタ２４のゲート酸化膜の絶縁破壊を防ぐ。

その後、電源線１１にかかっていた過電圧が解消されると、クランプ回路１３はオフし、形成されていた電流パスが解消される。
図２は、本発明に係る保護回路のＥＳＤ発生時の制御信号波形を示した図である。

保護回路１４を介して後段の回路ブロックに出力される制御信号の信号波形は、図１２に示した保護回路１４のない従来の信号波形と比べ、なまっている。すなわち、過電圧のピーク値が、制御信号の入力側のトランジスタのゲート酸化膜の耐圧レベルよりも下げられている。この結果、ＣＤＭなどでシミュレートされる急激に電荷が流れ込む現象が発生したときに、回路ブロック２０のペアトランジスタ２４にかかるピーク電圧を、ペアトランジスタ２４のゲート酸化膜耐圧よりも低く抑えることができる。

以上のように、本発明の実施の形態では、ＭＭ及びＨＢＭによってシミュレートされるＥＳＤに対して効果的なクランプ回路１３，２３を有するＥＳＤ保護回路に、さらに、ＣＤＭによってシミュレートされる高周波のＥＳＤに対する保護回路１４を組み込んだＥＳＤ保護回路を構成する。保護回路１４は、抵抗成分を有する遅延素子で構成され、回路ブロック１０から回路ブロック２０に制御信号を伝達する信号線４０上に生じる短い時間幅の波形変動を抑える。これによって、信号線４０を介して回路ブロック１０から回路ブロック２０に伝達される制御信号に、ＣＤＭのようなＥＳＤに起因する変動量の大きい過電圧波形が生じないようにする。

このように、本発明の実施の形態によれば、ＭＭ及びＨＢＭでシミュレートされるＥＳＤに対する耐圧を劣化させることなく、ＣＤＭでシミュレートされる高周波のＥＳＤに対する耐圧を向上させることができる。また、信号線上に保護回路を追加するのみであるので、回路面積を増やすことなく、容易に実装できるという利点もある。

以下、本発明の実施の形態の回路構成例を順に説明する。
図３は、本発明の第１の実施の形態の回路構成を示した図である。図１と同じものには同じ番号を付し、説明は省略する。

本発明の第１の実施の形態では、保護回路を抵抗１４ａで構成する。電源線１１を介してＣＤＭによって高周波で過電圧が印加された場合に、抵抗１４ａによってピーク電流値を下げ、従来の制御信号の波形よりもなまらせることができる。これにより、回路ブロック２０の受け側のペアトランジスタ２４に印加されるピーク電圧を減らすことができ、結果として、ゲート酸化膜を保護することができる。

図４は、本発明の第２の実施の形態の回路構成を示した図である。図１と同じものには同じ番号を付し、説明は省略する。
本発明の第２の実施の形態では、保護回路をダイオード１４ｂで構成する。

ダイオード１４ｂは、アノード側がＶＤＤ１に接続し、カソード側が回路ブロック２０のペアトランジスタ２４に接続する。電源線１１にＣＤＭによる過電圧が印加されると、アノード、カソード間に順方向のバイアスがかかる。このとき、ダイオード１４ｂの持つ抵抗成分が抵抗１４ａと同様に機能し、制御信号のピーク電流値を下げ、受け側トランジスタのゲート酸化膜を保護する。

図５は、本発明の第３の実施の形態の回路構成を示した図である。図１と同じものには同じ番号を付し、説明は省略する。
本発明の第３の実施の形態では保護回路をトランジスタ１４ｃで構成する。トランジスタ１４ｃのゲートは、電源線１１に接続しており、制御信号は、トランジスタ１４ｃを通して伝達する。電源線１１にＣＤＭによる過電圧が印加されると、トランジスタ１４ｃの持つ抵抗成分が抵抗１４ａと同様に機能し、制御信号のピーク電流値を下げ、受け側トランジスタのゲート酸化膜を保護する。

図６は、本発明の第４の実施の形態の回路構成を示した図である。図１と同じものには同じ番号を付し、説明は省略する。
本発明の第４の実施の形態では保護回路をバッファ１４ｄで構成する。

バッファ１４ｄは、緩衝増幅器として機能し、入力される制御信号をそのまま出力する。電源線１１にＣＤＭによる過電圧が印加された場合には、バッファ１４ｄの持つ抵抗成分が抵抗１４ａと同様に機能し、制御信号のピーク電流値を下げ、受け側トランジスタのゲート酸化膜を保護する。

このように、本発明の実施の形態のＥＳＤ保護回路によれば、ＣＤＭによってシミュレートされる極めて短時間に印加される過電圧から、内部回路、特に、制御信号の受け側のトランジスタのゲート酸化膜を保護することができる。

なお、本発明は、上記の実施の形態に限定されるものではなく、同様の機能を有するＥＳＤ保護回路であれば、どのような素子でも使用することができる。
以上の説明のＥＳＤ保護回路は、複数の電源分離された回路ブロックから構成される半導体装置に適用される。図７は、本発明の実施の形態のＥＳＤ保護回路が適用される半導体装置の構成図である。

本発明に係る半導体装置１００は、電源系統が分離された複数の回路ブロック１１１，１１２，１１３，１１４，１１５，１１６，１１７を具備し、周囲には、端子１２１が配置されている。この回路ブロック１１１，１１２，１１３，１１４，１１５，１１６，１１７間において、第１の回路ブロックの電源線または接地線に接続される固定出力信号を、第２の回路ブロックに出力するような構成をとる場合には、それぞれの回路ブロックに配置されるクランプ回路と固定出力信号を伝達する信号線上の保護回路と、から構成される上記説明のＥＳＤ保護回路を配置する。これにより、半導体装置１００に、ＭＭやＨＢＭによってシミュレートされるＥＳＤと、ＣＤＭでシミュレートされるＥＳＤという特性の異なるＥＳＤどちらにも有効なＥＳＤ保護回路が形成される。

ところで、半導体装置に装備されるＥＳＤ保護回路は、通常、ＣＡＤ（Computer AidedDesign）プログラムをコンピュータに実行させて実現する設計支援システムを用いて作成される。このような設計支援システムを用いて半導体装置の回路ブロックの回路設計を行うとき、必要に応じてＥＳＤ保護回路が設定される。

上記の説明のように、ＣＤＭによってシミュレートされる短時間にピーク値の高い状態となる過電圧の発生は、特に、制御信号として回路ブロック間を伝達される信号線が、電源線または接地線に接続する固定出力信号である回路に悪影響を及ぼす。そこで、本発明に係るＥＳＤ保護回路作成プログラムでは、ＥＳＤ保護回路の作成処理において、このような箇所を検出し、図１に示した保護回路１４を挿入する。

ここで、ＣＡＤプログラムを実行する設計支援装置のハードウェア構成について説明する。図８は、設計支援装置のハードウェア構成例を示すブロック図である。
設計支援装置２００は、ＣＰＵ（Central Processing Unit）２０１によって装置全体が制御されている。ＣＰＵ２０１には、バス２０７を介してＲＡＭ（Random Access Memory）２０２、ハードディスクドライブ（ＨＤＤ：Hard Disk Drive）２０３、グラフィック処理装置２０４、入力インタフェース２０５、通信インタフェース２０６が接続されている。

ＲＡＭ２０２には、ＣＰＵ２０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２０２には、ＣＰＵ２０１による処理に必要な各種データが格納される。ＨＤＤ２０３には、ＯＳやアプリケーションプログラムが格納される。グラフィック処理装置２０４には、モニタ２０８が接続されており、ＣＰＵ２０１からの命令に従って画像をモニタ２０８の画面に表示させる。入力インタフェース２０５には、キーボード２０９ａやマウス２０９ｂが接続されており、キーボード２０９ａやマウス２０９ｂから送られてくる信号を、バス２０７を介してＣＰＵ２０１に送信する。通信インタフェース２０６は、ネットワーク２２０に接続されており、ネットワーク２２０を介して端末装置との間でデータの送受信を行う。

このようなハードウェア構成によって、ＥＳＤ保護回路作成の処理機能を実現することができる。
図９は、本発明の実施の形態の設計支援装置におけるＥＳＤ保護回路作成の処理機能を示したブロック図である。

本発明の実施の形態のＥＳＤ保護回路作成処理は、第１の保護回路設定手段２２１、検出手段２２２、及び第２の保護回路設定手段２２３によって実行される。
第１の保護回路設定手段２２１は、指定された回路ブロックの電源線と接地線との間に、電源線に過電圧が加えられたときに、電流パスを形成して過電圧による電荷を接地線に流すことによって過電圧をクランプするクランプ回路を有する第１の保護回路を配置する。

検出手段２２２は、第１の保護回路が設定された回路ブロック間で所定の制御信号を伝達する信号線を調べる。そして、その信号線が、出力側の回路ブロックの電源線または接地線に接続され、直接に入力側の回路ブロックのトランジスタ素子に接続されているものを検索する。すなわち、出力側の回路ブロックから、電源電位または接地電位の固定出力信号が制御信号として直接入力側の回路ブロックに伝達されているものを検出する。このような信号線が検出された回路ブロックに関する情報は、第２の保護回路設定手段２２３に通知する。

第２の保護回路設定手段２２３は、検出手段２２２により検出された信号線上に、信号線を介して伝達される信号に静電気放電による過電圧が加わったことによる信号レベルの増加を抑える第２の保護回路を配置する。

このような設計支援装置では、第１の保護回路設定手段２２１によって、電源系統が異なる回路ブロックに、クランプ回路を有する第１の保護回路が配置される。続いて、検出手段２２２が、第１の保護回路が配置された回路ブロックを検索し、回路ブロック間を接続する信号線が、出力側の回路ブロックの電源線または接地線と、入力側の回路ブロックとを直接接続するものを検出する。検出された場合には、第２の保護回路設定手段２２３が、この信号線上に第２の保護回路を配置する。

これにより、ＭＭやＨＢＭによってシミュレートされるＥＳＤに加え、さらに、ＣＤＭによってシミュレートされる極めて短時間に印加される過電圧から内部回路を保護するＥＳＤ保護回路を自動的に作成することができる。

なお、上記の説明の各処理を個別に実行するなど、操作上の機能は、本発明に係るＥＳＤ保護回路作成プログラムが属するＣＡＤプログラムに準拠する。
上記の処理機能は、コンピュータによって実現することができる。その場合、ＥＳＤ保護回路作成支援処理の内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）などがある。

プログラムを流通させる場合には、たとえば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。

プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。

本発明の実施の形態に適用される保護回路を示した回路図である。本発明に係る保護回路のＥＳＤ発生時の制御信号波形を示した図である。本発明の第１の実施の形態の回路構成を示した図である。本発明の第２の実施の形態の回路構成を示した図である。本発明の第３の実施の形態の回路構成を示した図である。本発明の第４の実施の形態の回路構成を示した図である。本発明の実施の形態のＥＳＤ保護回路が適用される半導体装置の構成図である。設計支援装置のハードウェア構成例を示すブロック図である。本発明の実施の形態の設計支援装置におけるＥＳＤ保護回路作成の処理機能を示したブロック図である。従来の半導体装置におけるＥＳＤ保護回路の一例を示した回路図である。ＥＳＤモデルの試験回路の概略構成を示した図である。従来のＥＳＤ保護回路におけるＥＳＤ発生時の制御信号波形を示した図である。

符号の説明

１０回路ブロック（出力側）
１１、２１電源線
１２接地線
１３、２３クランプ回路
１４保護回路
２０回路ブロック（入力側）
４０信号線

Claims

第１電源電圧が第１電源線に供給され、出力信号を出力する第１回路ブロックと、
前記第１電源電圧とは異なる第２電源電圧が第２電源線に供給され、前記出力信号を受ける入力素子を有する第２回路ブロックと、
を有する半導体装置の前記第１回路ブロックに配設される静電気放電保護回路において、
前記第１電源線に過電圧が加えられたときに、電流パスを形成して前記過電圧による電荷を接地線に流すことによって前記第１電源線が前記過電圧になることを防止する第１の保護回路と、
前記第１回路ブロックの出力部に設けられ、前記第１電源線または前記接地線からの固定電位の信号を、抵抗成分を有する遅延素子を介して、前記出力信号として前記入力素子へ出力する第２の保護回路と、
を有し、
前記遅延素子は、前記第１電源線に前記過電圧が加えられたときに、前記過電圧により変動した前記固定電位の信号を遅延させて、前記出力信号のレベルの変動を抑えることを特徴とする静電気放電保護回路。
前記第２の保護回路は、デバイス帯電モデルによって模擬される短い時間で急激に電荷が流れ込む静電気放電による信号レベルの急峻な変動を抑える、
ことを特徴とする請求項１記載の静電気放電保護回路。
前記第２の保護回路は、抵抗、ダイオード、トランジスタ、またはバッファを有することを特徴とする請求項１記載の静電気放電保護回路。
第１電源電圧が第１電源線に供給され、出力信号を出力する第１回路ブロックと、
前記第１電源電圧とは異なる第２電源電圧が第２電源線に供給され、前記出力信号を受ける入力素子を有する第２回路ブロックと、
を有し、
前記第１回路ブロックは、
前記第１電源線に過電圧が加えられたときに、電流パスを形成して前記過電圧による電荷を接地線に流すことによって前記第１電源線が前記過電圧になることを防止する第１の保護回路と、
前記第１回路ブロックの出力部に設けられ、前記第１電源線または前記接地線からの固定電位の信号を、抵抗成分を有する遅延素子を介して、前記出力信号として前記入力素子へ出力する第２の保護回路と、
を有し、
前記遅延素子は、前記第１電源線に前記過電圧が加えられたときに、前記過電圧により変動した前記固定電位の信号を遅延させて、前記出力信号のレベルの変動を抑えることを特徴とする半導体装置。