JP2018067654A - 半導体集積回路及びそれを備えた半導体装置 - Google Patents

Abstract

【課題】静電気放電の発生によるトランジスタの破壊を防ぐことが可能な半導体集積回路を提供すること。【解決手段】一実施の形態によれば、半導体集積回路１は、電源電圧ラインＶＤＤ１と基準電圧ラインＶＳＳ１との間に設けられた回路ブロック１１と、電源電圧ラインＶＤＤ２と基準電圧ラインＶＳＳ２との間に設けられた回路ブロック１２と、電源電圧ラインＶＤＤ１と基準電圧ラインＶＳＳ２との間に設けられ、第１時定数を用いてＥＳＤ電圧が印加されたことを検出した場合に導通するクランプ部１８と、第１時定数よりも小さな第２時定数を用いてＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号をアクティブにするトリガ回路１６と、回路ブロック１１，１２間の信号線と、電源電圧ラインＶＤＤ１及び基準電圧ラインＶＳＳ２の何れかと、の間に設けられ、トリガ信号がアクティブの場合にオンするトランジスタＴｒ１と、を備える。【選択図】図１

Description

本発明は、半導体集積回路及びそれを備えた半導体装置に関し、例えば静電気放電の発生によるトランジスタの破壊を防ぐのに適した半導体集積回路及びそれを備えた半導体装置に関する。

半導体装置には、静電破壊を防ぐためのＥＳＤ(Electro Static Discharge)保護回路が設けられている。ＥＳＤの放電モデルには、人体モデル(ＨＢＭ；Human Body Model)、マシンモデル(ＭＭ；Machine Model)、デバイス帯電モデル(ＣＤＭ；Charged Device Model)等がある。ＨＢＭは、人体に帯電した電荷が半導体装置に放電されることにより発生する静電気放電のモデルである。ＭＭは、人体よりも大容量かつ低抵抗の金属製機器に帯電した電荷が半導体装置に放電されることにより発生する静電気放電のモデルである。ＣＤＭとは、半導体装置のパッケージ等に帯電した電荷が外部端子を通して放電されることにより発生する静電気放電のモデルのことである。

ここで、近年では、プロセスの微細化により、ＭＯＳトランジスタのゲート耐圧が低下している。そのため、ＣＤＭの静電気放電が発生した場合、異なる電源によって駆動される回路間において送信された信号を受けるＭＯＳトランジスタのゲートに高電圧が印加される可能性がある。その場合、当該ＭＯＳトランジスタのゲートが破壊されてしまうという問題があった。

このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された半導体装置は、第１電源電圧及び第１基準電圧によって動作する第１回路ブロックと、第２電源電圧及び第２基準電圧によって動作する第２回路ブロックと、第１電源電圧と第２基準電圧との間をクランプする第１クランプ回路と、第２電源電圧と第１基準電圧との間をクランプする第２クランプ回路と、第１基準電圧と第２基準電圧との間をクランプする第３クランプ回路と、を備える。それにより、この半導体装置は、複数の電源系の間で生じる静電破壊のうち、特にＣＤＭの静電気放電による破壊を防ぐことができる。

特開２００６−１００６０６号公報

しかしながら、特許文献１の構成では、プロセスの微細化によってＭＯＳトランジスタのゲート耐圧がさらに低下した場合には、第１〜第３クランプ回路のサイズを大きくして性能を向上させることにより、異なる電源によって駆動される回路ブロック間において送信された信号を受けるＭＯＳトランジスタのゲート電圧を低減させる必要があった。そのため、特許文献１の構成では、回路規模が増大してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１電源電圧ラインと第１基準電圧ラインとの間に設けられた第１回路ブロックと、第２電源電圧ラインと第２基準電圧ラインとの間に設けられた第２回路ブロックと、前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、第１時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に導通するクランプ部と、前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、前記第１時定数よりも小さな第２時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号をアクティブにするトリガ回路と、前記第１及び前記第２回路ブロック間の信号線と、前記第１電源電圧ライン及び前記第２基準電圧ラインの何れかと、の間に設けられ、前記トリガ信号がアクティブの場合にオンするスイッチと、を備える。

他の実施の形態によれば、半導体装置は、第１電源電圧ラインに供給される第１電源電圧から所定の内部電圧を生成するレギュレータと、前記内部電圧が供給される内部電圧ラインと、第１基準電圧ラインと、の間に設けられた第１回路ブロックと、第２電源電圧ラインと第２基準電圧ラインとの間に設けられた第２回路ブロックと、前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、第１時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に導通するクランプ部と、前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、前記第１時定数よりも小さな第２時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号をアクティブにするトリガ回路と、前記内部電圧ラインと前記第２基準電圧ラインとの間に設けられ、前記トリガ信号がアクティブの場合にオンするスイッチと、を備える。

前記一実施の形態によれば、回路規模を増大させることなく、静電気放電の発生によるトランジスタの破壊を防ぐことが可能な半導体集積回路及びそれを備えた半導体装置を提供することができる。

実施の形態１にかかる半導体集積回路の構成例を示すブロック図である。 図１に示す半導体集積回路を搭載した半導体装置のレイアウト構成の一例を示す図である。 図２に示す半導体装置のレイアウト構成のうち、アナログＩＰ領域の周辺を拡大した図である。 セカンダリクランプ回路を採用する前の半導体集積回路によるＥＳＤ保護動作を説明するための図である。 セカンダリクランプ回路を採用した図１に示す半導体集積回路によるＥＳＤ保護動作を説明するための図である。 図１に示すクランプ回路１３の具体的な構成例を示す図である。 図１に示すクランプ回路１４の具体的な構成例を示す図である。 図１に示すトリガ回路の第１の具体的な構成例を示す図である。 図１に示すトリガ回路の第２の具体的な構成例を示す図である。 図１に示す半導体集積回路の変形例を示すブロック図である。 実施の形態２にかかる半導体集積回路の構成例を示すブロック図である。 図１１に示す半導体集積回路の変形例を示すブロック図である。 実施の形態３にかかる半導体集積回路の構成例を示すブロック図である。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

＜実施の形態１＞
図１は、実施の形態１にかかる半導体集積回路１の構成例を示すブロック図である。本実施の形態にかかる半導体集積回路１は、小規模のセカンダリクランプ回路を用いるだけで、ＣＤＭの静電気放電が発生した場合でも、異なる電源により駆動される回路ブロック間において送信された信号を受けるトランジスタのゲート破壊を防ぐことができる。以下、具体的に説明する。

図１に示すように、半導体集積回路１は、回路ブロック１１と、回路ブロック１２と、クランプ回路１３と、クランプ回路１４と、クランプ回路１５と、トリガ回路１６と、トランジスタＴｒ１と、を備える。クランプ回路１３，１４によりクランプ部１８が構成されている。また、プライマリなクランプ回路１３〜１５に対して、トリガ回路１６及びトランジスタＴｒ１によりセカンダリクランプ回路１７が構成されている。

例えば、半導体集積回路１は、半導体チップ上に分離して形成されたコアロジック領域及びアナログＩＰ(Intellectual Property)領域のうち、小規模なアナログＩＰ領域に設けられている。以下、図２及び図３を参照しつつ、半導体集積回路１が搭載された半導体装置のレイアウト構成の一例について説明する。

（レイアウト構成例）
図２は、半導体集積回路１を搭載した半導体装置のレイアウト構成の一例を示す図である。

図２を参照すると、半導体装置の半導体チップＣＨＰ１上には、内部回路領域と、それらの周辺を囲むように設けられたＩ／Ｏ領域Ａ３と、が設けられている。内部回路領域は、大規模回路領域であるコアロジック領域Ａ１と、小規模回路領域であるアナログＩＰ領域Ａ２と、によって構成されている。

Ｉ／Ｏ領域Ａ３には、信号の受け渡しが行われる複数のＩ／Ｏセルと、アナログＩＰを駆動するための専用の電源電圧ＶＤＤ１及び基準電圧ＶＳＳ１が供給される専用電源電圧セル及び専用基準電圧セルと、アナログＩＰ及びコアロジックを駆動するための共通の電源電圧ＶＤＤ２及び基準電圧ＶＳＳ２が供給される複数の共通電源電圧セル及び共通基準電圧セルと、が配置されている。

図３は、図２に示す半導体装置のレイアウト構成のうち、アナログＩＰ領域Ａ２の周辺を拡大した図である。

図３に示すように、アナログＩＰ領域Ａ２には、半導体集積回路１が搭載されている。なお、図３の例では、半導体集積回路１の構成要素のうち、クランプ回路１３が専用電源電圧セル内に設けられ、クランプ回路１５が共通電源電圧セル内に設けられている。しかしながら、クランプ回路１３，１５は、アナログＩＰ領域Ａ２内に設けられてもよい。アナログＩＰ領域Ａ２内には、セカンダリクランプ回路１７が異電源渡り信号線Ｓ１近傍に設けられている。

また、アナログＩＰ専用の電源電圧ＶＤＤ１及び基準電圧ＶＳＳ１は、外部から専用電源電圧セル及び専用基準電圧セルを介して直接アナログＩＰ領域Ａ２に供給されている。それに対し、共通の電源電圧ＶＤＤ２及び基準電圧ＶＳＳ２は、コアロジック領域Ａ１を経由してアナログＩＰ領域Ａ２に供給されている。

図１に戻り、説明を続ける。
回路ブロック１１は、アナログＩＰ専用の電源電圧ＶＤＤ１及び基準電圧ＶＳＳ１によって駆動される。回路ブロック１２は、コアロジックと共通の電源電圧ＶＤＤ２及び基準電圧ＶＳＳ２によって駆動される。ここで、異なる電源によって駆動される回路ブロック１１，１２間では、信号の送受信が行われている。図１の例では、回路ブロック１１が送信した信号Ｓ１を回路ブロック１２が受信している。以下では、信号Ｓ１が伝送される信号線を異電源渡り信号線Ｓ１と称す。

また、以下では、電源電圧ＶＤＤ１，ＶＤＤ２が供給されるラインをそれぞれ電源電圧ラインＶＤＤ１，ＶＤＤ２と称し、基準電圧ＶＳＳ１，ＶＳＳ２が供給されるラインをそれぞれ基準電圧ラインＶＳＳ１,ＶＳＳ２と称す。

クランプ回路１３は、電源電圧ラインＶＤＤ１と基準電圧ラインＶＳＳ１との間に設けられ、電源電圧ラインＶＤＤ１及び基準電圧ラインＶＳＳ１間にＥＳＤ電圧（静電気放電に起因したサージ電圧）が印加されたことを検出した場合に導通する。

ここで、クランプ回路１３は、数百ナノ秒〜数マイクロ秒程度の比較的大きな時定数（第１時定数）のＲＣ回路を用いることにより、数百ピコ秒単位の急峻な電流の立ち上がりを示すＣＤＭの静電気放電のみならず、数ナノ秒単位の緩やかな電流の立ち上がりを示すＨＢＭ，ＭＭ等の静電気放電の発生も検出してクランプする。それにより、クランプ回路１３は、回路ブロック１１の静電破壊を防ぐことができる。

クランプ回路１５は、電源電圧ラインＶＤＤ２と基準電圧ラインＶＳＳ２との間に設けられ、電源電圧ラインＶＤＤ２及び基準電圧ラインＶＳＳ２間にＥＳＤ電圧が印加されたことを検出した場合に導通する。

ここで、クランプ回路１５は、数百ナノ秒〜数マイクロ秒程度の比較的大きな時定数（第１時定数）のＲＣ回路を用いることにより、数百ピコ秒単位の急峻な電流の立ち上がりを示すＣＤＭの静電気放電のみならず、数ナノ秒単位の緩やかな電流の立ち上がりを示すＨＢＭ，ＭＭ等の静電気放電の発生も検出してクランプする。それにより、クランプ回路１５は、回路ブロック１２の静電破壊を防ぐことができる。

クランプ回路１４は、基準電圧ラインＶＳＳ１と基準電圧ラインＶＳＳ２との間に設けられ、基準電圧ラインＶＳＳ１，ＶＳＳ２間の電位差が所定値以上の場合にクランプする。ここで、所定値とは、例えばダイオードの順方向降下電圧（約０．７Ｖ）である。それにより、例えば、静電気放電の発生により電源電圧ラインＶＤＤ１及び基準電圧ラインＶＳＳ２間に大きな電位差が生じた場合でも、クランプ回路１３，１４が作動することにより、回路ブロック１１から送信された信号を受ける回路ブロック１２内のトランジスタ（以下、異電源渡り信号を受けるトランジスタ、とも称す）のゲート電圧は低減される。それにより、異電源渡り信号を受けるトランジスタのゲート破壊は防止される。

以下、本実施の形態では、ＣＤＭの静電気放電が発生した場合、電源電圧ラインＶＤＤ１から基準電圧ＶＳＳ２にかけて大電流が流れる場合を例にして説明する。なお、このような現象は、ＣＤＭマイナス印加試験を行うことによって実現可能である。ＣＤＭマイナス印加試験とは、半導体集積回路１を搭載した半導体装置と、ＣＤＭテスタと、の間に形成された寄生容量（パッケージ容量）にマイナスの電荷を蓄積させたうえで、試験端子（電源電圧ＶＤＤ１の端子）にグランドレベルのプローブを接触させ、そのときにプローブに流れる放電電流をモニタする試験のことである。ここで、半導体装置に形成された寄生容量の大部分は大規模回路領域側に形成されている。そのため、大規模回路領域と共用される基準電圧ラインＶＳＳ２には、マイナスの高電圧が印加された状態となっている。したがって、電源電圧ラインＶＤＤ１にグランドレベルのプローブを接触させた場合、電源電圧ラインＶＤＤ１から基準電圧ラインＶＳＳ２にかけて大電流が流れることになる。

近年では、プロセスの微細化に伴って、異電源渡り信号を受けるトランジスタのゲート耐圧が低下している。そのため、ＣＤＭの静電気放電の発生によって電源電圧ラインＶＤＤ１及び基準電圧ラインＶＳＳ２間に高電圧のＥＳＤ電圧が印加されると、異電源渡り信号Ｓ１を受けるトランジスタのゲートが破壊されてしまう可能性がある。この問題を解決するために、単にクランプ回路１３〜１５の性能を向上させただけでは、クランプ回路１３〜１５のサイズが大きくなってしまい、半導体集積回路１の回路規模が増大してしまう。そこで、半導体集積回路１では、トリガ回路１６及びトランジスタＴｒ１からなる小規模のセカンダリクランプ回路１７を用いることにより、回路規模を増大させることなくＣＤＭの静電気放電によるトランジスタのゲート破壊を防いでいる。

トリガ回路１６は、電源電圧ラインＶＤＤ１と基準電圧ラインＶＳＳ２との間に設けられ、クランプ回路１３の時定数（第１時定数）よりも小さな時定数（第２時定数）を用いてＶＤＤ１，ＶＳＳ２間にＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号Ｓｔｒｇをアクティブ（例えば、Ｈレベル）にする。

トランジスタＴｒ１は、異電源渡り信号線Ｓ１と基準電圧ラインＶＳＳ２との間に設けられ、トリガ信号Ｓｔｒｇに応じてオンオフする。例えば、トランジスタＴｒ１は、トリガ信号Ｓｔｒｇがインアクティブの場合にオフし、トリガ信号Ｓｔｒｇがアクティブの場合にオンする。本実施の形態では、トランジスタＴｒ１がＮチャネルＭＯＳトランジスタである場合を例に説明するが、これに限られずＰチャネルＭＯＳトランジスタであってもよい。

既に説明したように、クランプ回路１３，１５は、急峻な電流の立ち上がりを示すＣＤＭの静電気放電が発生した場合だけでなく、緩やかな電流の立ち上がりを示すＨＢＭ，ＭＭの静電気放電が発生した場合にも、クランプを行う必要がある。そのため、クランプ回路１３，１５の時定数は数百ナノ秒〜数マイクロ秒程度の比較的大きな値となるように調整されている。

それに対し、セカンダリクランプ回路１７は、急峻な電流の立ち上がりを示すＣＤＭの静電気放電が発生した場合にのみクランプを行う必要があり、緩やかな電流の立ち上がりを示すＨＢＭ，ＭＭの静電気放電が発生した場合にはクランプを行わない。そのため、トリガ回路１６の時定数は、クランプ回路１３の時定数よりも小さな値（数十ナノ秒程度）となるように調整されている。

それにより、例えば、ＣＤＭの静電気放電の発生によって電源電圧ラインＶＤＤ１及び基準電圧ラインＶＳＳ２間の電位差が急激に上昇した場合には、トランジスタＴｒ１がオンすることによって、異電源渡り信号Ｓ１を受けるトランジスタのゲートに印加される電圧は、分圧され、低減される。その結果、異電源渡り信号Ｓ１を受けるトランジスタのゲート破壊を防ぐことができる。

他方、ＨＢＭ，ＭＭの静電気放電の発生によって電源電圧ラインＶＤＤ１及び基準電圧ＶＳＳ２間の電位差が緩やかに上昇した場合には、トランジスタＴｒ１はオフに維持されるが、クランプ回路１３〜１５のクランプ動作により、異電源渡り信号Ｓ１を受けるトランジスタのゲート電圧は十分に低減される。その結果、異電源渡り信号Ｓ１を受けるトランジスタのゲート破壊を防ぐことができる。また、このとき、トランジスタＴｒ１がオフに維持されるため、大きな熱量を持つＨＢＭ，ＭＭの静電気放電によるトランジスタＴｒ１自体の過電流破壊を防ぐことができる。

なお、トリガ回路１６の時定数は、急峻に電流が立ち上がるＣＤＭの静電気放電を検出できる程度に小さな値に設定されていればよい。例えば、クランプ回路１３での時定数が数百ナノ秒〜数マイクロ秒に設定されるのに対し、トリガ回路１６の時定数は数十ナノ秒に設定される。そのため、トリガ回路１６に設けられる抵抗素子及び容量素子の小型化が可能である。例えば、抵抗素子には、数ｋΩ〜数十ｋΩのものが用いられ、容量素子には、数ピコＦ程度のものが用いられる。

また、トランジスタＴｒ１は、ＣＤＭの静電気放電が発生した場合にのみオンするため、ＣＤＭの静電気放電により発生する小さな熱量に耐えうる程度に小さな耐圧を有していればよい。そのため、トランジスタＴｒ１の小型化が可能である。例えば、トランジスタＴｒ１には、数ｕｍ〜十数ｕｍのゲート幅のものが用いられる。

つまり、半導体集積回路１は、トリガ回路１６及びトランジスタＴｒ１からなる小規模のセカンダリクランプ回路１７を用いることにより、ＣＤＭの静電気放電が発生した場合でも、異電源渡り信号を受けるトランジスタのゲート破壊を防ぐことができる。

（ＣＤＭの静電気放電が発生した場合におけるＥＳＤ保護動作の詳細）
続いて、ＣＤＭの静電気放電が発生した場合における半導体集積回路１によるＥＳＤ保護動作について、さらに詳細に説明する。

まず、セカンダリクランプ回路１７を採用する前の半導体集積回路によるＥＳＤ保護動作について説明する。図４は、セカンダリクランプ回路１７を採用する前の半導体集積回路によるＥＳＤ保護動作を説明するための図である。

図４に示すように、セカンダリクランプ回路１７が設けられていない構成では、ＣＤＭの静電気放電が発生した場合、ＥＳＤ電流Ｉが電源電圧ラインＶＤＤ１からクランプ部１８を経由して基準電圧ラインＶＳＳ２にかけて流れる。ここで、クランプ部１８のインピーダンスをＲｃとすると、ＶＤＤ１，ＶＳＳ２間の電位差（ＥＳＤ電圧）Ｖｃｄｍは、Ｉ×Ｒｃとなる。この高電圧のＥＳＤ電圧Ｖｃｄｍは、回路ブロック１１から送信された信号Ｓ１を受ける回路ブロック１２内のトランジスタのゲートにそのまま印加されることになるため、当該トランジスタのゲートが破壊される可能性がある。

次に、セカンダリクランプ回路１７を採用した半導体集積回路１によるＥＳＤ保護動作について説明する。図５は、セカンダリクランプ回路１７を採用した半導体集積回路１によるＥＳＤ保護動作を説明するための図である。

図５に示すように、セカンダリクランプ回路１７が設けられた構成では、ＣＤＭの静電気放電が発生した場合、ＥＳＤ電流Ｉが２つの電流経路に分散されて流れる。具体的には、ＥＳＤ電流Ｉのうちの電流Ｉ１は、電源電圧ラインＶＤＤ１からクランプ部１８を経由して基準電圧ラインＶＳＳ２にかけて流れ、残りの電流Ｉ２は、電源電圧ラインＶＤＤ１から異電源渡り信号線Ｓ１及びトランジスタＴｒ１を経由して基準電圧ラインＶＳＳ２にかけて流れる。

ここで、クランプ部１８を経由する電流経路のインピーダンスＲｃは、例えば１Ω以下と低いのに対し、異電源渡り信号線Ｓ１を経由する電流経路のインピーダンスＲｐａｒａは、異電源渡り信号線Ｓ１の配線抵抗等が含まれるため、例えば数百Ω程度と高い。そのため、ＥＳＤ電流Ｉの大部分は、クランプ部１８を経由する電流経路を流れる。したがって、ＶＤＤ１，ＶＳＳ２間の電位差（ＥＳＤ電圧）Ｖｃｄｍは、Ｉ１×Ｒｃ≒Ｉ×Ｒｃとなる。そして、異電源渡り信号を受けるトランジスタのゲート電圧Ｖｇは、ＥＳＤ電圧ＶｃｄｍよりもインピーダンスＲｐａｒａでの電圧降下分だけ低い値を示すことになる。具体的には、ゲート電圧Ｖｇ＝Ｉ×Ｒｃ−Ｉ２×Ｒｐａｒａとなる。

上述のように、セカンダリクランプ回路１７を備えない構成では、異電源渡り信号Ｓ１を受けるトランジスタのゲート電圧ＶｇがＩ×Ｒｃであるのに対し、セカンダリクランプ回路１７を備えた構成では、異電源渡り信号Ｓ１を受けるトランジスタのゲート電圧ＶｇはそれよりＩ２×Ｒｐａｒａ分だけ低くなる。それにより、半導体集積回路１は、ＣＤＭの静電気放電が発生した場合でも、異電源渡り信号Ｓ１を受けるトランジスタのゲート破壊を防ぐことができる。

このように、本実施の形態にかかる半導体集積回路１は、小規模のセカンダリクランプ回路１７を用いるだけで、ＣＤＭの静電気放電が発生した場合でも、異なる電源により駆動される回路ブロック間において送信された信号を受けるトランジスタのゲート破壊を防ぐことができる。

なお、半導体集積回路１に設けられた各ブロックの具体的な構成は、上述した機能を有するものであれば、特に限定されるものではない。以下、各ブロックの具体的な構成例について、簡単に説明する。

（各ブロックの具体的な構成例）
以下では、クランプ回路１３〜１５及びトリガ回路１６の具体的な構成例について説明する。

（クランプ回路１３の構成例）
図６は、クランプ回路１３の具体的な構成例を示す図である。

図６に示すように、クランプ回路１３は、抵抗素子Ｒ１と、容量素子Ｃ１と、トランジスタＭＰ１，ＭＮ１，ＭＮ２と、ダイオードＤ１と、を有する。図６では、トランジスタＭＰ１がＰチャネルＭＯＳトランジスタであって、トランジスタＭＮ１，ＭＮ２がＮチャネルＭＯＳトランジスタである場合を例に説明する。

なお、クランプ回路１３の高電位側電源端子ＮＨ１は、電源電圧ラインＶＤＤ１に接続され、クランプ回路１３の低電位側電源端子ＮＬ１は、基準電圧ラインＶＳＳ１に接続されている。

抵抗素子Ｒ１及び容量素子Ｃ１は、高電位側電源端子ＮＨ１と低電位側電源端子ＮＬ１との間に直列に設けられている。ここで、抵抗素子Ｒ１及び容量素子Ｃ１は、クランプ回路１３のＲＣ回路を構成している。

トランジスタＭＰ１では、ソースが高電位側電源端子ＮＨ１に接続され、ドレインがノードＮ２に接続され、ゲートが抵抗素子Ｒ１及び容量素子Ｃ１間のノードＮ１に接続されている。トランジスタＭＮ１では、ソースが低電位側電源端子ＮＬ１に接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続されている。ここで、トランジスタＭＰ１，ＭＮ１は、インバータを構成し、ノードＮ１の電位を論理反転させたノードＮ２の電位を出力する。

トランジスタＭＮ２では、ソースが低電位側電源端子ＮＬ１に接続され、ドレインが高電位側電源端子ＮＨ１に接続され、ゲート及びバックゲートがノードＮ２に接続されている。ダイオードＤ１では、アノードが低電位側電源端子ＮＬ１に接続され、カソードが高電位側電源端子ＮＨ１に接続されている。

ここで、クランプ回路１３は、数百ピコ秒単位の急峻な電流の立ち上がりを示すＣＤＭの静電気放電のみならず、数ナノ秒単位の緩やかな電流の立ち上がりを示すＨＢＭ，ＭＭ等の静電気放電の発生も検出してクランプする必要がある。そのため、クランプ回路１３には、数百ナノ秒〜数マイクロ秒程度の比較的大きな時定数（第１時定数）のＲＣ回路が用いられている。つまり、クランプ回路１３には、大きな抵抗値の抵抗素子Ｒ１、及び、大きな容量値の容量素子Ｃ１が用いられている。

例えば、静電気放電の発生により、低電位側電源端子ＮＬ１の電位と比較して高電位側電源端子ＮＨ１の電位が上昇した場合、抵抗素子Ｒ１及び容量素子Ｃ１により決定される時定数に応じて徐々にノードＮ１の電位が上昇する。ノードＮ１の電位がトランジスタＭＰ１，ＭＮ１からなるインバータの閾値電圧未満の場合、ノードＮ２からＨレベルの信号が出力されるため、トランジスタＭＮ２はオンする。それにより、高電位側電源端子ＮＨ１に印加された静電気放電電流は、クランプ回路１３を介して、低電位側電源端子ＮＬ１に流れる。つまり、電源電圧ラインＶＤＤ１及び基準電圧ラインＶＳＳ１間における高電圧のＥＳＤ電圧がクランプされる。それにより、クランプ回路１３は、回路ブロック１１に設けられた各トランジスタの耐圧破壊を防ぐことができる。

なお、静電気放電の発生により、低電位側電源端子ＮＬ１の電位と比較して高電位側電源端子ＮＨ１の電位が低下した場合には、低電位側電源端子ＮＬ１から、ダイオードＤ１を介して、高電位側電源端子ＮＨ１に電流が流れる。それにより、クランプ回路１３は、回路ブロック１１に設けられた各トランジスタの耐圧破壊を防ぐことができる。

なお、クランプ回路１３は、図６に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。

（クランプ回路１５の構成例）
クランプ回路１５の構成については、クランプ回路１３と同様の構成であるため、その説明を省略する。ただし、クランプ回路１５の高電位側電源端子ＮＨ１は電源電圧ラインＶＤＤ２に接続され、クランプ回路１５の低電位側電源端子ＮＬ１は基準電圧ラインＶＳＳ２に接続されている。

（クランプ回路１４の構成例）
図７は、クランプ回路１４の具体的な構成例を示す図である。

図７に示すように、クランプ回路１４は、互いに逆向きに並列接続されたダイオードＤ２１，Ｄ２２を有する。より具体的には、ダイオードＤ２１のアノード及びダイオードＤ２２のカソードがノードＮ３に接続され、ダイオードＤ２１のカソード及びダイオードＤ２２のアノードがノードＮ４に接続されている。ダイオードＤ２１，Ｄ２２の間の対向長は、数十μｍ〜百数十μｍ程度である。

なお、クランプ回路１４のノードＮ３は、基準電圧ラインＶＳＳ１に接続され、クランプ回路１４のノードＮ４は、基準電圧ラインＶＳＳ２に接続されている。

クランプ回路１４は、基準電圧ラインＶＳＳ１，ＶＳＳ２間にダイオードＤ２１，Ｄ２２の順方向降下電圧Ｖｆ（約０．７Ｖ）以上の電位差が発生した場合に、順方向降下電圧Ｖｆ以下にクランプする。また、クランプ回路１４は、基準電圧ラインＶＳＳ１，ＶＳＳ２間の電位差がダイオードＤ２１，Ｄ２２の順方向降下電圧Ｖｆ未満の場合にはクランプしない。それにより、基準電圧ラインＶＳＳ１，ＶＳＳ２の一方に発生したノイズが他方に伝搬することを防ぐことができる。

なお、クランプ回路１４は、図７に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。

（トリガ回路１６の第１の具体的な構成例）
図８は、トリガ回路１６の第１の具体的な構成例をトリガ回路１６ａとして示す図である。

図８に示すように、トリガ回路１６ａは、容量素子Ｃ２と、抵抗素子Ｒ２と、を有する。容量素子Ｃ２及び抵抗素子Ｒ２は、高電位側電源端子ＮＨ２と低電位側電源端子ＮＬ２との間に直列に設けられている。容量素子Ｃ２と抵抗素子Ｒ２との間のノードＮ５の電位がトリガ信号Ｓｔｒｇとして出力される。

なお、トリガ回路１６ａの高電位側電源端子ＮＨ２は、電源電圧ラインＶＤＤ１に接続され、トリガ回路１６ａの低電位側電源端子ＮＬ２は、基準電圧ラインＶＳＳ２に接続されている。

ここで、トリガ回路１６は、急峻な電流の立ち上がりを示すＣＤＭの静電気放電が発生した場合にのみクランプを行う必要があり、緩やかな電流の立ち上がりを示すＨＢＭ，ＭＭの静電気放電が発生した場合にはクランプを行わない。そのため、トリガ回路１６は、クランプ回路１３の時定数よりも小さな値（数十ナノ秒程度）の時定数となるように、小さな抵抗値の抵抗素子Ｒ２、及び、小さな容量値の容量素子Ｃ２が用いられている。例えば、抵抗素子Ｒ２には、数ｋΩ〜数十ｋΩのものが用いられ、容量素子Ｃ２には、数ピコＦ程度のものが用いられる。

静電気放電が発生した場合、電源電圧ラインＶＤＤ１の電位の立ち上がりによって、高電位側電源端子ＮＨ２から低電位側電源端子ＮＬ２にかけて変位電流ｉが流れる。ここで、トリガ信号Ｓｔｒｇの電位（ノードＮ５の電位）は、変位電流ｉと抵抗素子Ｒ２の抵抗値との積（抵抗素子Ｒ２での降下電圧）によって表される。また、変位電流ｉは、容量素子Ｃ２の容量値と、ＶＤＤ１，ＶＳＳ２間の電圧の立ち上がり速度ｄＶ／ｄｔと、の積によって表される。

例えば、急峻な電流の立ち上がりを示すＣＤＭの静電気放電が発生した場合、電圧変化速度ｄＶ／ｄｔの値が大きくなるため、容量値Ｃ２が小さくても変位電流ｉは大きくなる。そのため、トリガ信号Ｓｔｒｇは、トランジスタＴｒ１をオンするのに十分な電位まで上昇することができる。つまり、ＣＤＭの静電気放電が発生した場合には、セカンダリクランプ回路によるクランプ動作が行われる。それに対し、緩やかな電流の立ち上がりを示すＨＢＭ，ＨＨの静電気放電が発生した場合、電圧変化速度ｄＶ／ｄｔの値が小さくなるため、変位電流ｉは小さくなる。そのため、トリガ信号Ｓｔｒｇは、トランジスタＴｒ１をオンするのに十分な電位まで上昇しない。つまり、ＨＢＭ，ＭＭの静電気放電が発生した場合には、セカンダリクランプ回路によるクランプ動作は行われない。

（トリガ回路１６の第２の具体的な構成例）
図９は、トリガ回路１６の第２の具体的な構成例をトリガ回路１６ｂとして示す図である。

図９に示すように、トリガ回路１６ｂは、抵抗素子Ｒ３と、容量素子Ｃ３と、トランジスタＭＰ３，ＭＮ３と、を有する。なお、図９では、トランジスタＭＰ３がＰチャネルＭＯＳトランジスタ、トランジスタＭＮ３がＮチャネルＭＯＳトランジスタである場合を例に説明する。

なお、トリガ回路１６ｂの高電位側電源端子ＮＨ２は、電源電圧ラインＶＤＤ１に接続され、トリガ回路１６ｂの低電位側電源端子ＮＬ２は、基準電圧ラインＶＳＳ２に接続されている。

抵抗素子Ｒ３及び容量素子Ｃ３は、高電位側電源端子ＮＨ２と低電位側電源端子ＮＬ２との間に直列に設けられている。トランジスタＭＰ３では、ソースが高電位側電源端子ＮＨ２に接続され、ドレインがノードＮ７に接続され、ゲートが抵抗素子Ｒ３及び容量素子Ｃ３間のノードＮ６に接続されている。トランジスタＭＮ３では、ソースが低電位側電源端子ＮＬ２に接続され、ドレインがノードＮ７に接続され、ゲートがノードＮ６に接続されている。ここで、トランジスタＭＰ３，ＭＮ３は、インバータを構成し、ノードＮ６の電位を論理反転させたノードＮ７の電位をトリガ信号Ｓｔｒｇとして出力する。

なお、トリガ回路１６は、図８，図９に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。

（半導体集積回路１の変形例）
以下では、半導体集積回路１の変形例について、図１０を用いて説明する。図１０は、半導体集積回路１の変形例を半導体集積回路１ａとして示すブロック図である。半導体集積回路１ａは、半導体集積回路１と比較して、クランプ回路２０，２１をさらに備える。

クランプ回路２０は、クランプ回路１３と同様の回路構成を有し、電源電圧ラインＶＤＤ１と基準電圧ラインＶＳＳ２との間に設けられている。クランプ回路２１は、クランプ回路１３と同様の回路構成を有し、電源電圧ラインＶＤＤ２と基準電圧ラインＶＳＳ１との間に設けられている。

半導体集積回路１ａのその他の構成については、半導体集積回路１の場合と同様であるため、その説明を省略する。

半導体集積回路１ａは、クランプ回路２０，２１を備えることにより、ＣＤＭの静電気放電が発生した場合に異電源渡り信号線Ｓ１を経由して流れる電流の割合をさらに小さくすることができる。それにより、異電源渡り信号Ｓ１を受けるトランジスタのゲート電圧はさらに低くなる。つまり、半導体集積回路１ａは、プロセス微細化がさらに進んでトランジスタのゲート耐圧がさらに低くなった場合でも、異電源渡り信号Ｓ１を受けるトランジスタのゲート破壊を防ぐことができる。

＜実施の形態２＞
図１１は、実施の形態２にかかる半導体集積回路２の構成例を示すブロック図である。半導体集積回路１は、異電源渡り信号Ｓ１を受ける回路ブロック１２内のトランジスタをＥＳＤ破壊から保護する構成を有していた。それに対し、半導体集積回路２は、異電源渡り信号Ｓ２を受ける回路ブロック１１内のトランジスタをＥＳＤ破壊から保護する構成を有している。以下、具体的に説明する。

半導体集積回路２は、半導体集積回路１と比較して、セカンダリクランプ回路１７に代えてセカンダリクランプ回路２７を備える。セカンダリクランプ回路２７は、トランジスタＴｒ２と、トリガ回路１６と、を有する。トランジスタＴｒ２は、異電源渡り信号線Ｓ２と電源電圧ラインＶＤＤ１との間に設けられ、トリガ回路１６からのトリガ信号Ｓｔｒｇに応じてオンオフする。本実施の形態では、トランジスタＴｒ２がＮチャネルＭＯＳトランジスタである場合を例に説明するが、これに限られず、ＰチャネルＭＯＳトランジスタであってもよい。

半導体集積回路２のその他の構成については、半導体集積回路１の場合と同様であるため、その説明を省略する。

ここで、ＣＤＭの静電気放電が発生した場合、異電源渡り信号Ｓ２を受ける回路ブロック１１内のトランジスタのゲート電圧Ｖｇは、ＥＳＤ電圧Ｖｃｄｍよりも異電源渡り信号線Ｓ２の配線抵抗等での電圧降下分だけ低くなる。それにより、半導体集積回路２は、ＣＤＭの静電気放電が発生した場合でも、異電源渡り信号Ｓ２を受けるトランジスタのゲート破壊を防ぐことができる。

（半導体集積回路２の変形例）
図１２は、半導体集積回路２の変形例を半導体集積回路２ａとして示すブロック図である。半導体集積回路２ａは、半導体集積回路２と半導体集積回路１とを組み合わせたものである。以下、具体的に説明する。

半導体集積回路２ａは、半導体集積回路２と比較して、セカンダリクランプ回路２７に代えてセカンダリクランプ回路２７ａを備える。セカンダリクランプ回路２７ａは、トランジスタＴｒ１，Ｔｒ２と、トリガ回路１６と、を有する。トランジスタＴｒ１は、異電源渡り信号線Ｓ１と基準電圧ラインＶＳＳ２との間に設けられ、トリガ信号Ｓｔｒｇに応じてオンオフする。トランジスタＴｒ２は、異電源渡り信号線Ｓ２と電源電圧ラインＶＤＤ１との間に設けられ、トリガ信号Ｓｔｒｇに応じてオンオフする。

半導体集積回路２ａのその他の構成については、半導体集積回路２の場合と同様であるため、その説明を省略する。

半導体集積回路２ａは、半導体集積回路１，２等と同様に、ＣＤＭの静電気放電が発生した場合でも、異電源渡り信号Ｓ１，Ｓ２のそれぞれを受けるトランジスタのゲート破壊を防ぐことができる。

＜実施の形態３＞
図１３は、実施の形態３にかかる半導体集積回路３の構成例を示すブロック図である。半導体集積回路３は、半導体集積回路１と比較して、レギュレータ１９をさらに備える。また、セカンダリクランプ回路１７に代えてセカンダリクランプ回路３７を備える。

レギュレータ１９は、電源電圧ＶＤＤ１から安定した所定の内部電圧ＶＩＮＴを生成する。以下、内部電圧ＶＩＮＴが供給されるラインを内部電圧ラインＶＩＮＴと称す。ここで、回路ブロック１１は、内部電圧ラインＶＩＮＴと基準電圧ラインＶＳＳ１との間に設けられている。つまり、回路ブロック１１は、内部電圧ＶＩＮＴ及び基準電圧ＶＳＳ１によって駆動される。

セカンダリクランプ回路３７は、トランジスタＴｒ１と、トリガ回路１６と、を有する。トリガ回路１６は、電源電圧ラインＶＤＤ１と基準電圧ラインＶＳＳ１との間に設けられ、第２時定数を用いてＶＤＤ１，ＶＳＳ２間にＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号Ｓｔｒｇをアクティブ（例えば、Ｈレベル）にする。トランジスタＴｒ１は、内部電圧ラインＶＩＮＴと基準電圧ラインＶＳＳ２との間に設けられ、トリガ信号Ｓｔｒｇに応じてオンオフする。

なお、回路ブロック１１から回路ブロック１２に向けて異電源渡り信号Ｓ１が送信され、回路ブロック１２から回路ブロック１１に向けて異電源渡り信号Ｓ２が送信されている。

ここで、ＣＤＭの静電気放電が発生した場合、異電源渡り信号Ｓ１を受ける回路ブロック１２内のトランジスタのゲート電圧、及び、異電源渡り信号Ｓ２を受ける回路ブロック１１内のトランジスタのゲート電圧は、何れもＥＳＤ電圧Ｖｃｄｍよりレギュレータ１９での電圧降下分だけ低くなる。それにより、半導体集積回路３は、ＣＤＭの静電気放電が発生した場合でも、異電源渡り信号Ｓ１，Ｓ２のそれぞれを受けるトランジスタのゲート破壊を防ぐことができる。

半導体集積回路３は、複数の異電源渡り信号が存在する場合でも、複数の異電源渡り信号線のそれぞれに複数のトランジスタＴｒ１又はＴｒ２を設ける必要がなく、内部電圧ラインＶＩＮＴと基準電圧ラインＶＳＳ２との間にトランジスタＴｒ１を一つ設けるだけでよいため、回路構成をシンプルにすることができるとともに、回路規模の増大を抑制することができる。

なお、半導体集積回路３の構成に対し、図１０に示すクランプ回路２０，２１が追加されてもよい。それにより、ＣＤＭの静電気放電が発生した場合に異電源渡り信号線Ｓ１を経由して流れる電流の割合はさらに小さくなる。それにより、異電源渡り信号Ｓ１を受けるトランジスタのゲート電圧はさらに低くなる。つまり、半導体集積回路３は、プロセス微細化がさらに進んでトランジスタのゲート耐圧がさらに低くなった場合でも、異電源渡り信号Ｓ１を受けるトランジスタのゲート破壊を防ぐことができる。

以上のように、上記実施の形態１〜３に係る半導体集積回路及びそれを備えた半導体装置は、小規模のセカンダリクランプ回路を用いるだけで、ＣＤＭの静電気放電が発生した場合でも、異なる電源により駆動される回路ブロック間において送信された信号を受けるトランジスタのゲート破壊を防ぐことができる。ここで、セカンダリクランプ回路では、トリガ回路が、急峻に電流が立ち上がるＣＤＭの静電気放電を検出できる程度に小さな値の時定数を有していればよく、かつ、トランジスタＴｒ１（Ｔｒ２）が、ＣＤＭの静電気放電により発生する小さな熱量に耐えうる程度に小さな耐圧を有していればよい。そのため、セカンダリクランプ回路は、小規模のトリガ回路及びトランジスタＴｒ１（Ｔｒ２）により構成されることができる。したがって、セカンダリクランプ回路の追加による半導体集積回路の回路規模増大への影響はほとんどない。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。

１ 半導体集積回路
１ａ 半導体集積回路
２ 半導体集積回路
２ａ 半導体集積回路
３ 半導体集積回路
１１ 回路ブロック
１２ 回路ブロック
１３ クランプ回路
１４ クランプ回路
１５ クランプ回路
１６ トリガ回路
１６ａ トリガ回路
１６ｂ トリガ回路
１７ セカンダリクランプ回路
１８ クランプ部
１９ レギュレータ
２０ クランプ回路
２１ クランプ回路
２７ セカンダリクランプ回路
２７ａ セカンダリクランプ回路
３７ セカンダリクランプ回路
Ａ１ コアロジック領域
Ａ２ アナログＩＰ領域
Ａ３ ＩＯ領域
Ｃ１〜Ｃ３ 容量素子
ＣＨＰ１ チップ
Ｄ１ ダイオード
Ｄ２１，Ｄ２２ ダイオード
ＭＰ１，ＭＰ３ トランジスタ
ＭＰ３ トランジスタ
ＭＮ１〜ＭＮ３ トランジスタ
ＰＫＧ１ パッケージ
Ｒ１〜Ｒ３ 抵抗素子
Ｓ１，Ｓ２ 異電源渡り信号線
Ｔｒ１，Ｔｒ２ トランジスタ

Claims (13)

1. 第１電源電圧ラインと第１基準電圧ラインとの間に設けられた第１回路ブロックと、
   第２電源電圧ラインと第２基準電圧ラインとの間に設けられた第２回路ブロックと、
   前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、第１時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に導通するクランプ部と、
   前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、前記第１時定数よりも小さな第２時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号をアクティブにするトリガ回路と、
   前記第１及び前記第２回路ブロック間の信号線と、前記第１電源電圧ライン及び前記第２基準電圧ラインの何れかと、の間に設けられ、前記トリガ信号がアクティブの場合にオンするスイッチと、
   を備えた、半導体集積回路。
2. 前記スイッチは、ＭＯＳトランジスタである、
   請求項１に記載の半導体集積回路。
3. 前記クランプ部は、
   前記第１電源電圧ラインと前記第１基準電圧ラインとの間に設けられた第１クランプ回路と、
   前記第１基準電圧ラインと前記第２基準電圧ラインとの間に設けられた第２クランプ回路と、
   を有する、請求項１に記載の半導体集積回路。
4. 前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられた第３クランプ回路をさらに備えた、
   請求項３に記載の半導体集積回路。
5. 前記信号線は、前記第１回路ブロックから前記第２回路ブロックに向けて送信された信号を伝送し、
   前記スイッチは、前記信号線と前記第２基準電圧ラインとの間に設けられている、
   請求項１に記載の半導体集積回路。
6. 前記信号線は、前記第２回路ブロックから前記第１回路ブロックに向けて送信された信号を伝送し、
   前記スイッチは、前記信号線と前記第１電源電圧ラインとの間に設けられている、
   請求項１に記載の半導体集積回路。
7. 前記信号線は、前記第１回路ブロックから前記第２回路ブロックに向けて送信された信号を伝送する第１信号線であって、
   前記スイッチは、前記第１信号線と前記第２基準電圧ラインとの間に設けられた第１スイッチであって、
   前記第２回路ブロックから前記第１回路ブロックに向けて送信された信号を伝送する第２信号線と、
   前記第２信号線と前記第１電源電圧ラインとの間に設けられた第２スイッチと、
   をさらに備えた、請求項１に記載の半導体集積回路。
8. 半導体チップと、
   前記半導体チップ上に設けられ、請求項１に記載の半導体集積回路を有するアナログ回路と、
   前記アナログ回路とともに前記半導体チップ上に設けられ、前記アナログ回路よりも回路規模の大きなコアロジック回路と、
   を備え、
   前記第１電源電圧ライン及び前記第１基準電圧ラインには、前記半導体チップの外部から第１電源電圧及び第１基準電圧がそれぞれ供給され、
   前記第２電源電圧ライン及び前記第２基準電圧ラインには、前記コアロジック回路と共通に用いられる第２電源電圧及び第２基準電圧がそれぞれ供給される、
   半導体装置。
9. 第１電源電圧ラインに供給される第１電源電圧から所定の内部電圧を生成するレギュレータと、
   前記内部電圧が供給される内部電圧ラインと、第１基準電圧ラインと、の間に設けられた第１回路ブロックと、
   第２電源電圧ラインと第２基準電圧ラインとの間に設けられた第２回路ブロックと、
   前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、第１時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に導通するクランプ部と、
   前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられ、前記第１時定数よりも小さな第２時定数を用いて前記第１電源電圧ライン及び前記第２基準電圧ライン間にＥＳＤ電圧が印加されたことを検出した場合に、トリガ信号をアクティブにするトリガ回路と、
   前記内部電圧ラインと前記第２基準電圧ラインとの間に設けられ、前記トリガ信号がアクティブの場合にオンするスイッチと、
   を備えた、半導体集積回路。
10. 前記スイッチは、ＭＯＳトランジスタである、
    請求項９に記載の半導体集積回路。
11. 前記クランプ部は、
    前記第１電源電圧ラインと前記第１基準電圧ラインとの間に設けられた第１クランプ回路と、
    前記第１基準電圧ラインと前記第２基準電圧ラインとの間に設けられた第２クランプ回路と、
    を有する、請求項９に記載の半導体集積回路。
12. 前記第１電源電圧ラインと前記第２基準電圧ラインとの間に設けられた第３クランプ回路をさらに備えた、
    請求項１１に記載の半導体集積回路。
13. 半導体チップと、
    前記半導体チップ上に設けられ、請求項９に記載の半導体集積回路を有するアナログ回路と、
    前記アナログ回路とともに前記半導体チップ上に設けられ、前記アナログ回路よりも回路規模の大きいコアロジック回路と、
    を備え、
    前記第１電源電圧ライン及び前記第１基準電圧ラインには、前記半導体チップの外部から第１電源電圧及び第１基準電圧がそれぞれ供給され、
    前記第２電源電圧ライン及び前記第２基準電圧ラインには、前記コアロジック回路と共通に用いられる第２電源電圧及び第２基準電圧がそれぞれ供給される、
    半導体装置。

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