CN107968087A - 半导体集成电路和包括该半导体集成电路的半导体器件 - Google Patents
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Abstract
本申请涉及半导体集成电路和包括该半导体集成电路的半导体器件。根据实施例，一种半导体集成电路，包括：电路块，设置在电源电压线和参考电压线之间；电路块，设置在电源电压线和参考电压线之间；箝位单元，设置在电源电压线和参考电压线之间，并且当使用第一时间常数检测到施加ESD电压时处于导通；触发电路，当使用小于所述第一时间常数的第二时间常数检测到施加ESD电压时，使触发信号有效；以及晶体管，设置在电路块之间的信号线与电源电压线或参考电压线之间。
Description
相关申请的交叉引用
这里通过参考并入2016年10月20日提交的日本专利申请No.2016-205890的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及半导体集成电路及包括该半导体集成电路的半导体器件，例如涉及适于防止由于静电放电的产生而造成的晶体管击穿的半导体集成电路及包含该半导体集成电路的半导体器件。
背景技术
在半导体器件中，提供了用于防止静电放电的ESD(静电放电)保护电路。ESD的放电模型包括HBM(人体模型)、MM(机器模型)和CDM(带电器件模型)。HBM是通过将充电到人体的电荷放电到半导体器件而产生的静电放电的模型。MM是通过对充电到具有比人体更大的容量和更低的电阻的金属制造单元的电荷放电而产生的静电放电的模型。CDM是通过经由外部端子对充电到半导体器件的封装的电荷进行放电而产生的静电放电的模型。
近年来，通过工艺的细分，MOS晶体管的栅极耐受电压被降低。因此，当产生CDM的静电放电时，高电压可能会被施加到MOS晶体管的栅极，该MOS晶体管接收在由不同电源驱动的电路之间传输的信号。在这种情况下，问题是该MOS晶体管的栅极被击穿。
日本未审查专利申请公开No.2006-100606公开了该问题的解决方案。日本未审查专利申请公开No.2006-100606中公开的半导体器件包括第一电路块、第二电路块、第一箝位电路、第二箝位电路和第三箝位电路。第一电路块由第一电源电压和第一参考电压操作。第二电路块由第二电源电压和第二参考电压操作。第一箝位电路箝位在第一电源电压和第二参考电压之间。第二箝位电路箝位在第二电源电压和第一参考电压之间。第三箝位电路箝位在第一参考电压和第二参考电压之间。利用这种配置，半导体器件可以防止由于在多个电源系统之间产生的静电放电、特别是CDM的静电放电所造成的击穿。
发明内容
在日本未审查专利申请公开No.2006-100606的配置中，当MOS晶体管的栅极耐受电压由于工艺的细分而被降低时，必须通过增加第一箝位电路至第三箝位电路的尺寸以提高性能，来降低MOS晶体管的栅极电压，该MOS晶体管接收在由不同电源驱动的电路块之间传输的信号。因此，日本未审查专利申请公开No.2006-100606的配置具有增加电路规模的问题。从本说明书和附图的描述中，其他目的和新颖特征将是显而易见的。
根据一个实施例，一种半导体器件，包括：第一电路块，设置在第一电源电压线和第一参考电压线之间；第二电路块，设置在第二电源电压线和第二参考电压线之间；箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用第一时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时处于导通；触发电路，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用小于所述第一时间常数的第二时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时，使触发信号有效；以及开关，设置在所述第一电路块和所述第二电路块之间的信号线与所述第一电源电压线和所述第二参考电压线中的一个之间，并且当所述触发信号有效时为接通。
根据另一个实施例，一种半导体器件，包括：调节器，从提供给第一电源电压线的第一电源电压产生预定的内部电压；第一电路块，设置在内部电压线与第一参考电压线之间，所述内部电压被供给到所述内部电压线；第二电路块，设置在第二电源电压线和第二参考电压线之间；箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用第一时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时处于导通；触发电路，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用小于所述第一时间常数的第二时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时，使触发信号有效；以及开关，设置在所述内部电压线和所述第二参考电压线之间，并且当所述触发信号有效时为接通。
根据实施例，可以在不增加电路规模的情况下，提供能够防止由于产生静电放电而造成的晶体管击穿的半导体集成电路以及包括该电路的半导体器件。
附图说明
图1是表示根据第一实施例的半导体集成电路的配置示例的框图。
图2是表示其上安装图1所示的半导体集成电路的半导体器件的布局配置的示例的图。
图3是表示图2所示的半导体器件的布局配置中的模拟IP区域的周边的放大视图的图。
图4是用于说明在采用次级箝位电路之前的半导体集成电路的ESD保护操作的图。
图5是用于说明图1所示的其中采用次级箝位电路的半导体集成电路的ESD保护操作的图。
图6是表示图1所示的箝位电路13的具体配置示例的图。
图7是表示图1所示的箝位电路14的具体配置示例的图。
图8是表示图1所示的触发电路的第一具体配置示例的图。
图9是表示图1所示的触发电路的第二具体配置示例的图。
图10是表示图1所示的半导体集成电路的变形例的框图。
图11是表示根据第二实施例的半导体集成电路的配置示例的框图。
图12是表示图11所示的半导体集成电路的变形例的框图。
图13是表示根据第三实施例的半导体集成电路的配置示例的框图。
具体实施方式
现在将参考附图对优选实施例进行描述。附图被简化，因此优选实施例的技术范围不应该根据附图被狭义地解释。相同的组成元件由相同的附图标记标识，因此将不再重复描述。
在以下优选实施方式中，为了方便起见，必要时将分割成多个部分或优选实施例进行说明，但除非另有说明，否则它们不是相互不相关的，而是一个是另一个的部分或全部的修改、应用示例、细节、补充说明。此外，在以下的优选实施例中，在提到元件的数目(包括其数量、数值、量、范围)的情况下，除非另有说明和除非原理上明确限定，否则本发明不限于具体数目，可以使用具体数目以上或以下的数目。
在以下优选实施例中，除非另有说明并且除非认为它们在原理上显然是必需的，否则构成元件(包括操作步骤)不一定是必不可少的。类似地，在以下优选实施例中，在提及构成元件的形式或位置关系的情况下，除非另有说明，否则它们旨在包括基本上等同于或类似于所述形式或位置关系的那些形式或位置关系，除非有相反指定和除非原理认为它们显然不是必需的。上述数值(包括其数量、数值、量、范围)和范围也是如此。
第一实施例
图1是表示根据第一实施例的半导体集成电路1的配置示例的框图。根据本实施例的半导体集成电路1即使在产生CDM的静电放电时，也能够简单地使用小规模的次级箝位电路，来防止接收在由不同电源驱动的电路块之间传输的信号的晶体管的栅极击穿。这将在下文中具体描述。
如图1所示，半导体集成电路1包括电路块11、电路块12、箝位电路13、箝位电路14、箝位电路15、触发电路16和晶体管Tr1。箝位单元18由箝位电路13和14形成。对于初级箝位电路13至15，次级箝位17由触发电路16和晶体管Tr1形成。
例如，半导体集成电路1设置在核心逻辑区域和模拟IP区域中的小规模的模拟IP(知识产权)区域中，核心逻辑区域和模拟IP区域分开地形成在半导体芯片之上。现在将参考图2和图3对其上安装半导体集成电路1的半导体器件的布局配置的示例进行说明。
(布局配置的示例)
图2是表示其上安装半导体集成电路1的半导体器件的布局配置的示例的图。
从图2中可以看出，在半导体器件的半导体芯片CHP1之上设置有内部电路区域和I/O区域A3，该I/O区域A3被设置成围绕内部电路区域的周边。内部电路区域由作为大规模电路区域的核心逻辑区域A1和作为小规模电路区域的模拟IP区域A2形成。
在I/O区域A3中，布置有发送/接收信号的多个I/O单元、被供给用于驱动模拟IP的专用电源电压VDD1和参考电压VSS1的专用电源电压单元和专用参考电压单元、以及被供给用于驱动模拟IP和核心逻辑的公共电源电压VDD2和参考电压VSS2的多个公共电源电压单元和公共参考电压单元。
图3是表示图2所示的半导体器件的布局配置中的模拟IP区域A2的周边的放大视图的图。
如图3所示，半导体集成电路1安装在模拟IP区域A2上。在图3的示例中，在半导体集成电路1的组成元件中，箝位电路13设置在专用电源电压单元中，而箝位电路15设置在公共电源电压单元中。然而，箝位电路13和15可以设置在模拟IP区域A2中。在模拟IP区域A2中，次级箝位电路17设置在不同的电源交叉信号线S1附近。
专用于模拟IP的电源电压VDD1和参考电压VSS1从外部经由专用电源电压单元和专用参考电压单元被直接供给到模拟IP区域A2。另一方面，公共电源电压VDD2和参考电压VSS2通过核心逻辑区域A1被供给到模拟IP区域A2。
现在将参照图1继续描述。
电路块11由专用于模拟IP的电源电压VDD1和参考电压VSS1驱动。电路块12由核心逻辑共用的电源电压VDD2和参考电压VSS2驱动。在这种情况下，信号在由不同电源驱动的电路块11和12之间发送/接收。在图1的示例中，电路块12接收由电路块11发送的信号S1。发送信号S1的信号线称为不同电源交叉信号线S1。
下面将电源电压VDD1和VDD2供给到的信号线称为电源电压线VDD1和VDD2，而参考电压VSS1和VSS2供给到的线将在下文中被称为参考电压线VSS1和VSS2。
箝位电路13设置在电源电压线VDD1和参考电压线VSS1之间，并且当检测到在电源电压线VDD1和参考电压线VSS1之间施加ESD电压(由静电放电引起的浪涌电压)时，箝位电路13导通。
对于箝位电路13，使用具有大约几百纳秒到几微秒的相对较大的时间常数(第一时间常数)的RC电路，以便不仅检测CDM的静电放电并箝位电压，而且检测HBM和MM的静电放电并箝位电压，CDM的静电放电表示单位为几百皮秒的陡峭电流上升，HBM和MM的静电放电表示单位为几纳秒的平缓电流上升。因此，箝位电路13能够防止电路块11的静电击穿。
箝位电路15设置在电源电压线VDD2与参考电压线VSS2之间，并且当检测到在电源电压线VDD2与参考电压线VSS2之间施加ESD电压时，箝位电路15导通。
在这种情况下，箝位电路15使用具有大约几百纳秒到几微秒的相对较大的时间常数(第一时间常数)的RC电路，以便不仅检测CDM的静电放电并箝位电压，而且检测HBM和MM的静电放电并箝位电压电平，CDM的静电放电表示单位为几百皮秒的陡峭电流上升，HBM和MM的静电放电表示单位为几纳秒的平缓电流上升。然后，箝位电路15能够防止电路块12的静电击穿。
箝位电路14设置在参考电压线VSS1和参考电压线VSS2之间，并且当参考电压线VSS1和VSS2之间的电位差等于或大于预定值时箝位电压。在这种情况下，预定值例如是二极管的正向压降电压(约0.7V)。因此，例如，即使由于静电放电的产生而在电源电压线VDD1与参考电压线VSS2之间产生大的电位差，箝位电路13、14也操作，从而降低电路块12中接收从电路块11发送的信号的晶体管的栅极电压(以下也称为接收不同电源交叉信号的晶体管)。这使得能够防止接收不同电源交叉信号的晶体管的栅极击穿。
在本实施例中，现在将描述当产生CDM的静电放电时大电流从电源电压线VDD1流到参考电压VSS2的情况。这种现象可以通过执行CDM负应用测试来实现。在该CDM负应用测试中，在其上安装了半导体集成电路1的半导体器件与CDM测试器之间形成的寄生电容(封装电容)中累积负电荷之后，使在接地电平的探针接触测试端(电源电压VDD1的端部)，并且此时监视流过探针的放电电流。在这种情况下，形成在半导体器件中的寄生电容的主要部分形成在大规模电路区域侧。此时，向与大规模电路区域共享的参考电压线VSS2施加负高压。因此，当使在接地电平处的探针与电源电压线VDD1接触时，大电流从电源电压线VDD1流向参考电压线VSS2。
近年来，随着工艺的细分，接收不同电源交叉信号的晶体管的栅极耐受电压被降低。因此，如果由于CDM的静电放电的产生而在电源电压线VDD1和参考电压线VSS2之间施加高的ESD电压，则存在接收不同电源交叉信号S1的晶体管的栅极击穿的可能性。为了解决这个问题，如果简单地改善箝位电路13至15的性能，则箝位电路13至15的尺寸增加，并且半导体集成电路1的电路规模也增加。在半导体集成电路1中，使用由触发电路16和晶体管Tr1形成的小规模的次级箝位电路17，在不增加电路规模的情况下防止了CDM的静电放电引起的栅极击穿。
触发电路16设置在电源电压线VDD1和参考电压线VSS2之间。当使用小于箝位电路13的时间常数(第一时间常数)的时间常数(第二时间常数)检测到在线VDD1和VSS2之间施加ESD电压时，使触发信号Strg有效(例如，H电平)。
晶体管Tr1设置在不同电源交叉信号S1和参考电压线VSS2之间，并且根据触发信号Strg而被接通/断开。例如，当触发信号Strg无效时，晶体管Tr1为断开，当触发信号Strg有效时，晶体管Tr1为接通。在本实施例中，对晶体管Tr1为N沟道MOS晶体管的示例进行描述。然而，这不限于该示例，晶体管也可以是P沟道MOS晶体管。
如上所述，不仅在代表陡峭电流上升的CDM静电放电的产生时，而且在表示平缓电流上升的HBM和MM静电放电的产生时，箝位电路13和15都需要执行箝位。因此，箝位电路13和15的时间常数被调节为大约几百纳秒到几微秒的相对大的值。
另一方面，不仅在表示陡峭电流上升的CDM静电放电的产生时，而且在表示平缓电流上升的HBM和MM静电放电的产生时，次级箝位电路17都需要执行箝位。因此，触发电路16的时间常数被调整为比箝位电路13的时间常数小的值(大约几十纳秒)。
例如，当电源电压线VDD1与参考电压线VSS2之间的电位差由于CDM静电放电的产生而突然上升时，晶体管Tr1接通。然后，施加到接收不同电源交叉信号S1的晶体管的栅极的电压被分压并减小。结果，可以防止接收不同电源交叉信号S1的晶体管的栅极击穿。
另一方面，当由于HBM和MM静电放电的产生而使电源电压线VDD1与参考电压线VSS2之间的电位差平缓上升时，晶体管Tr1保持断开。然而，通过箝位电路13至15的箝位操作，接收不同电源交叉信号S1的晶体管的栅极电压被充分降低。结果，可以防止接收不同电源交叉信号S1的晶体管的栅极击穿。此时，由于晶体管Tr1保持断开，所以可以防止由于具有大量热的HBM和MM静电放电导致的晶体管Tr1本身的过电流击穿。
可以将触发电路16的时间常数设置为较小的值，以便能够检测表示陡峭电流上升的CDM的静电放电。例如，箝位电路13的时间常数设定为数百纳秒至几微秒，而触发电路16的时间常数设定为数十纳秒。因此，可以减小设置在触发电路16中的电阻元件和电容元件的尺寸。例如，电阻元件是具有几个kΩ至几十kΩ的电阻元件，而电容元件是具有几个pF的电容元件。
仅当产生CDM的静电放电时，晶体管Tr1接通。因此，它可以简单地具有能够承受由CDM的静电放电产生的少量热量的低耐受电压。因此，需要减小晶体管Tr1的尺寸。例如，晶体管Tr1是栅极宽度为数μm至数十μm的晶体管。
也就是说，半导体集成电路1使用由触发电路16和晶体管Tr1形成的小规模的次级箝位电路17，由此即使当产生CDM的静电放电时，也能够防止接收不同电源交叉信号的晶体管的栅极击穿，。
(CDM的静电放电产生时的ESD保护操作的细节)
接下来，将具体描述半导体集成电路1在CDM的静电放电的产生时的ESD保护操作。
现在将描述在采用次级箝位电路17之前由半导体集成电路执行的ESD保护操作。图4是用于说明采用次级箝位电路17之前的半导体集成电路的ESD保护操作的图。
如图4所示，在没有次级箝位电路17的配置中，在CDM的静电放电的产生时，ESD电流I经由箝位单元18从电源电压线VDD1流向参考电压线VSS2。在这种情况下，如果将箝位单元18的阻抗表示为Rc，则将VDD1和VSS2之间的电位差(ESD电压)Vcdm表示为I*Rc。该高ESD电压Vcdm按原样施加到接收从电路块11发送的信号S1的电路块12中的晶体管的栅极。这可能导致晶体管的栅极击穿。
现在将描述其中采用次级箝位电路17的半导体集成电路1执行的ESD保护操作。图5是用于说明其中采用次级箝位电路17的半导体集成电路1的ESD保护操作的图。
如图5所示，在其中设置有次级箝位电路17的配置中，当已经产生CDM的静电放电时，ESD电流I被分到两个电流路径并流动。具体地说，ESD电流I的电流I1经由箝位单元18从电源电压线VDD1流向参考电压线VSS2，而剩余电流I2经由不同电源交叉信号S1和晶体管Tr1从电源电压线VDD1流向参考电压线VSS2。
在这种情况下，经由箝位单元18的电流路径的阻抗Rc为低，例如等于或小于1Ω，而经由不同电源交叉信号S1的电流路径的阻抗Rpara为高，例如大约几百Ω，因为它包括不同电源交叉信号S1的布线电阻。因此，ESD电流I的主要部分经由箝位单元18流过电流路径。通过I1*Rc≈I*Rc获得VDD1和VSS2之间的电位差(ESD电压)Vcdm。接收不同电源交叉信号的晶体管的栅极电压Vg表示比ESD电压Vcdm低了在阻抗Rpara处的电压降的量的值。具体地，栅极电压Vg＝I+Rc-I2*Rpara。
如上所述，在没有次级箝位电路17的配置中，通过I*Rc获得接收不同电源交叉信号S1的晶体管的栅极电压Vg。在其中设置有次级箝位电路17的配置中，接收不同电源交叉信号S1的晶体管的栅极电压Vg降低了对应于I2*Rpara的量。然后，即使在出CDM的静电放电的产生时，半导体集成电路1也能够防止接收不同电源交叉信号S1的晶体管的栅极击穿。
如上所述，根据本实施例的半导体集成电路1即使在CDM的静电放电的产生时，也能够防止接收在由不同电源驱动的电路块之间传输的信号的晶体管的栅极击穿。
设置在半导体集成电路1中的每个块的具体配置没有特别限制，只要具有上述功能即可。以下将简要描述每个块的具体配置。
(每个块的具体配置示例)
现在将描述箝位电路13至15和触发电路16的具体配置示例。
(箝位电路13的配置示例)
图6是表示箝位电路13的具体配置示例的图。
如图6所示，箝位电路13具有电阻元件R1、电容元件C1、晶体管MP1、MN1、MN2和二极管D1。作为示例，在图6中将描述晶体管MP1是P沟道MOS晶体管而晶体管MN1和MN2是N沟道MOS晶体管的情况。
箝位电路13的高电位侧电源端子NH1与电源电压线VDD1耦合，而箝位电路13的低电位侧电源端子NL1与参考电压线VSS1耦合。
电阻元件R1和电容元件C1串联设置在高电位侧电源端子NH1和低电位侧电源端子NL1之间。在这种情况下，电阻元件R1和电容元件C1被设置成形成箝位电路13的RC电路。
在晶体管MP1中，源极耦合到高电位侧电源端子NH1，漏极耦合到节点N2，栅极耦合到电阻元件R1和电容元件C1之间的节点N1。在晶体管MN1中，源极耦合到低电位侧电源端子NL1，漏极耦合到节点N2，并且栅极耦合到节点N1。在这种情况下，晶体管MP1和MN1形成反相器，并且输出通过使节点N1的电位逻辑反相而获得的节点N2的电位。
在晶体管MN2中，源极耦合到低电位侧电源端子NL1，漏极耦合到高电位侧电源端子NH1，栅极和背栅极耦合到节点N2。在二极管D1中，阳极耦合到低电位侧电源端子NL1，阴极耦合到高电位侧电源端子NH1。
在这种情况下，箝位电路13不仅需要检测表示以几百皮秒为单位的陡峭电流上升的CDM静电放电的产生并箝位电压电平，而且检测表示以几纳秒为单位的平缓电流上升的HBM和MM静电放电的产生并箝位电压。因此，对于箝位电路13，使用具有大约几百纳秒到几微秒的较大时间常数(第一时间常数)的RC电路。也就是说，对于箝位电路13，使用具有大电阻值的电阻元件R1和具有大电容值的电容元件C1。
例如，当高电位侧电源端子NH1的电位由于静电放电的产生而变得高于低电位侧电源端子NL1的电位时，节点N1的电位根据由电阻元件R1和电容元件C1确定的时间常数而逐渐增加。当节点N1的电位低于由晶体管MP1和MN1形成的反相器的阈值电压时，节点N2输出具有H电平的信号。然后，晶体管MN2导通。结果，施加到高电位侧电源端子NH1的静电放电电流经由箝位电路13流到低电位侧电源端子NL1。也就是说，对于电源电压线VDD1和参考电压线VSS1之间的高ESD电压执行箝位。结果，箝位电路13能够防止设置在电路块11中的每个晶体管的耐压击穿。
当低电位侧电源端子NL1的电位由于静电放电的产生而变得低于高电位侧电源端子NH1的电位时，电流经由二极管D1从低电位侧电源端子NL1流向高位侧电源端子NH1。结果，箝位电路13能够防止设置在电路块11中的每个晶体管的耐压击穿。
箝位电路13的配置不限于图6所示的配置。它可以适当地改变为具有相同功能的任何其他配置。
(箝位电路15的配置示例)
箝位电路15的配置与箝位电路13的配置相同，因此将不再重复描述。但是，请注意，箝位电路15的高电位侧电源端子NH1与电源电压线VDD2耦合，并且箝位电路15的低电位侧电源端子NL1与参考电压线VSS2耦合。
(箝位电路14的配置示例)
图7是表示箝位电路14的具体配置示例的图。
如图7所示，箝位电路14具有在彼此相反方向上并联耦合的二极管D21和D22。更具体地，二极管D21的阳极和二极管D22的阴极耦合到节点N3，并且二极管D21的阴极和二极管D22的阳极耦合到节点N4。二极管D21和D22之间的相对长度大约为几十微米至一百几十微米。
箝位电路14的节点N3耦合到参考电压线VSS1，并且箝位电路14的节点N4耦合到参考电压线VSS2。
在产生等于或大于参考电压线VSS1和VSS2之间的二极管D21和D22的正向压降电压Vf(约0.7V)的电位差时，箝位电路14将电压箝位到正向压降电压Vf或以下。当参考电压线VSS1和VSS2之间的电位差低于二极管D21和D22的正向压降电压Vf时，箝位电路14不进行箝位。结果，可以防止在参考电压线VSS1和VSS2之一中产生的噪声的传播。
箝位电路14的配置不限于图7的配置。可以适当地改变为具有相同功能的任何其它配置。
(触发电路16的第一具体配置示例)
图8是示出作为触发电路16a的、触发电路16的第一具体配置示例的图。
如图8所示，触发电路16a具有电容元件C2和电阻元件R2。电容元件C2和电阻元件R2串联设置在高电位侧电源端子NH2和低电位侧电源端子NL2之间。输出电容元件C2和电阻元件R2之间的节点N5的电位作为触发信号Strg。
触发电路16a的高电位侧电源端子NH2与电源电压线VDD1耦合，并且触发电路16a的低电位侧电源端子NL2与参考电压线VSS2耦合。
只有在代表陡峭电流上升的CDM静电放电的产生时，触发电路16需要执行箝位。在代表平缓电流上升的HBM和MM静电放电的产生时，电路不执行箝位。对于触发电路16，使用具有小电阻值的电阻元件R2和具有小电容值的电容元件C2来获得具有小于箝位电路13的时间常数的值的时间常数(大约几十纳秒)。例如，电阻元件R2是具有几个kΩ至几十个kΩ的电阻元件，并且电容元件C2是具有几个pF的电容元件。
在静电放电的产生时，在电源电压线VDD1的电位上升时，位移电流i从高电位侧电源端子NH2流向低电位侧电源端子NL2。在这种情况下，触发信号Strg的电位(节点N5的电位)由位移电流i和电阻元件R2的乘积(电阻元件R2处的压降电压)表示。位移电流i由电容元件C2的电容值与VDD1和VSS2之间的升压速度dV/dt的乘积表示。
例如，在代表陡峭电流上升的CDM静电放电的产生时，电压变化速度dV/dt的值增加。即使电容值C2较小，位移电流i也较大。因此，触发信号Strg可以上升到足以使晶体管Tr1导通的电位。也就是说，在CDM静电放电的产生时，次级箝位电路执行箝位操作。相反，在表示平缓电流上升的HBM和MM静电放电的产生时，电压变化速度dV/dt的值较小。因此，位移电流i小。因此，触发信号Strg不会上升到足以使晶体管Tr1导通的电位。也就是说，在HBM和MM静电放电的产生时，次级箝位电路不执行箝位操作。
(触发电路16的第二具体配置示例)
图9是表示作为触发电路16b的、触发电路16的第二具体配置示例的图。
如图9所示，触发电路16b具有电阻元件R3、电容元件C3以及晶体管MP3和MN3。以图9为例，现在将描述晶体管MP3是P沟道MOS晶体管并且晶体管MN3是N沟道MOS晶体管的情况。
触发电路16b的高电位侧电源端子NH2耦合到电源电压线VDD1，而触发电路16b的低电位侧电源端子NL2耦合到参考电压线VSS2。
电阻元件R3和电容元件C3串联设置在高电位侧电源端子NH2和低电位侧电源端子NL2之间。在晶体管MP3中，源极耦合到高电位侧电源端子NH2，漏极耦合到节点N7，栅极耦合到电阻元件R3和电容元件C3之间的节点N6。在晶体管MN3中，源极耦合到低电位侧电源端子NL2，漏极耦合到节点N7，并且栅极耦合到节点N6。提供晶体管MP3和MN3以形成反相器，并且将节点N7的电位作为触发信号Strg输出。通过使节点N6的电位逻辑反相而获得了节点N7的这个电位。
触发电路16的配置不限于图8和图9的配置，并且可以适当地改变为具有相同功能的任何其他配置。
(半导体集成电路1的改型)
现在将使用图10描述半导体集成电路1的改型。图10是示出作为半导体集成电路1a的、半导体集成电路1的改型示例的框图。与半导体集成电路1的配置不同，半导体集成电路1a包括箝位电路20和21。
箝位电路20具有与箝位电路13相同的电路配置，并且设置在电源电压线VDD1和参考电压线VSS2之间。箝位电路21具有与箝位电路13相同的电路配置，并且设置在电源电压线VDD2和参考电压线VSS1之间。
半导体集成电路1a的其他配置与半导体集成电路1的相同，因此不再重复描述。
半导体集成电路1a包括箝位电路20和21。这使得在CDM的静电放电的产生时能够降低流过不同电源交叉信号线S1的电流的速率。然后，进一步减小接收不同电源交叉信号S1的晶体管的栅极电压。也就是说，即使当晶体管的栅极耐受电压随着工艺的进一步细分而进一步降低时，半导体集成电路1a也能够防止接收不同电源交叉信号S1的晶体管的栅极击穿。
第二实施例
图11是表示根据第二实施例的半导体集成电路2的配置示例的框图。半导体集成电路1具有保护电路块12中的接收不同电源交叉信号S1的晶体管免于ESD击穿的配置。半导体集成电路2具有保护电路块11中的接收不同电源交叉信号S2的晶体管免受ESD击穿的配置。以下将对其进行描述。
代替半导体集成电路1的次级箝位电路17，半导体集成电路2包括次级箝位电路27。次级箝位电路27具有晶体管Tr2和触发电路16。晶体管Tr2设置在不同电源交叉信号线S2和电源电压线VDD1之间，并且根据来自触发电路16的触发信号Strg而接通/断开。在本实施例中，现在将描述晶体管Tr2为N沟道MOS晶体管的情况。然而，晶体管不限于此，并且可以是P沟道MOS晶体管。
半导体集成电路2的其他配置与半导体集成电路1的相同，因此不再重复描述。
在CDM的静电放电的产生时，电路块11中的接收不同电源信号S2的晶体管的栅极电压Vg比ESD电压Vcdm低了在不同电源交叉信号S2的布线电阻处的电压降的量。然后，即使在CDM的静电放电的产生时，半导体集成电路2也能够防止接收不同电源交叉信号S2的晶体管的栅极击穿。
(半导体集成电路2的改型)
图12是示出作为半导体集成电路2a的、半导体集成电路2的改型的框图。半导体集成电路2a是半导体集成电路2和半导体集成电路1的组合。以下将对其进行描述。
代替半导体集成电路2的次级箝位电路27，半导体集成电路2a包括次级箝位电路27a。次级箝位电路27a具有晶体管Tr1和Tr2以及触发电路16。晶体管Tr1被设置在不同电源交叉信号线S1和参考电压线VSS2之间，并根据触发信号Strg而接通/断开。晶体管Tr2设置在不同电源交叉信号线S2和电源电压线VDD1之间，并且根据触发信号Strg而接通/断开。
半导体集成电路2a的其他配置与半导体集成电路2的相同，因此不再重复描述。
类似于半导体集成电路1和2，即使在CDM的静电放电的产生时，半导体集成电路2a也能够防止接收不同电源交叉信号S1和S2的晶体管的栅极击穿。
第三实施例
图13是表示根据第三实施例的半导体集成电路3的配置示例的框图。与半导体集成电路1不同，半导体集成电路3还包括调节器19。代替次级箝位电路17，它还包括次级箝位电路37。
调节器19从电源电压VDD1产生预定的稳定内部电压VINT。内部电压VINT供给到的线以下将被称为内部电压线VINT。在这种情况下，电路块11设置在内部电压线VINT和参考电压线VSS1之间。也就是说，电路块11由内部电压VINT和参考电压VSS1驱动。
次级箝位电路37具有晶体管Tr1和触发电路16。触发电路16设置在电源电压线VDD1和参考电压线VSS1之间，并且当使用第二时间常数检测到在VDD1和VSS2之间施加ESD电压时使触发信号Strg有效(例如，H电平)。晶体管Tr1设置在内部电压线VINT和参考电压线VSS2之间，并且根据触发信号Strg而接通/断开。
不同电源交叉信号S1从电路块11被发送到电路块12，而不同电源交叉信号S2从电路块12被发送到电路块11。
在CDM的静电放电的产生时，电路块12中的接收不同电源交叉信号S1的晶体管的栅极电压和电路块11中的接收不同电源交叉信号S2的晶体管的栅极电压均比ESD电压Vcdm低了调节器19中的电压降的量。结果，即使在CDM的静电放电的产生时，半导体集成电路3也能够防止接收不同电源交叉信号S1和S2的晶体管的栅极击穿。
即使在存在多个不同电源交叉信号时，半导体集成电路3也不需要具有用于多个不同电源交叉信号线的多个晶体管Tr1或Tr2。在内部电压线VINT和参考电压线VSS2之间可以只设置一个晶体管Tr1。结果，可以形成简单的电路配置，并且还可以抑制电路规模的增加。
图10所示的箝位电路20和21可以附加地设置在半导体集成电路3的配置中。这导致在CDM的静电放电的产生时流过不同电源交叉信号S1的电流的速率降低。这导致降低了接收不同电源交叉信号S1的晶体管的栅极电压。也就是说，即使在由于工艺的细分，晶体管的栅极耐受电压被进一步降低时，半导体集成电路3也能够防止接收不同电源交叉信号S1的晶体管的栅极击穿。
因此，根据上述第一实施例至第三实施例的半导体集成电路及包括其中任何一个的半导体器件只需使用小规模的次级箝位电路，即使在CDM的静电放电的产生时，也能够防止接收在由不同电源驱动的电路块之间传输的信号的晶体管的栅极击穿。在这种情况下，在次级箝位电路中，触发电路可以具有较小值的时间常数，使得能够检测表示陡峭电流上升的CDM的静电放电，并且晶体管Tr1(Tr2)可以具有较小的耐受电压，以便可以承受由于CDM静电放电而产生的少量热量。因此，次级箝位电路可以配置有小规模的触发电路和晶体管Tr1(Tr2)。因此，次级箝位电路的添加，对半导体集成电路的电路规模的增加几乎没有影响。
因此，对本发明人基于实施例作出的发明具体地进行了描述。然而，本发明不限于上述实施例。在不脱离其范围的情况下，可以进行各种改变。
例如，在上述实施例中，可以使半导体衬底、半导体层和扩散层(扩散区域)的导电类型(p型或n型)反转。当将n型和p型的导电类型中的一种假定为第一导电类型而另一种导电类型被假定为第二导电类型时，第一导电类型可以是p型，而第二导电类型可以是n型。相反，第一导电类型可以是n型，而第二导电类型可以是p型。
Claims (13)
1.一种半导体集成电路，包括：
第一电路块，设置在第一电源电压线和第一参考电压线之间；
第二电路块，设置在第二电源电压线和第二参考电压线之间；
箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用第一时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时处于导通；
触发电路，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用小于所述第一时间常数的第二时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时，使触发信号有效；和
开关，设置在所述第一电路块和所述第二电路块之间的信号线与所述第一电源电压线和所述第二参考电压线中的一个之间，并且当所述触发信号有效时为接通。
2.根据权利要求1所述的半导体集成电路，
其中所述开关是MOS晶体管。
3.根据权利要求1所述的半导体集成电路，
其中所述箝位单元具有：
第一箝位电路，设置在所述第一电源电压线和所述第一参考电压线之间，和
第二箝位电路，设置在所述第一参考电压线和所述第二参考电压线之间。
4.根据权利要求3所述的半导体集成电路，还包括
第三箝位电路，设置在所述第一电源电压线和所述第二参考电压线之间。
5.根据权利要求1所述的半导体集成电路，
其中所述信号线将从所述第一电路块发送的信号发送到所述第二电路块，并且
其中所述开关设置在所述信号线和所述第二参考电压线之间。
6.根据权利要求1所述的半导体集成电路，
其中所述信号线将从所述第二电路块发送的信号发送到所述第一电路块，并且
其中所述开关设置在所述信号线和所述第一电源电压线之间。
7.根据权利要求1所述的半导体集成电路，
其中，所述信号线是用于将从所述第一电路块发送的信号发送到所述第二电路块的第一信号线，以及
其中所述开关是设置在所述第一信号线和所述第二参考电压线之间的第一开关，并且包括
第二信号线，用于将信号从所述第二电路块发送到所述第一电路块，以及
第二开关，设置在所述第二信号线和所述第一电源电压线之间。
8.一种半导体器件，包括：
半导体芯片；
模拟电路，设置在所述半导体芯片之上，并且具有根据权利要求1所述的半导体集成电路；和
核心逻辑电路，与所述模拟电路一起设置在所述半导体芯片之上，并且具有比所述模拟电路大的电路规模，
其中第一电源电压和第一参考电压从所述半导体芯片的外部分别被供给到所述第一电源电压线和所述第一参考电压线，以及
与所述核心逻辑电路共同使用的第二电源电压和第二参考电压分别被供给到所述第二电源电压线和所述第二参考电压线。
9.一种半导体集成电路，包括：
调节器，从供给到第一电源电压线的第一电源电压产生预定的内部电压；
第一电路块，设置在内部电压线与第一参考电压线之间，所述内部电压被供给到所述内部电压线；
第二电路块，设置在第二电源电压线和第二参考电压线之间；
箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用第一时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时处于导通；
触发电路，设置在所述第一电源电压线和所述第二参考电压线之间，并且当使用小于所述第一时间常数的第二时间常数检测到在所述第一电源电压线和所述第二参考电压线之间施加ESD电压时，使触发信号有效；和
开关，设置在所述内部电压线和所述第二参考电压线之间，并且当所述触发信号有效时为接通。
10.根据权利要求9所述的半导体集成电路，
其中所述开关是MOS晶体管。
11.根据权利要求9所述的半导体集成电路，
其中所述箝位单元具有
第一箝位单元，设置在所述第一电源电压线与所述第一参考电压线之间，和
第二箝位单元，设置在所述第一参考电压线和所述第二参考电压线之间。
12.根据权利要求11所述的半导体集成电路，还包括
第三箝位单元，设置在所述第一电源电压线和所述第二参考电压线之间。
13.一种半导体器件，包括：
半导体芯片；
模拟电路，设置在所述半导体芯片之上并且具有根据权利要求9所述的半导体集成电路；和
核心逻辑电路，与所述模拟电路一起设置在所述半导体芯片之上，并且具有比所述模拟电路大的电路规模，
其中第一电源电压和第一参考电压从所述半导体芯片的外部分别被供给到所述第一电源电压线和所述第一参考电压线，以及
其中与所述核心逻辑电路共享的第二电源电压和第二参考电压分别被供给到所述第二电源电压线和所述第二参考电压线。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| AD01 | Patent right deemed abandoned |
Effective date of abandoning: 20240322 |
|
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