CN102569290A - 多电源集成电路的静电放电保护电路 - Google Patents

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Abstract

本发明公开了用于多电源集成电路的静电放电保护电路，包括多个电压箝制电路，其中每一电压箝制电路皆可提供一路径以放电相对应于一电源的一静电放电暂态电流。本发明提供的静电放电保护电路为一IC的不同电压源提供了多条静电放电暂态电流的放电路径。因此，使用本发明的静电放电保护电路的IC较能承受静电放电，特别是在MM/CDM测试中。

Description

多电源集成电路的静电放电保护电路
技术领域
本发明相关于一种静电放电保护电路，尤指一种用于多电源集成电路的静电放电保护电路。
背景技术
在集成电路(integrated circuit，IC)中，静电放电(electrostatic discharge，ESD)是造成可靠度失效(reliability failures)的主要来源之一。当堆积在一第一物体(例如一人体或一仪器)上的静电荷被传导至一第二物体(例如一电路板)上时，即会产生静电放电。前述电荷传导产生的大电流可能会造成过高的电压应力或热应力(thermal stress)，进而损坏集成电路。
近来因超大型集成电路(very large scale integrated circuit，VLSI circuit)技术的进步，IC越发小型化，能够承受静电放电造成伤害的能力愈来愈低。所以在IC的输入端、输出端，或是双向输出/入端处，会设有许多不同的静电放电保护结构。许多静电放电保护结构使用被动元件，例如像串接电阻与厚氧化物晶体管。另一种静电放电保护结构则使用主动晶体管以安全地将静电放电的暂态电流短路导引至接地端。一般而言，通常会对静电放电敏感的装置(例如IC)来进行静电放电测试，以描述、判断并分级其静电放电敏感度。这些测试流程依据三种主要的静电放电模式：人体模式(human body model，HBM)，机器模式(machine model，MM)，以及充电元件模式(charged devicemodel，CDM)。HBM模式模拟带电荷物体直接将累积电荷传到受测装置上时的静电放电现象。MM或CDM模式则是模拟来自机器、设备或工具更迅速且通常更严重的静电放电情况。
图1为先前技术中一静电放电保护电路100的示意图。静电放电保护电路100包括一电压箝制电路10与二极管D1和D2。电压箝制电路10偏压于一正电位VDD与一接地电位GND之间，在正常电源操作下电压箝制电路10呈关闭。当一具正电位的ESD震击(zap)或脉冲施加到(或以某种方式耦合至)一IC的一电源节点PAD时，所述电源节点PAD上的电压会突然升高而启动二极管D1与电压箝制电路10。此时ESD暂态电流可被导引至接地端，以避免对所述IC造成可能的静电放电损害。
然而，传统的静电放电保护结构主要是针对具单一VDD电源的数字信号装置来设计。对于有混合信号的IC(例如同时有数字与类比信号)而言，需要多个独立的VDD电源总线以隔绝各电路功能。为了能在多VDD电源供应的IC上提供适切的静电放电保护，使其能在MM测试及CDM测试中承受更高及更快的ESD暂态电流，需要提供针对不同的正向ESD震击皆能提供完善放电机制的静电放电保护电路。
发明内容
本发明提供一用于多电源集成电路的静电放电保护电路，其包含一第一电压箝制电路，偏压于一第一正电位与第一接地电位间，用来提供一第一放电路径；一第二电压箝制电路，偏压于一第二正电位与第二接地电位间，用来提供一第二放电路径；一第一路径控制单元，耦合于一电源节点与所述第一电压箝制电路的所述第一正电位间，用来通过所述第一放电路径来分路(shunt)一第一静电放电暂态电流，其中所述第一静电放电暂态电流于所述电源节点上的一第一电压高于所述第一正电位时产生；以及一第二路径控制单元，耦合于所述电源节点与所述第二电压箝制电路的所述第二正电位间，用来通过所述第二放电路径来分路一第二静电放电暂态电流，其中所述第二静电放电暂态电流于所述电源节点上的一第二电压高于所述第二正电位时产生。
本发明提供的静电放电保护电路为一IC的不同电压源提供了多条静电放电暂态电流的放电路径。因此，使用本发明的静电放电保护电路的IC较能承受静电放电，特别是在MM/CDM测试中。
附图说明
图1为先前技术中一静电放电保护电路的示意图。
图2为本发明中一静电放电保护电路的示意图。
图3为本发明中一电压箝制电路的示意图。
其中，附图标记说明如下：
10，11，12    电压箝制电路
100、200      静电放电保护电路
Q1、Q2、Q3    晶体管
P1～P4        路径控制单元
D1、D2        二极管
PAD           电源节点
C             电容
R             电阻
具体实施方式
图2为本发明中一静电放电保护电路200的示意图。静电放电保护电路200包括一第一电压箝制电路11，一第二电压箝制电路12与四个路径控制单元P1～P4。第一电压箝制电路11偏压于一正电位VDD1与一接地电位GND1间，而第二电压箝制电路12偏压于一正电位VDD2与一接地电位GND2间。在正常电源操作下，第一电压箝制电路11与第二电压箝制电路12皆呈关闭。在图2所示的实施例中，VDD1与VDD2的值可由多电压源的IC来决定。例如，VDD1可为2.5V，而VDD2可为3.3V。
路径控制单元P1～P4皆为双端装置。路径控制单元P1的正端耦合至一IC的一电源节点PAD，而负端耦合至第一电压箝制电路11的VDD1总线。路径控制单元P2的正端耦合至电源节点PAD，而负端耦合至第二电压箝制电路12的VDD2总线。路径控制单元P3的负端耦合至电源节点PAD，而正端耦合至第一电压箝制电路11的GND1总线。路径控制单元P4的负端耦合至电源节点PAD，而正端耦合至第二电压箝制电路12的GND2总线。路径控制单元P1～P4可为任何在其正负端的跨压超过其临限电压时能提供一低阻抗路径的双端装置。举例来说，此类路径控制单元包括但不局限于二极管、金属氧化半导体(metal-oxide-semiconductor，MOS)晶体管、场效应氧化半导体元件(field oxide device)、双极接面晶体管(bipolar junction transistor，BJT)，或硅控整流器(silicon controlled rectifier)。
当电源节点PAD接收到一正向ESD震击VESD，本发明的静电放电保护电路200即可保护IC免于可能的损坏。当ESD震击VESD介于VDD1(例如2.5V)与VDD2(例如3.3V)间时，路径控制单元P1为正向偏压，ESD震击VESD会开启第一电压箝制电路11。路径控制单元P2与电压箝制电路12则保持关闭。由ESD震击VESD引起的ESD暂态电流即可沿着一路径S1被导引至GND1总线，如此即可避免损坏IC。当ESD震击VESD大于VDD2时，路径控制单元P1与P2为正向偏压，ESD震击VESD会开启电压箝制电路11与12。第二电压箝制电路12被开启后，即可提供另一路径S2以将由ESD震击VESD引起的ESD暂态电流放电至GND2总线。因此，本发明能在双电源IC中提供双放电路径的完善静电放电保护。
图3系为本发明实施例中电压箝制电路11或12的示意图。此实施例中的电压箝制电路包含一电容C，一电阻R，一p通道晶体管Q1，一n通道晶体管Q2，以及一n通道分路晶体管Q3。在正常供电操作期间，电容C的上电极通过电阻R被充电至VDD1或VDD2。晶体管Q1和Q2栅极上的高电压会开启n通道晶体管Q2及关闭p通道晶体管Q1，使得n通道分路晶体管Q3的栅极电压被拉低。因此，n通道分路晶体管Q3于正常供电操作期间会保持关闭。
当在电源节点PAD上施加一ESD震击VESD，或是一ESD震击VESD因某种原因被耦合至电源节点PAD时，此迅速产生的电压变化会通过正向偏压路径控制单元P1而被传递到VDD1总线，或是通过正向偏压路径控制单元P2而被传递到VDD2总线，进而快速地拉高p通道晶体管Q1的源极电压。因为电容C在通过电阻R充电会相关于一电阻-电容时间常数延迟(R-Ctime constant delay)，p通道晶体管Q1的栅极电压的上升速度较慢。随着其栅极对源极电压的绝对值升高，p通道晶体管Q1会被导通，因而将n通道分路晶体管Q3的栅极连接至VDD1/VDD2总线而对n通道分路晶体管Q3的栅极充电。n通道分路晶体管Q3随即会被其栅极上的高电压开启，因而将ESD暂态电流由VDD1/VDD2总线导引至GND1/GND2总线。
图3中所示仅为本发明的实施例，并不限定本发明的范畴。电压箝制电路11与12可采用任何本领域的技术人员所熟知的各种结构。在图3中，接地电位GND1与GND2分别以两根总线表示，但在电压箝制电路11与12被整合至电路封装中、印刷电路板上，或是在芯片中时，接地电位GND1与GND2也可连接至一共同接地电位端。此外，二组电压箝制电路用于一双电压源IC中以提供静电放电保护措施。然而，在一更多电压源IC中则可使用更多电压箝制电路以提供静电放电保护措施。
本发明提供一静电放电保护电路，其为一IC的不同电压源提供了多条静电放电暂态电流的放电路径。因此，使用本发明的静电放电保护电路的IC较能承受静电放电，特别是在MM/CDM测试中。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (6)

1.一用于多电源集成电路的静电放电保护电路，其特征是，包含：
一第一电压箝制电路，偏压于一第一正电位与一第一接地电位间，用来提供一第一放电路径；
一第二电压箝制电路，偏压于一第二正电位与一第二接地电位间，用来提供一第二放电路径；
一第一路径控制单元，耦合于一电源节点与所述第一电压箝制电路的所述第一正电位间，用来通过所述第一放电路径来分路一第一静电放电暂态电流，其中所述第一静电放电暂态电流于所述电源节点上的一第一电压高于所述第一正电位时产生；以及
一第二路径控制单元，耦合于所述电源节点与所述第二电压箝制电路的所述第二正电位间，用来通过所述第二放电路径来分路一第二静电放电暂态电流，其中所述第二静电放电暂态电流于所述电源节点上的一第二电压高于所述第二正电位时产生。
2.如权利要求1所述的静电放电保护电路，其特征是：
当所述第一路径控制单元的一跨压超过一第一临界值时，所述第一电压箝制电路呈开启以提供所述第一放电路径；以及
当所述第二路径控制单元的一跨压超过一第二临界值时，所述第二电压箝制电路呈开启以提供所述第二放电路径。
3.如权利要求1所述的静电放电保护电路，其特征是，所述第一与所述第二路径控制单元包含二极管、金属氧化半导体晶体管、场效应氧化半导体元件、双极接面晶体管，或硅控整流器。
4.如权利要求1所述的静电放电保护电路，其特征是，包含：
一第三路径控制单元耦合于所述电源节点与所述第一电压箝制电路的所述第一接地电位间；以及
一第四路径控制单元耦合于所述电源节点与所述第二电压箝制电路的所述第二接地电位间。
5.如权利要求4所述的静电放电保护电路，其特征是，所述第三与所述第四路径控制单元包含二极管、金属氧化半导体晶体管，场效氧化半导体元件，双极接面晶体管，或硅控整流器。
6.如权利要求1所述的静电放电保护电路，其特征是：
所述第一电压箝制电路另用来于所述第二正电位高于所述第一正电位时，提供所述第一放电路径以分路所述第二静电放电暂态电流。
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