KR102016986B1 - 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로 - Google Patents

엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로 Download PDF

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Abstract

엘디모스 트랜지스터 기반의 다이오드는 캐소드 전극 및 애노드 전극을 포함한다. 상기 캐소드 전극은 P형 엘디모스 트랜지스터의 게이트 및 상기 P형 엘디모스 트랜지스터의 N형 웰 영역 내에 형성되는 N형 도핑 영역을 포함한다. 상기 애노드 전극은 상기 P형 엘디모스 트랜지스터의 P형 드리프트 영역 내에 형성되는 P형 도핑 영역을 포함한다.

Description

엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로{Diode based on LDMOS transistor and electrostatic discharge protection circuit including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로에 관한 것이다.
수평 확산형 모스 (LDMOS: lateral double diffused metal oxide semiconductor, 이하 '엘디모스'라 한다) 트랜지스터는 빠른 스위칭 응답, 높은 입력 임피던스를 갖는 대표적인 전력 소자이다. 일반적으로 엘디모스 트랜지스터 등을 사용하는 고전압 공정에서는 저전압 공정과는 다르게 저항과 커패시터를 사용하여 게이트 커플링(gate coupling)을 적용하는 것이 용이하지 않다. 엘디모스 트랜지스터의 드레인(drain)과 게이트(gate) 사이의 포텐셜 차이는 통상 수십 V의 고전압에 해당하지만, 게이트와 소스(source) 사이의 포텐셜 차이는 약 5V 정도의 중간 전압에 해당하도록 게이트 산화막(gate oxide)의 두께가 결정된다. 따라서 고전압용 엘디모스 트랜지스터의 게이트 산화막을 이용한 모스 커패시터를 게이트 커플링을 위하여 엘디모스 트랜지스터의 드레인과 게이트 사이에 직접 연결할 수 없는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 엘디모스 공정을 이용하여 구현되는 엘디모스 트랜지스터 기반의 다이오드(diode)를 제공하는 것이다.
본 발명의 다른 목적은 상기 엘디모스 트랜지스터 기반의 다이오드에 의해 트리거되는(triggered) 정전기 방전(ESD: electrostatic discharge) 보호 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로의 제조 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드는 캐소드 전극 및 애노드 전극을 포함한다.
상기 캐소드 전극은 P형 엘디모스 트랜지스터의 게이트 및 상기 P형 엘디모스 트랜지스터의 N형 웰 영역 내에 형성되는 N형 도핑 영역을 포함한다. 상기 애노드 전극은 상기 P형 엘디모스 트랜지스터의 P형 드리프트 영역 내에 형성되는 P형 도핑 영역을 포함한다.
상기 캐소드 전극에 포함되는 상기 게이트 및 상기 N형 도핑 영역은 수직 콘택들 및 상기 수직 콘택들을 연결하는 메탈 패턴을 통하여 전기적으로 연결될 수 있다.
상기 게이트는 N형 불순물을 이용하여 도핑될 수 있다. 상기 캐소드 전극에 포함되는 상기 게이트 및 상기 N형 도핑 영역은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다.
상기 P형 도핑 영역은 상기 P형 엘디모스 트랜지스터의 드레인 영역을 그대로 이용하고, 상기 N형 도핑 영역은 상기 P형 엘디모스 트랜지스터의 소스 영역을 제거하고 상기 N형 웰 영역의 웰 바이어스 영역을 확장한 것일 수 있다.
상기 N형 웰 영역 및 상기 P형 드리프트 영역은 반도체 기판 위에 성장된 N형 에피택셜 층 내에 형성될 수 있다.
상기 N형 에피택셜 층 내에 P형 웰 영역이 더 형성되고, 상기 N형 드리프트 영역은 상기 P형 웰 영역 내에 형성될 수 있다.
상기 반도체 기판의 상부 영역에 N형 매립 층이 형성될 수 있다.
상기 다른 목적을 달성하기 위해 본 발명의 실시예들에 따른 정전기 방전 보호 회로는, N형 엘디모스 트랜지스터, 엘디모스 트랜지스터 기반의 다이오드 및 저항 소자를 포함한다.
상기 N형 엘디모스 트랜지스터는 제1 전압이 인가되는 제1 패드와 상기 제1 전압보다 큰 제2 전압이 인가되는 제2 패드 사이에 결합된다. 상기 다이오드는 상기 P형 엘디모스 트랜지스터의 제1 게이트 및 상기 P형 엘디모스 트랜지스터의 제1 N형 웰 영역 내에 형성되는 제1 N형 도핑 영역을 포함하는 캐소드 전극, 및 상기 P형 엘디모스 트랜지스터의 P형 드리프트 영역 내에 형성되는 제1 P형 도핑 영역을 포함하는 애노드 전극을 포함하고, 상기 캐소드 전극이 상기 제2 패드에 연결되고 상기 애노드 전극이 상기 N형 엘디모스 트랜지스터의 제2 게이트와 연결된다. 상기 저항 소자는 상기 제2 게이트와 상기 제1 패드 사이에 결합된다.
상기 캐소드 전극에 포함되는 상기 제1 게이트 및 상기 제1 N형 도핑 영역은 수직 콘택들 및 상기 수직 콘택들을 연결하는 메탈 패턴을 통하여 전기적으로 연결될 수 있다.
상기 캐소드 전극에 포함되는 상기 제1 게이트 및 상기 제1 N형 도핑 영역은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다.
상기 다이오드는, 항복 전압보다 작은 전압이 인가되는 경우에는 상기 캐소드 전극과 상기 애노드 전극 사이의 커패시턴스에 의해 유도된 전압을 상기 N형 엘디모스 트랜지스터의 게이트에 인가하고, 상기 항복 전압보다 큰 전압이 인가되는 경우에는 상기 다이오드의 온 상태 저항과 상기 저항 소자의 저항에 의해 분배된 전압을 상기 N형 엘디모스 트랜지스터의 게이트에 인가할 수 있다.
상기 N형 엘디모스 트랜지스터는, 상기 제2 게이트를 포함하는 게이트 전극, 제1 P형 웰 영역 내에 형성되는 제2 N형 도핑 영역을 포함하는 소스 전극, 상기 제1 P형 웰 영역 내에 형성되는 제2 P형 도핑 영역을 포함하는 웰 바이어스 전극, 및 N형 드리프트 영역 내에 형성되는 제3 N형 도핑 영역을 포함하는 드레인 전극을 포함할 수 있다.
상기 다이오드의 상기 제1 N형 웰 영역 및 상기 P형 드리프트 영역과 상기 N형 엘디모스 트랜지스터의 상기 제1 P형 웰 영역 및 상기 N형 드리프트 영역은 반도체 기판 위에 성장된 N형 에피택셜 층 내에 형성될 수 있다.
상기 N형 에피택셜 층 내에 제2 P형 웰 영역 및 제2 N형 웰 영역이 더 형성되고, 상기 P형 드리프트 영역은 상기 제2 P형 웰 영역 내에 형성되고 상기 N형 드리프트 영역은 상기 제2 N형 웰 영역 내에 형성될 수 있다.
상기 다이오드 및 상기 N형 엘디모스 트랜지스터가 형성되는 상기 반도체 기판의 상부 영역에 N형 매립 층이 형성될 수 있다.
상기 다이오드와 상기 N형 엘디모스 트랜지스터의 경계 영역에 상기 N형 매립 층을 관통하도록 깊은 트렌치가 형성될 수 있다.
상기 다이오드가 형성되는 상기 반도체 기판의 제1 상부 영역에 N형 매립 층이 형성되고 및 상기 N형 엘디모스 트랜지스터가 형성되는 상기 반도체 기판의 제2 상부 영역에 P형 매립 층이 형성될 수 있다.
상기 다이오드의 제1 게이트 아래의 게이트 산화막은 상기 N형 엘디모스 트랜지스터의 제2 게이트 아래의 게이트 산화막보다 더 두꺼울 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드 제조 방법은, N형 에피택셜 층의 제1 상부 영역에 N형 웰 영역을 형성하는 단계, 상기 제1 상부 영역과 이격된 상기 N형 에피택셜 층의 제2 상부 영역에 P형 드리프트 영역을 형성하는 단계, 상기 N형 웰 영역과 상기 P형 드리프트 영역 사이에 상부 표면과 이격되도록 게이트를 형성하는 단계, 상기 N형 웰 영역 내에 N형 도핑 영역을 형성하는 단계, 상기 P형 드리프트 영역 내에 P형 도핑 영역을 형성하는 단계; 및 상기 N형 도핑 영역 및 상기 게이트를 전기적으로 연결하는 단계를 포함한다.
상기 다이오드 제조 방법은 반도체 기판의 상부에 N형 매립 층을 형성하는 단계, 및 상기 N형 매립 층 위에 상기 N형 에피택셜 층을 형성하는 단계를 더 포함할 수 있다.
상기 다이오드 제조 방법은 N형 불순물을 이용하여 상기 게이트를 도핑하는 단계를 더 포함할 수 있다.
상기 N형 도핑 영역을 형성하는 단계 및 상기 게이트를 도핑하는 단계는, 상기 N형 도핑 영역이 형성될 부분과 상기 게이트가 함께 개방된 마스크 패턴을 이용하여 동시에 수행될 수 있다.
상기 다이오드 제조 방법은 상기 게이트와 상기 P형 도핑 영역이 이격되도록 상기 P형 드리프트 영역 내에 필드 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 다이오드 제조 방법은 상기 제1 상부 영역과 이격된 상기 N형 에피택셜 층의 제2 상부 영역에 P형 웰 영역을 형성하는 단계를 더 포함하고, 상기 P형 드리프트 영역은 상기 P형 웰 영역 내에 형성될 수 있다.
본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드는 일반적인 STI(shallow trench isolation) 바운드의 접합 다이오드(junction diode)를 구현하기 위한 별도의 디자인 룰을 필요로 하지 않으며 엘디모스 공정의 디자인 룰(design rule) 및 기본 구조를 그대로 활용하여 용이하게 구현될 수 있다.
또한 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드는 엘디모스 트랜지스터와 같은 높은 항복 전압(breakdown voltage)을 갖는다.
본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드를 포함하는 정전기 방전 보호 회로는 상기 다이오드에 내재하는 커패시턴스 성분에 의해 ESD 발생시 초기부터 많은 양의 전하를 방전시킴으로써 향상된 성능을 갖는다.
도 1은 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드의 구조를 나타내는 단면도이다.
도 2는 도 1의 다이오드의 등가회로도이다.
도 3은 P형 엘디모스 트랜지스터의 구조를 나타내는 단면도이다.
도 4는 도 3의 P형 엘디모스 트랜지스터의 등가회로도이다.
도 5 내지 13은 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 14는 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 나타내는 회로도이다.
도 15는 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 나타내는 단면도이다.
도 16은 본 발명의 실시예들에 따른 정전기 방전 보호 회로의 성능을 나타내는 도면이다.
도 17은 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로를 나타내는 단면도이다.
도 18은 도 17의 정전기 방전 보호 회로의 제조 방법을 설명하기 위한 단면도이다.
도 19, 20 및 21은 본 발명의 또 다른 실시예들에 따른 정전기 방전 보호 회로를 나타내는 단면도들이다.
도 22 및 23은 도 21의 정전기 방전 보호 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 24는 반도체 메모리 장치의 입출력 패드부의 레이아웃의 일 예를 나타내는 도면이다.
도 25는 도 24의 입출력 패드부의 수직적 구조를 설명하기 위한 단면도이다.
도 26은 도 24의 입출력 패드부의 파워 패드 영역의 일 예를 나타내는 도면이다.
도 27 및 28은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 패키지를 나타내는 도면들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드의 구조를 나타내는 단면도이고, 도 2는 도 1의 다이오드의 등가회로도이다.
도 1 및 2를 참조하면, 다이오드(1000)는 캐소드 전극(cathode electrode)(ECTH) 및 애노드 전극(anode electrode)(EAN)을 포함한다. 여기서 전극이라 함은 도핑 영역들(410, 420)만을 포함하는 의미일 수도 있고, 도핑 영역들(410, 420)에 추가하여 수직 콘택들(801, 802, 803, 804) 및/또는 메탈 패턴들(901, 902)을 포함하는 의미일 수도 있다. 하나의 전극은 실질적으로 등전위(equipotential)를 형성하는 하나 이상의 구조물을 포함할 수 있다.
캐소드 전극(ECTH)은 적어도 게이트(610) 및 N형 웰 영역(NWL)(320) 내에 형성되는 N형 도핑 영역(N+)(420)을 포함할 수 있다. 애노드 전극(EAN)은 적어도 P형 드리프트 영역(PDFT)(310) 내에 형성되는 P형 도핑 영역(410)을 포함할 수 있다. 도 3 및 4를 참조하여 후술하는 바와 같이, 본 발명의 실시예들에 따른 다이오드(1000)는 엘디모스 트랜지스터를 기반으로 하는 구조를 갖는다.
즉, 엘디모스 트랜지스터의 디자인 룰(design rule)을 그대로 활용하고 엘디모스 트랜지스터의 기본 구조를 그대로 채용하되 엘디모스 트랜지스터의 일부 구조만을 변형하여 본 발명의 실시예들에 따른 다이오드(1000)가 형성된다. 도 1에는 P형 엘디모스 트랜지스터의 기본 구조를 채용한 다이오드(1000)가 도시되어 있다. 게이트(610), N형 웰 영역(320), P형 드리프트 영역(310) 및 P형 도핑 영역(410)은 상기 P형 엘디모스 트랜지스터와 동일한 구조를 가질 수 있다.
캐소드 전극(ECTH)에 포함되는 게이트(610) 및 N형 도핑 영역은(420) 수직 콘택들(801, 802, 803) 및 수직 콘택들(801, 802, 803)을 연결하는 메탈 패턴(901)을 통하여 전기적으로 연결될 수 있다. 수직 콘택들(801, 802, 803)은 게이트 산화막을 구현하기 위해 증착되는 산화막(510) 및 층간 산화막(700)을 관통하는 비아(Via) 등으로 구현될 수 있다. 이 경우 게이트(610) 및 N형 도핑 영역은(420) 실질적으로 등전위를 형성할 수 있다. N형 도핑 영역(420)과 메탈 패턴(901)을 연결하는 수직 콘택의 개수 및 게이트(610)와 메탈 패턴(901)을 연결하는 수직 콘택의 개수는 다양하게 변경될 수 있다.
일 실시예에서 게이트(610)는 N형 불순물을 이용하여 도핑될 수 있다. 도 10을 참조하여 후술하는 바와 같이, 캐소드 전극(ECTH)에 포함되는 게이트(610) 및 N형 도핑 영역(420)은 동일한 N형 불순물을 이용하여 동시에 도핑될 수 있다.
게이트(610)와 P형 도핑 영역(410) 사이의 P형 드리프트 영역(310) 내에 필드 산화막(430)이 형성될 수 있다. 필드 산화막(430)은 STI(shallow trench isolation) 공정 등을 통하여 형성될 수 있고, 고전압이 인가되는 게이트(610)와 P형 도핑 영역(410)을 이격시키는 역할을 한다.
다이오드(1000)는 반도체 기판(PSUB)(10)을 이용하여 형성될 수 있다. 예를 들어, 반도체 기판(PSUB)은 P형 반도체 기판일 수 있다. 반도체 기판(10) 위에 N형 에피택셜 층(N-type epitaxial layer)(NEPI)(200)이 성장되고(growed), N형 웰 영역(320) 및 P형 드리프트 영역(310)은 N형 에피택셜 층(200) 내에 형성될 수 있다.
도 3은 P형 엘디모스 트랜지스터의 구조를 나타내는 단면도이고, 도 4는 도 3의 P형 엘디모스 트랜지스터의 등가회로도이다.
도 3 및 4를 참조하면, P형 엘디모스 트랜지스터(1100)는 웰 바이어스 전극(EWB), 소스 전극(ES), 게이트 전극(EG) 및 드레인 전극(ED)을 포함한다. 웰 바이어스 전극(EWB)은 적어도 N형 웰 영역(320) 내에 형성되는 웰 바이어스 영역(422)을 포함하고, 소스 전극(ES)은 적어도 N형 웰 영역(320) 내에 형성되는 소스 영역(422)을 포함한다. 게이트 전극(EG)은 적어도 게이트(612)를 포함하고, 드레인 전극(ED)은 적어도 P형 드리프트 영역(PDFT)(310) 내에 형성되는 드레인 영역(410)을 포함한다.
도 1 및 3을 비교하면, 다이오드(1000)의 P형 도핑 영역(410)은 상기 P형 엘디모스 트랜지스터(1100)의 드레인 영역(410)을 그대로 이용하고, 다이오드(1000)의 N형 도핑 영역(420)은 P형 엘디모스 트랜지스터(1100)의 소스 영역(424)을 제거하고 N형 웰 영역(320)에 바이어스 전압을 인가하기 위한 웰 바이어스 영역(422)을 확장하여 형성되는 것을 알 수 있다.
P형 엘디모스 트랜지스터(1100)에서, 웰 바이어스 영역(422), 소스 영역(424) 및 게이트(612)는 반드시 전기적으로 연결될 필요는 없으므로 수직 콘택들(801, 802, 803)은 별개의 금속 패턴들(903, 904, 905)에 각각 연결될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(1000)는 엘디모스 공정의 디자인 룰(design rule) 및 기본 구조를 그대로 활용하여 용이하게 구현될 수 있다. 또한 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(1000)는 엘디모스 트랜지스터와 같은 높은 항복 전압(breakdown voltage)을 갖는다.
도 5 내지 13은 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판(10)의 상부에 N형 매립 층(110)을 형성한다. 반도체 기판(10) 위에 N형 매립 층(110)이 형성될 영역, 즉 다이오드(Dg)가 형성될 영역을 정의하는 마스크 패턴(51)을 형성한다. 예를 들어, 마스크 패턴(51)은 산화막과 질화막을 적층한 후 식각 공정을 수행하여 형성될 수 있다. 마스크 패턴(51)을 이용하여 N형 불순물을 이용한 이온 주입 공정을 수행하여 N형 매립 층(110)을 형성한 후 마스크 패턴(51)을 습식 식각 등을 수행하여 제거한다.
반도체 기판(10)은 실리콘 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 유리 반도체 기판 등을 포함할 수 있다.
도 6을 참조하면, N형 매립 층(110) 위에 N형 에피택셜 층(200)을 형성한다. 예를 들어, 선택적 에피택셜 성장(selective epitaxial growth) 방식, 고상 에피택셜 성장(SPE: solid phase epitaxial growth) 방식 등을 이용하여 N형 에피택셜 층(200)을 형성할 수 있다.
도 7을 참조하면, N형 에피택셜 층(200)의 제1 상부 영역에 N형 웰 영역(320)을 형성하고, 상기 제1 상부 영역과 이격된 N형 에피택셜 층(200)의 제2 상부 영역에 P형 드리프트 영역(310)을 형성한다. 도 5를 참조하여 설명한 바와 같은 마스크 패턴의 형성, 이온 주입 공정 및 상기 마스크 패턴의 제거를 수행하여 N형 웰 영역(320) 및 N형 에피택셜 층(200)이 각각 형성될 수 있다.
도 8을 참조하면, 게이트(610)와 P형 도핑 영역(410)이 이격되도록 P형 드리프트 영역(310) 내에 필드 산화막(430)을 형성한다. 전체 상부 표면에 패드산화막(52), 패드질화막(53) 및 포토레지스트(54)를 형성한 후 식각 공정을 수행하여 필드 산화막(430)을 형성한다. 예를 들어, 필드 산화막(430)은 STI(shallow trench isolation) 공정을 수행하여 형성될 수 있다.
도 9를 참조하면, N형 웰(320)과 P형 드리프트 영역(310) 사이에 상부 표면과 이격되도록 게이트(610)를 형성한다. 먼저 전체 상부 표면에 게이트 산화막을 구현하기 위한 산화막(510)을 형성하고, 산화막(510)위에 폴리실리콘막을 증착한 후 패터닝하여 폴리실리콘 게이트(610)를 형성할 수 있다. 게이트(610)는 금속 또는 금속과 폴리실리콘의 조합 등 다양한 도전 물질을 이용하여 구현될 수 있다. 게이트(610)는 N형 웰(320)과 P형 드리프트 영역(310) 일부와 중첩되도록 형성될 수 있다. 게이트(610)의 측벽에 측벽 산화물이 추가적으로 형성될 수 있다.
도 10을 참조하면, N형 웰 영역(320) 내에 N형 도핑 영역(420)을 형성한다. 한편 전술한 바와 같이, N형 불순물을 이용하여 게이트(610)를 도핑할 수 있다. 도 10에 도시된 바와 같이, N형 도핑 영역(420)이 형성될 부분과 게이트(610)가 함께 개방된 마스크 패턴(56)으로 N+ 이온 주입(IIP: ion implanting) 영역을 정의하고, N형 웰 영역(320)보다 고농도의 N형 불순물을 이용하여 N형 도핑 영역(420)의 형성과 게이트(610)의 도핑이 동시에 수행될 수 있다.
도 11을 참조하면, P형 드리프트 영역(310) 내에 P형 도핑 영역(410)을 형성한다. P형 도핑 영역(410)이 형성될 부분이 개방된 마스크 패턴(57)으로 P+ 이온 주입(IIP: ion implanting) 영역을 정의하고, P형 드리프트 영역(310)보다 고농도의 P형 불순물을 이용하여 P형 도핑 영역(410)을 형성할 수 있다.
도 12를 참조하면, 층간 절연막(227)을 형성한 후, 소정 영역을 식각하여 N형 도핑 영역(420), 게이트(610), P형 도핑 영역(410)을 노출시킨다. 고온의 열처리 공정을 수행한 후 금속막을 증착하여 수직 콘택들(801, 802, 803, 804)을 형성한다. 이후 층간 절연막(700)의 상부 표면에 대해서 평탄화 공정을 수행하고 도 1에 도시된 바와 같은 메탈 패턴들(901, 902)을 형성한다. 전술한 바와 같이 수직 콘택들(801, 802, 803) 및 메탈 패턴(901)을 통하여 N형 도핑 영역(420) 및 게이트(610)를 전기적으로 연결할 수 있다.
도 5 내지 13을 참조하여 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(1000)를 제조하는 방법의 일 예를 설명하였으나, 도 5 내지 13에 도시된 공정들의 적어도 일부는 그 순서가 변경될 수도 있고, 엘디모스 트랜지스터(1100)의 구조 및 제조 공정에 따라서 일부 공정들이 추가되거나 변경될 수도 있다.
도 14는 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 나타내는 회로도이고, 도 15는 본 발명의 일 실시예에 따른 정전기 방전 보호 회로를 나타내는 단면도이다.
도 14 및 15를 참조하면, 정전기 방전 (ESD: electrostatic discharge) 보호 회로(2000)는 N형 엘디모스 트랜지스터(NLDMOS), 다이오드(Dg) 및 저항 소자(Rg)를 포함한다.
도 14 및 15에는 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(1000)를 N형 엘디모스 트랜지스터(NLDMOS)의 게이트 커플링에 이용한 ESD 보호 회로의 일 예를 도시하였으나, 본 발명의 정전기 방전 보호 회로는 반드시 도 14 및 15의 구성에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(1000)는 P형 엘디모스 트랜지스터의 게이트 커플링을 위하여 이용될 수도 있고, SCR(silicon controlled rectifier) 및 다양한 구조의 ESD 보호 회로에 이용될 수 있다.
도 1 내지 도 13을 참조하여 전술한 바와 같이, 다이오드(Dg)는 본 발명의 실시예들에 따라서 엘디모스 트랜지스터를 변형하여 구현된다. 즉 다이오드(Dg)는 P형 엘디모스 트랜지스터의 제1 게이트(610) 및 상기 P형 엘디모스 트랜지스터의 제1 N형 웰 영역(320) 내에 형성되는 제1 N형 도핑 영역(420)을 포함하는 캐소드 전극(ECTH), 및 상기 P형 엘디모스 트랜지스터의 P형 드리프트 영역(310) 내에 형성되는 제1 P형 도핑 영역(410)을 포함하는 애노드 전극(EAN)을 포함한다. 캐소드 전극(ECTH)은 제2 패드(30)에 연결되고 애노드 전극(EAN)은 N형 엘디모스 트랜지스터(NLDMOS)의 제2 게이트(620)와 연결된다.
N형 엘디모스 트랜지스터(NLDMOS)는 제1 전압이 인가되는 제1 패드(20)와 상기 제1 전압보다 큰 제2 전압이 인가되는 제2 패드(30) 사이에 결합된다. 저항 소자(Rg)는 N형 엘디모스 트랜지스터(NLDMOS)의 제2 게이트(620)와 제1 패드(20) 사이에 결합된다.
전술한 바와 같이, 일반적으로 엘디모스 트랜지스터 등을 사용하는 고전압 공정에서는 종래의 저전압 공정과는 다르게 저항과 커패시터를 사용하여 게이트 커플링(gate coupling)을 적용하는 것이 용이하지 않다. 또한 종래에는 N형 엘디모스 트랜지스터(NLDMOS)의 드레인과 게이트간의 기생 커패시터 성분(Cp)을 이용하여 게이트 커플링을 위한 모스 커패시터를 대체하기도 한다. 그러나 이 경우 ESD 이벤트시 초기부터 N형 엘디모스 트랜지스터(NLDMOS)의 게이트에 채널-온 동작을 유도할 수 있는 정도의 전압을 제공하지는 못하고 단지 트리거링 전압만 약간 떨어지는 역할을 한다.
본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(Dg)를 포함하는 정전기 방전 보호 회로(2000)는 제2 패드(30)를 통하여 고전압의 ESD 펄스(32)가 인가되는 경우 이를 신속하게 방전시킬 수 있다. 정전기 방전 보호 회로(2000)는 다이오드(Dg)에 내재하는 커패시턴스 성분에 의해 ESD 발생시 초기부터 많은 양의 전하를 방전시킴으로써 향상된 성능을 갖는다.
도 15에는 도 1 내지 13을 참조하여 설명한 다이오드(Dg)가 함께 도시되어 있으므로 중복되는 설명은 생략한다. 또한 도 15의 N형 엘디모스 트랜지스터(NLDMOS)는 도 5 내지 13을 참조하여 설명한 다이오드(Dg)의 제조 공정과 동일 또는 유사한 방식으로 형성될 수 있으므로 N형 엘디모스 트랜지스터(NLDMOS)의 구조를 중심으로 설명하기로 한다.
도 15를 참조하면, N형 엘디모스 트랜지스터(NLDMOS)는, 제2 게이트(620)를 포함하는 게이트 전극(EG), 제1 P형 웰 영역(340) 내에 형성되는 제2 N형 도핑 영역(451)을 포함하는 소스 전극(ES), 제1 P형 웰 영역(340) 내에 형성되는 제2 P형 도핑 영역(452)을 포함하는 웰 바이어스 전극(EWB), 및 N형 드리프트 영역(330) 내에 형성되는 제3 N형 도핑 영역(440)을 포함하는 드레인 전극(ED)을 포함한다. 전술한 바와 같이, 수직 콘택들(805, 806, 807, 808) 및 메탈 패턴들(911, 912, 913, 914)이 전극들(EWB, ES, EG, ED)에 각각 포함될 수 있다. 저항 소자(Rg)는 게이트를 형성하기 위한 폴리실리콘을 이용하여 구현될 수도 있고, 수동 저항 소자로 구현될 수도 있다.
제2 게이트(620)와 제3 N형 도핑 영역(440)이 이격되도록 N형 드리프트 영역(330) 내에 필드 산화막(434)을 형성하고, 다이오드(Dg)와 N형 엘디모스 트랜지스터(NLDMOS) 사이의 경계 영역에 소자 분리를 위한 필드 산화막(432)을 형성할 수 있다.
다이오드(Dg)의 제1 N형 웰 영역(320) 및 P형 드리프트 영역(310)과 N형 엘디모스 트랜지스터(NLDMOS)의 제1 P형 웰 영역(340) 및 N형 드리프트 영역(330)은 반도체 기판(10) 위에 성장된 N형 에피택셜 층(200) 내에 형성될 수 있다.
다이오드(Dg)가 형성되는 반도체 기판(10)의 제1 상부 영역에 N형 매립 층(110)이 형성되고 및 N형 엘디모스 트랜지스터(NLDMOS)가 형성되는 반도체 기판(10)의 제2 상부 영역에 P형 매립 층(120)이 형성될 수 있다. 제1 P형 웰 영역(340)은 P형 매립 층(120)과 접촉하도록 깊게 형성될 수 있다.
도 16은 본 발명의 실시예들에 따른 정전기 방전 보호 회로의 성능을 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드(Dg)를 이용한 정전기 방전 보호 회로(2000)에 적용한 70V급 공정에서의 실리콘 데이터를 나타낸다. 약 100 nsec의 펄스폭을 갖는 펄스의 전압 레벨을 순차적으로 증가시키면서 측정된 TLP 플롯(transmission line pulsing plot)으로서, 각 펄스에 따라 도팅된(dotted) V-I 추세선(C1)과 누설 전류 추세선(C2)이 도시되어 있다.
TLP 플롯 상에서 볼 수 있듯이, 본 발명의 실시예들에 따른 게이트 커플링 스킴(gate coupling scheme)의 구현으로 ESD 이벤트 초기부터 ESD 전하를 N형 엘디모스 트랜지스터(NLDMOS)의 채널-온(channel-on) 동작을 통해 방전시키고 있는 것으로 나타난다. 따라서 전술한 바와 같이 단순히 N형 엘디모스 트랜지스터(NLDMOS)의 드레인과 게이트 사이의 기생 커패시터 성분(Cp)만을 이용한 게이트 커플링보다 많은 양의 ESD 전하를 ESD 보호 회로(2000)를 통해 방전시킬 수 있음을 알 수 있다.
또한, ESD 이벤트시 80V 근처의 항복 전압(BV: breakdown voltage) 이후의 시점에서도 본 발명의 실시예들에 따른 다이오드(Dg)의 브레이크다운 동작에 의해 다이오드(Dg)가 역방향 턴온(reverse turn-on)되므로 다이오드(Dg)와 저항 소자(Rg) 사이의 N형 엘디모스 트랜지스터(NLDMOS)의 게이트에는 이들의 전압 분배(voltage dividing)에 의한 전압이 인가될 수 있다. 이는 ESD 이벤트 동안 N형 엘디모스 트랜지스터(NLDMOS)의 게이트에 커플링을 가속화시켜 작은 턴온 상태 저항을 유지시킬 수 있다.
다시 말해, P형 엘디모스 트랜지스터의 변형으로 용이하게 제작할 수 있는 다이오드(Dg)는, 항복 전압(BV)보다 작은 전압이 인가되는 경우에는 전술한 기생 커패시터 성분(Cp)에 더하여 캐소드 전극(ECTH)과 애노드 전극(EAN) 사이의 커패시턴스, 즉 정션 커패시터 성분에 의해 유도된 전압을 N형 엘디모스 트랜지스터의 게이트에 인가하고, 항복 전압(BV)보다 큰 전압이 인가되는 경우에는 다이오드(Dg)의 온 상태 저항과 저항 소자(Rg)의 저항에 의해 분배된 전압을 N형 엘디모스 트랜지스터(NLDMOS)의 게이트에 인가함으로써 게이트 커플링을 가속화할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 정전기 방전 보호 회로를 나타내는 단면도이다. 도 17의 정전기 방전 보호 회로(2000a)는 도 15의 정전기 방전 보호 회로(2000)의 구조와 거의 동일하므로 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 17을 참조하면, 정전기 방전 보호 회로(2000a)에서, 다이오드(Dg)의 제1 게이트(610) 아래의 게이트 산화막(512)은 N형 엘디모스 트랜지스터(NLDMOS)의 제2 게이트(620) 아래의 게이트 산화막(514)보다 더 두껍게 형성된다. N형 엘디모스 트랜지스터(NLDMOS)의 제2 게이트(620)보다 다이오드(Dg)의 제1 게이트(610)에 상대적으로 더 큰 전압이 인가되는 것을 고려하여 게이트 산화막(512)의 두께를 증가시킴으로써 정전기 방전 보호 회로(2000a)의 신뢰성이 향상될 수 있다.
도 18은 도 17의 정전기 방전 보호 회로의 제조 방법을 설명하기 위한 단면도이다.
도 18을 참조하면, 전체 구조의 상부 표면에 산화막(510)을 형성하고 다이오드(Dg)의 제1 게이트(610)에 상응하는 부분을 제외한 나머지 부분의 산화막을 모두 제거한다. 이후 전체 구조의 상부 표면에 산화막(511)을 형성한다. 이와 같은 방식으로 다이오드(Dg)의 제1 게이트(610) 아래의 게이트 산화막(512)을 N형 엘디모스 트랜지스터(NLDMOS)의 제2 게이트(620) 아래의 게이트 산화막(514)보다 더 두껍게 형성할 수 있다.
도 19, 20 및 21은 본 발명의 또 다른 실시예들에 따른 정전기 방전 보호 회로를 나타내는 단면도들이다. 도 19, 20 및 21의 정전기 방전 보호 회로들(2000b, 2000c, 2000d)은 도 15의 정전기 방전 보호 회로(2000)의 구조와 거의 동일하므로 중복되는 설명은 생략하고 차이점에 대해서만 설명한다.
도 19를 참조하면, N형 에피택셜 층(200) 내에 제2 P형 웰 영역(350) 및 제2 N형 웰 영역(360)이 더 형성된다. P형 드리프트 영역(310)은 제2 P형 웰 영역(350) 내에 형성되고 N형 드리프트 영역(330)은 제2 N형 웰 영역(360) 내에 형성된다. 제2 P형 웰 영역(350)의 도핑 농도는 P형 드리프트 영역(310)의 도핑 농도보다 낮고, 제2 N형 웰 영역(360)의 도핑 농도는 N형 드리프트 영역(330)의 도핑 농도보다 낮게 결정된다. 이와 같이, 제2 P형 웰 영역(350) 및 제2 N형 웰 영역(360)을 더 형성함으로써, 다이오드(Dg) 및 N형 엘디모스 트랜지스터(NLDMOS)의 항복 전압(BV)을 증가시킬 수 있다. 도 19의 실시예는 서로 다른 항복 전압을 갖는 엘디모스 트랜지스터들을 동일한 반도체 기판을 이용하여 함께 집적하는 경우에 표류 영역들의 도핑 농도를 균일하게 유지하고자 하는 경우에 유용하게 이용될 수 있다.
도 20을 참조하면, P형 매립 층(120) 위에 P형 깊은 웰 영역(342)이 형성되고, 이 경우 제1 P형 웰 영역(344)은 P형 깊은 웰 영역(342)과 접촉하는 깊이까지 형성될 수 있다. 도 20의 실시예는 동일한 반도체 기판을 이용하여 여러 종류의 소자들을 함께 집적하는 BCD(Bipolar-CMOS-DMOS) 공정에서 상기 여러 종류의 소자들에 대해서 동일한 구조의 제1 P형 웰 영역을 동시에 형성하고자 하는 경우에 유용하게 이용될 수 있다.
도 21을 참조하면, 다이오드(Dg) 및 N형 엘디모스 트랜지스터(NLDMOS)가 형성되는 반도체 기판(10)의 상부 영역에 N형 매립 층(112)이 형성될 수 있다. 즉 도 15에 도시된 로컬 N형 매립 층(110)과 로컬 P형 매립 층(120)이 하나의 글로벌 N형 매립 층(112)으로 대체될 수 있다.
이 경우, 다이오드(Dg)와 N형 엘디모스 트랜지스터(NLDMOS)의 경계 영역에 N형 매립 층(112)을 관통하도록 깊은 트렌치(390)가 형성될 수 있다. 깊은 트렌치(390)는 다이오드(Dg)와 N형 엘디모스 트랜지스터(NLDMOS) 사이의 전기적 차폐(electrical shielding) 효과를 증대시키기 위하여 형성될 수 있다. 깊은 트렌치(390)는 산화막(391)과 도전성 물질(392)로 충진될(filled) 수 있다.
도 22 및 23은 도 21의 정전기 방전 보호 회로의 제조 방법을 설명하기 위한 단면도들이다.
도 22를 참조하면, 전체 구조의 상부 표면에 패드산화막(61)과 패드질화막(62)을 형성한 후 DTI (deep trench isolation) 공정을 수행하여 깊은 트렌치(390)를 형성한다. 예를 들어, 패터닝된 하드 마스크막(63)을 식각 장벽으로 하여 패드질화막(62)과 패드산화막(61)을 식각한 후 N형 매립 층(112)을 관통하도록 깊은 트렌치(390)를 형성할 수 있다.
예를 들어, 깊은 트렌치(390)는 보쉬 공정(bosch process)을 이용하여 형성될 수 있다. 즉 SF6 또는 O2 플라즈마를 이용한 ICP DRIE(inductive coupled plasma deep reactive ion etching) 공정과 C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션(passivation) 공정을 수차례 반복하여 깊은 트렌치(390)가 형성될 수 있다.
도 23을 참조하면, 깊은 트렌치(390)는 산화막(391)과 도전성 물질(392)로 충진될(filled) 수 있다. 예를 들어, 전체 구조의 상부로부터 소정 두께의 TEOS (TetraEthOxySilane) 산화막(391)을 증착한 후 열처리 공정을 수행한다. 이후 전체 구조의 상부로부터 폴리실리콘(392)을 증착한 후 CMP(chemical mechanical polishing) 공정을 수행하여 상부 표면의 폴리실리콘 막을 연마한다. 이와 같은 방식으로 깊은 트렌치(390)를 충진하여 전기적 차폐 효과를 증대시킬 수 있다.
도 24는 반도체 메모리 장치의 입출력 패드부의 레이아웃의 일 예를 나타내는 도면이다.
도 24를 참조하면, 입출력 패드부는 복수의 단위 패드 영역들을 포함한다. 도 24에서 하나의 작은 사각형은 하나의 단위 패드 영역(UPA; unit pad area)을 나타내며, 단위 길이(UL) 간격의 단위 패드 영역마다 하나의 단위 범프 패드 및 범프가 형성되고, 인접한 단위 범프 패드들은 서로 전기적으로 분리된다. DQ로 표시된 단위 패드 영역은 입출력 데이터를 전송하기 위한 데이터 범프 패드를 나타내고, VDDQ 및 VSSQ 로 표시된 단위 패드 영역은 전원 전압 및 접지 전압이 인가되는 파워 범프 패드를 나타내고, DQS로 표시된 단위 패드 영역은 데이터 스트로브 범프 패드를 나타내고, N으로 표시된 단위 패드 영역은 패드 위에 범프가 형성되지 않는 더미 패드를 나타내고, DM으로 표시된 단위 패드 영역은 데이터 마스크 범프 패드를 나타낸다.
도 24에 도시된 바와 같이, 전원 전압(VDDQ) 및 접지 전압(VSSQ)이 인가되는 두 개의 파워 범프 패드들은 서로 인접하여 쌍을 이룰 수 있다. 도 24에는 반도체 메모리 장치의 입출력 패드부의 예를 도시하였으나, 콘트롤러, 전력 변환기, 디스플레이 구동 IC, RF 장치 등 대부분의 장치 또는 시스템은 도 24에 도시된 바와 같이, 고전압이 인가되는 전원 전압 패드와 접지 전압 패드가 쌍을 이루어 형성된다.
도 25는 도 24의 입출력 패드부의 수직적 구조를 설명하기 위한 단면도이고, 도 26은 도 24의 입출력 패드부의 파워 패드 영역의 일 예를 나타내는 도면이다.
도 25는 기판 영역(10), 에피택셜 영역(11), 상부 영역(12), 범프 패드들(14, 15) 및 범프들(16, 17)의 수직 구조를 단위 패드 영역의 단위 길이(UL)에 대하여 개략적으로 도시하고 있다. 기판 영역(10), 에피택셜 영역(11) 및 상부 영역(12)에는 전술한 바와 같은 본 발명의 실시예들에 따른 다이오드(Dg) 및 이를 포함하는 정전기 방전 보호 회로(2000)가 형성될 수 있다. 도 25에 도시된 구조물들은 일반적인 반도체 공정에 수반되는 도핑, 패터닝, 식각, 증착, 스퍼터링, 열처리 등의 기술을 이용하여 형성될 수 있다.
상부 영역(12)은 복수의 메탈 층(metal layer)들(13)을 포함하고 메탈 층(13)에는 일반적으로 신호 라우팅 및 전압 공급을 위한 배선들이 형성된다. 트랜지스터의 소스 영역들, 드레인 영역들, 게이트들, 범프 패드들(14, 15)은, 메탈 층(13)에 형성된 배선, 즉 메탈 패턴들과 비아(Via) 홀과 같은 층간 수직 콘택을 통하여 서로 전기적으로 연결될 수 있다. 도전성 범프(16, 17)가 볼 드롭(ball drop) 또는 스크린 프린팅 공정 등을 통하여 범프 패드(14, 15) 상에 형성되고, 범프(16, 17)를 용융점 이상으로 가열하여 리플로우(reflow)시킴으로써 범프(16, 17)와 범프 패드(14, 15) 사이의 전기적 접촉을 개선할 수 있다.
도 25및 26을 참조하면, 전원 전압 패드(16)와 접지 전압 패드(17) 사이의 하부에 해당하는 기판 영역(10), 에피택셜 영역(11) 및 상부 영역(12)에는 본 발명의 실시예들에 따른 정전기 방전 보호 회로(ESDP)가 집적되어 내부 회로(INT)를 ESD로부터 보호할 수 있다.
정전기 방전 보호 회로(ESDP)는 전술한 바와 같이 높은 항복 전압 및 향상된 성능을 갖는 엘디모스 트랜지스터 기반의 다이오드(1000)를 이용하여 구현될 수 있다. 정전기 방전 보호 회로(ESDP)는 도 14에서 예시한 바와 같이 엘디모스 트랜지스터 기반의 다이오드(1000)를 N형 엘디모스 트랜지스터(NLDMOS)의 게이트 커플링에 이용한 구성을 가질 수도 있고, SCR(silicon controlled rectifier) 동작을 응용한 구성 및 그 밖의 다양한 구성을 가질 수도 있다.
도 27 및 28은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 패키지를 나타내는 도면들이다.
도 27을 참조하면, 반도체 패키지(4000)는 베이스 기판(BASE)(4010), 베이스 기판(4010)의 상부에 배치된 콘트롤러 칩(CTRL)(4020) 및 콘트롤러 칩(4020)의 상부에 배치된 적어도 하나의 반도체 메모리 칩(MEM)(4100)을 포함한다. 베이스 기판(4010)은 인쇄회로기판(PCB; printed circuit board)일 수 있으며, 콘트롤러 칩(4020)은 마이크로프로세서((MPU; microprocessor unit)를 포함할 수 있다. 칩들이 적층된 후 레진(4070) 등으로 반도체 패키지(4000)의 상부를 도포할 수 있다.
도 27의 실시예에서, 반도체 메모리 칩(4100)의 입출력 범프들(4021)을 통하여 반도체 메모리 칩(4100)과 콘트롤러 칩(4020)이 전기적으로 연결되고, 콘트롤러 칩(4020)과 인쇄 회로 기판(4010)은 와이어(4060)를 이용한 본딩 방식에 의해 전기적으로 연결될 수 있다. 인쇄 회로 기판(4010)의 하면에는 외부 장치와의 전기적 연결을 위한 범프(4011)가 형성될 수 있다.
반도체 메모리 칩(4100) 및/또는 콘트롤러 칩(4020)은 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하여, 외부로 노출된 범프(4011)를 통하여 ESD 이벤트가 발생하는 경우 내부 회로들을 효율적으로 보호할 수 있다.
도 28을 참조하면, 반도체 패키지(5000)는 베이스 기판(BASE)(5010), 베이스 기판(5010)의 상부에 배치된 콘트롤러 칩(CTRL)(5020) 및 콘트롤러 칩(5020)의 상부에 배치된 적어도 하나의 반도체 메모리 칩(MEM)(5100)을 포함한다. 칩들이 적층된 후 레진(5070) 등으로 반도체 패키지(50000)의 상부를 도포할 수 있다.
도 28의 실시예에서, 반도체 메모리 칩(5100)의 입출력 범프들(5022)을 통하여 반도체 메모리 칩(5100)과 콘트롤러 칩(5020)이 전기적으로 연결되고, 콘트롤러 칩(5020)과 인쇄 회로 기판(5010)은 범프(5021)를 통하여 전기적으로 연결될 수 있다. 콘트롤러 칩(5020)은 기판 관통 비아(5060)를 포함할 수 있으며, 이 경우 인쇄 회로 기판(5010)과 반도체 메모리 칩(5100) 사이의 인터페이스 부하 저항이 감소되어 원활한 신호 전송이 구현될 수 있다. 인쇄 회로 기판(5010)의 하면에는 외부 장치와의 전기적 연결을 위한 범프(5011)가 형성될 수 있다.
반도체 메모리 칩(5100) 및/또는 콘트롤러 칩(5020)은 본 발명의 실시예들에 따른 정전기 방전 보호 회로를 포함하여, 외부로 노출된 범프(5011)를 통하여 ESD 이벤트가 발생하는 경우 내부 회로들을 효율적으로 보호할 수 있다.
본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로는 ESD 이벤트에 대응하여 내부 회로들의 보호가 요구되는 임의의 장치 및 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들에 따른 엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로는 외부로부터 고전압을 공급받는 장치 및 시스템에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

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  8. 삭제
  9. 제1 전압이 인가되는 제1 패드와 상기 제1 전압보다 큰 제2 전압이 인가되는 제2 패드 사이에 결합된 N형 엘디모스 트랜지스터;
    P형 엘디모스 트랜지스터의 제1 게이트 및 상기 P형 엘디모스 트랜지스터의 제1 N형 웰 영역 내에 형성되는 제1 N형 도핑 영역을 포함하는 캐소드 전극, 및 상기 P형 엘디모스 트랜지스터의 P형 드리프트 영역 내에 형성되는 제1 P형 도핑 영역을 포함하는 애노드 전극을 포함하고, 상기 캐소드 전극이 상기 제2 패드에 연결되고 상기 애노드 전극이 상기 N형 엘디모스 트랜지스터의 제2 게이트와 연결되는 엘디모스 트랜지스터 기반의 다이오드; 및
    상기 제2 게이트와 상기 제1 패드 사이에 결합된 저항 소자를 포함하는 정전기 방전 보호 회로.
  10. 제9 항에 있어서,
    상기 캐소드 전극에 포함되는 상기 제1 게이트 및 상기 제1 N형 도핑 영역은 수직 콘택들 및 상기 수직 콘택들을 연결하는 메탈 패턴을 통하여 전기적으로 연결되는 것을 특징으로 하는 정전기 방전 보호 회로.
  11. 제10 항에 있어서,
    상기 캐소드 전극에 포함되는 상기 제1 게이트 및 상기 제1 N형 도핑 영역은 동일한 N형 불순물을 이용하여 동시에 도핑되는 것을 특징으로 하는 정전기 방전 보호 회로.
  12. 제9 항에 있어서, 상기 다이오드는,
    항복 전압보다 작은 전압이 인가되는 경우에는 상기 캐소드 전극과 상기 애노드 전극 사이의 커패시턴스에 의해 유도된 전압을 상기 N형 엘디모스 트랜지스터의 제2 게이트에 인가하고,
    상기 항복 전압보다 큰 전압이 인가되는 경우에는 상기 다이오드의 온 상태 저항과 상기 저항 소자의 저항에 의해 분배된 전압을 상기 N형 엘디모스 트랜지스터의 제2 게이트에 인가하는 것을 특징으로 하는 정전기 방전 보호 회로.
  13. 제9 항에 있어서, 상기 N형 엘디모스 트랜지스터는,
    상기 제2 게이트를 포함하는 게이트 전극;
    제1 P형 웰 영역 내에 형성되는 제2 N형 도핑 영역을 포함하는 소스 전극;
    상기 제1 P형 웰 영역 내에 형성되는 제2 P형 도핑 영역을 포함하는 웰 바이어스 전극; 및
    N형 드리프트 영역 내에 형성되는 제3 N형 도핑 영역을 포함하는 드레인 전극을 포함하는 것을 특징으로 하는 정전기 방전 보호 회로.
  14. 제13 항에 있어서,
    상기 다이오드의 상기 제1 N형 웰 영역 및 상기 P형 드리프트 영역과 상기 N형 엘디모스 트랜지스터의 상기 제1 P형 웰 영역 및 상기 N형 드리프트 영역은 반도체 기판 위에 성장된 N형 에피택셜 층 내에 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
  15. 제14 항에 있어서,
    상기 N형 에피택셜 층 내에 제2 P형 웰 영역 및 제2 N형 웰 영역이 더 형성되고, 상기 P형 드리프트 영역은 상기 제2 P형 웰 영역 내에 형성되고 상기 N형 드리프트 영역은 상기 제2 N형 웰 영역 내에 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
  16. 제14 항에 있어서,
    상기 다이오드 및 상기 N형 엘디모스 트랜지스터가 형성되는 상기 반도체 기판의 상부 영역에 N형 매립 층이 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
  17. 제16 항에 있어서,
    상기 다이오드와 상기 N형 엘디모스 트랜지스터의 경계 영역에 상기 N형 매립 층을 관통하도록 깊은 트렌치가 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
  18. 제14 항에 있어서,
    상기 다이오드가 형성되는 상기 반도체 기판의 제1 상부 영역에 N형 매립 층이 형성되고 및 상기 N형 엘디모스 트랜지스터가 형성되는 상기 반도체 기판의 제2 상부 영역에 P형 매립 층이 형성되는 것을 특징으로 하는 정전기 방전 보호 회로.
  19. 제13 항에 있어서,
    상기 다이오드의 제1 게이트 아래의 게이트 산화막은 상기 N형 엘디모스 트랜지스터의 제2 게이트 아래의 게이트 산화막보다 더 두꺼운 것을 특징으로 하는 정전기 방전 보호 회로.
  20. 삭제
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