JP2014146791A - Ldmosトランジスタに基づくダイオード及びそれを含む静電気放電保護回路 - Google Patents
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Abstract
【課題】LDMOSトランジスタに基づくダイオード及びそれを含む静電気放電保護回路を提供する。
【解決手段】LDMOSトランジスタに基づくダイオード1000は、カソード電極ECTH及びアノード電極EANを含む。カソード電極は、P型LDMOSトランジスタのゲート610及びP型LDMOSトランジスタのN型ウェル320領域内に形成されるN型ドーピング領域420を含む。アノード電極は、P型LDMOSトランジスタのP型ドリフト領域310内に形成されるP型ドーピング領域410を含む。
【選択図】図1
【解決手段】LDMOSトランジスタに基づくダイオード1000は、カソード電極ECTH及びアノード電極EANを含む。カソード電極は、P型LDMOSトランジスタのゲート610及びP型LDMOSトランジスタのN型ウェル320領域内に形成されるN型ドーピング領域420を含む。アノード電極は、P型LDMOSトランジスタのP型ドリフト領域310内に形成されるP型ドーピング領域410を含む。
【選択図】図1
Description
本発明は、半導体集積回路に係り、より詳細にはLDMOSトランジスタに基づくダイオード及びそれを含む静電気放電保護回路に関する。
水平二重拡散型MOS(LDMOS:lateral double diffused metal oxide semiconductor、以下「LDMOS」と呼ぶ)トランジスタは、高速スイッチング応答、高入力インピーダンスを有する代表的な電力素子である。一般的に、LDMOSトランジスタなどを用いる高電圧工程では低電圧工程とは異なって抵抗とキャパシタとを用いてゲートカップリング(gate coupling)を適用することが容易ではない。LDMOSトランジスタのドレイン(drain)とゲート(gate)との間のポテンシャル差は、通常、数十Vの高電圧に該当するが、ゲートとソース(source)との間のポテンシャル差は、約5V程度の中間電圧に該当するようにゲート酸化膜(gate oxide)の厚さが決定される。従って、高電圧用LDMOSトランジスタのゲート酸化膜を用いたMOSキャパシタをゲートカップリングのためにLDMOSトランジスタのドレインとゲートとの間に直接接続できないという問題点がある。
前記のような問題点を解決するための本発明の一目的は、LDMOS工程を用いて具現されるLDMOSトランジスタに基づくダイオード(diode)を提供することにある。
本発明の他の目的は、前記LDMOSトランジスタに基づくダイオードによってトリガされる(triggered)静電気放電(ESD:electrostatic discharge)保護回路を提供することにある。
本発明のまた他の目的は、前記LDMOSトランジスタに基づくダイオード及びそれを含む静電気放電保護回路の製造方法を提供することにある。
上記一目的を達成するために、本発明の実施形態に係るLDMOSトランジスタに基づくダイオードはカソード電極及びアノード電極を含む。
前記カソード電極は、P型LDMOSトランジスタのゲート及び前記P型LDMOSトランジスタのN型ウェル領域内に形成されるN型ドーピング領域を含む。前記アノード電極は、前記P型LDMOSトランジスタのP型ドリフト領域内に形成されるP型ドーピング領域を含む。
前記カソード電極に含まれる前記ゲート及び前記N型ドーピング領域は垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されてもよい。
前記ゲートはN型不純物を用いてドーピングされてもよい。前記カソード電極に含まれる前記ゲート及び前記N型ドーピング領域は同じN型不純物を用いて同時にドーピングされてもよい。
前記P型ドーピング領域は、前記P型LDMOSトランジスタのドレイン領域をそのまま用い、前記N型ドーピング領域は、前記P型LDMOSトランジスタのソース領域を除去して前記N型ウェル領域のウェルバイアス領域を拡張した領域であってもよい。
前記N型ウェル領域及び前記P型ドリフト領域は、半導体基板上に成長されたN型エピタキシャル層内に形成されてもよい。
前記N型エピタキシャル層内にP型ウェル領域がさらに形成され、前記N型ドリフト領域は前記P型ウェル領域内に形成されてもよい。
前記半導体基板の上部領域にN型埋立層が形成されてもよい。
前記他の目的を達成するために、本発明の実施形態に係る静電気放電保護回路は、N型LDMOSトランジスタ、LDMOSトランジスタに基づくダイオード及び抵抗素子を含む。
前記N型LDMOSトランジスタは、第1電圧が印加される第1パッドと前記第1電圧より大きい第2電圧が印加される第2パッドとの間に結合される。前記ダイオードは、前記P型LDMOSトランジスタの第1ゲート及び前記P型LDMOSトランジスタの第1N型ウェル領域内に形成される第1N型ドーピング領域を含むカソード電極、及び前記P型LDMOSトランジスタのP型ドリフト領域内に形成される第1P型ドーピング領域を含むアノード電極を含み、前記カソード電極が前記第2パッドに接続され、前記アノード電極が前記N型LDMOSトランジスタの第2ゲートと接続される。前記抵抗素子は前記第2ゲートと前記第1パッドとの間に結合される。
前記カソード電極に含まれる前記第1ゲート及び前記第1N型ドーピング領域は、垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されてもよい。
前記カソード電極に含まれる前記第1ゲート及び前記第1N型ドーピング領域は、同じN型不純物を用いて同時にドーピングされてもよい。
前記ダイオードは、降伏電圧より小さい電圧が印加される場合には、前記カソード電極と前記アノード電極との間のキャパシタンスによって誘導された電圧を前記N型LDMOSトランジスタのゲートに印加し、前記降伏電圧より大きい電圧が印加される場合には前記ダイオードのオン状態抵抗と前記抵抗素子の抵抗によって分配された電圧を前記N型LDMOSトランジスタのゲートに印加してもよい。
前記N型LDMOSトランジスタは、前記第2ゲートを含むゲート電極、第1P型ウェル領域内に形成される第2N型ドーピング領域を含むソース電極、前記第1P型ウェル領域内に形成される第2P型ドーピング領域を含むウェルバイアス電極、及びN型ドリフト領域内に形成される第3N型ドーピング領域を含むドレイン電極を含んでもよい。
前記ダイオードの前記第1N型ウェル領域及び前記P型ドリフト領域と、前記N型LDMOSトランジスタの前記第1P型ウェル領域及び前記N型ドリフト領域は、半導体基板上に成長されたN型エピタキシャル層内に形成されてもよい。
前記N型エピタキシャル層内に第2P型ウェル領域及び第2N型ウェル領域がさらに形成され、前記P型ドリフト領域は前記第2P型ウェル領域内に形成され、前記N型ドリフト領域は前記第2N型ウェル領域内に形成されてもよい。
前記ダイオード及び前記N型LDMOSトランジスタが形成される前記半導体基板の上部領域にN型埋立層が形成されてもよい。
前記ダイオードと前記N型LDMOSトランジスタとの境界領域に前記N型埋立層を貫通するように深いトレンチが形成されてもよい。
前記ダイオードが形成される前記半導体基板の第1上部領域にN型埋立層が形成され、前記N型LDMOSトランジスタが形成される前記半導体基板の第2上部領域にP型埋立層が形成されてもよい。
前記ダイオードの第1ゲート下のゲート酸化膜は、前記N型LDMOSトランジスタの第2ゲート下のゲート酸化膜よりさらに厚くてもよい。
前記また他の目的を達成するために、本発明の実施形態に係るLDMOSトランジスタに基づくダイオード製造方法は、N型エピタキシャル層の第1上部領域にN型ウェル領域を形成する段階、前記第1上部領域と離隔した前記N型エピタキシャル層の第2上部領域にP型ドリフト領域を形成する段階、前記N型ウェル領域と前記P型ドリフト領域との間に上部表面と離隔するようにゲートを形成する段階、前記N型ウェル領域内にN型ドーピング領域を形成する段階、前記P型ドリフト領域内にP型ドーピング領域を形成する段階、並びに前記N型ドーピング領域及び前記ゲートを電気的に接続する段階を含む。
前記ダイオード製造方法は、半導体基板上部にN型埋立層を形成する段階、及び前記N型埋立層上に前記N型エピタキシャル層を形成する段階をさらに含んでもよい。
前記ダイオード製造方法は、N型不純物を用いて前記ゲートをドーピングする段階をさらに含んでもよい。
前記N型ドーピング領域を形成する段階及び前記ゲートをドーピングする段階は、前記N型ドーピング領域が形成される部分と前記ゲートが共に開放されたマスクパターンを用いて同時に行ってもよい。
前記ダイオード製造方法は、前記ゲートと前記P型ドーピング領域が離隔するように前記P型ドリフト領域内にフィールド酸化膜を形成する段階をさらに含んでもよい。
前記ダイオード製造方法は、前記第1上部領域と離隔した前記N型エピタキシャル層の第2上部領域にP型ウェル領域を形成する段階をさらに含み、前記P型ドリフト領域は前記P型ウェル領域内に形成されてもよい。
本発明の実施形態に係るLDMOSトランジスタに基づくダイオードは、一般的なSTI(shallow trench isolation)バウンドの接合ダイオード(junction diode)を具現するための別途のデザインルールを必要とせず、LDMOS工程のデザインルール(design rule)及び基本構造をそのまま用いて、容易に具現できる。
また、本発明の実施形態に係るLDMOSトランジスタに基づくダイオードはLDMOSトランジスタのような高い降伏電圧(breakdown voltage)を有する。
本発明の実施形態に係るLDMOSトランジスタに基づくダイオードを含む静電気放電保護回路は、前記ダイオードに内在するキャパシタンス成分によってESD発生時、初期から多量の電荷を放電させることによって向上された性能を有する。
本明細書に開示されている本発明の実施形態に対して、特定の構造的、機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本発明は、本明細書に説明された実施形態に限定されるものではない。
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想、及び技術範囲に含まれるすべての変更、均等物、代替物を含むと理解すべきである。
本明細書において、第1、第2等の用語は多様な構成要素を説明するのに使用されているが、これらの構成要素がこのような用語によって限定されるものではない。これらの用語は1つの構成要素を他の構成要素から区別する目的で使われ、例えば、本発明の権利範囲から逸脱しなければ第1構成要素は第2構成要素と命名することができ、同様に第2構成要素も第1構成要素と命名してもよい。
ある構成要素が他の構成要素に「接続されて」いる、または「接続して」いると言及されている場合には、その他の構成要素に直接的に接続されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含む。一方、ある構成要素が他の構成要素に「直接接続されて」いる、または「直接接続して」いると言及されている場合には、中間に他の構成要素は存在しない。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「直接〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様である。
本明細書で使用した用語は、単に特定の実施形態を説明するために使用したものであり、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。また、本明細書で、「含む」又は「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品又は、これを組み合わせたものが存在するということを示すものであって、1つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品又は、これを組み合わせたものなどの存在又は、付加の可能性を、予め排除するものではない。
また、別に定義しない限り、技術的あるいは科学的用語を含み、本明細書中において使用される全ての用語は、本発明が属する技術分野で通常の知識を有する者が、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義される用語と同じ用語は、関連技術の文脈上で有する意味と一致する意味を有すると理解するべきで、本明細書において明白に定義しない限り、理想的あるいは形式的な意味として解釈してはならない。
以下、図面を参照して、本発明の望ましい実施の形態の具体例を詳細に説明する。図面中の同一構成要素については同一参照符号を使用し、同一構成要素についての重複した説明は省略する。
図1は本発明の実施形態に係るLDMOSトランジスタに基づくダイオードの構造を示す断面図であり、図2は図1のダイオードの等価回路図である。
図1及び図2を参照すると、ダイオード1000は、カソード電極(cathode electrode、ECTH)及びアノード電極(anode electrode、EAN)を含む。ここで電極とは、ドーピング領域410、420のみを含むという意味でもあってもよく、ドーピング領域410、420に追加して垂直コンタクト801、802、803、804、及び/または、メタルパターン901、902を含む意味であってもよい。一つの電極は実質的に、等電位(equipotential)を形成する一つ以上の構造物を含んでもよい。
カソード電極ECTHは、少なくともゲート610及びN型ウェル領域(NWL)320内に形成されるN型ドーピング領域(N+)420を含んでもよい。アノード電極EANは少なくともP型ドリフト領域(PDFT)310内に形成されるP型ドーピング領域410を含んでもよい。図3及び図4を参照して後述するように、本発明の実施形態に係るダイオード1000はLDMOSトランジスタに基づく構造を有する。
即ち、LDMOSトランジスタのデザインルール(design rule)をそのまま活用し、LDMOSトランジスタの基本構造をそのまま用いるが、LDMOSトランジスタの一部構造のみを変形して本発明の実施形態に係るダイオード1000が形成される。図1はP型LDMOSトランジスタの基本構造を用いたダイオード1000を示している。ゲート610、N型ウェル領域320、P型ドリフト領域310及びP型ドーピング領域410は、前記P型LDMOSトランジスタと同じ構造を有してもよい。
カソード電極ECTHに含まれるゲート610及びN型ドーピング領域420は、垂直コンタクト801、802、803、及び、垂直コンタクト801、802、803を接続するメタルパターン901を通じて電気的に接続されてもよい。垂直コンタクト801、802、803は、ゲート酸化膜を実現するために蒸着された酸化膜510及び層間酸化膜700を貫通するビア(Via)などで具現されてもよい。この場合、ゲート610及びN型ドーピング領域420は、実質的に等電位を形成してもよい。N型ドーピング領域420とメタルパターン901を接続する垂直コンタクトの個数及びゲート610とメタルパターン901を接続する垂直コンタクトの個数は、多様に変更されてもよい。
アノード電極EANは、P型ドーピング領域410以外にも垂直コンタクト804及びメタルパターン902をさらに含んでもよい。
一実施形態において、ゲート610は、N型不純物を用いてドーピングされてもよい。図10を参照して後述するように、カソード電極ECTHに含まれるゲート610及びN型ドーピング領域420は、同じN型不純物を用いて同時にドーピングされてもよい。
一実施形態において、ゲート610とP型ドーピング領域410との間のP型ドリフト領域310内にフィールド酸化膜430が形成されてもよい。フィールド酸化膜430は、STI(shallow trench isolation)工程などを通じて形成されてもよく、高電圧が印加されるゲート610とP型ドーピング領域410を離隔させる役割をする。
一実施形態において、ダイオード1000は、半導体基板(PSUB)10を用いて形成されてもよい。例えば、半導体基板(PSUB)は、P型半導体基板であってもよい。半導体基板10上にN型エピタキシャル層(N−type epitaxial layer、NEPI)200が成長して(growed)、N型ウェル領域320及びP型ドリフト領域310は、N型エピタキシャル層200内に形成されてもよい。一実施形態において、半導体基板10の上部領域にN型埋立層110が形成され、N型埋立層110上にN型エピタキシャル層200が形成されてもよい。
図3はP型LDMOSトランジスタの構造を示す断面図であり、図4は図3のP型LDMOSトランジスタの等価回路図である。
図1のダイオード1000と図3のP型LDMOSトランジスタ1100の基本構造は類似しているので、重複する説明は省略する。
図3及び図4を参照すると、P型LDMOSトランジスタ1100は、ウェルバイアス電極EWB、ソース電極ES、ゲート電極EG及びドレイン電極EDを含む。ウェルバイアス電極EWBは、少なくともN型ウェル領域320内に形成されるウェルバイアス領域422を含み、ソース電極ESは少なくともN型ウェル領域320内に形成されるソース領域424を含む。ゲート電極EGは少なくともゲート612を含み、ドレイン電極EDは少なくともP型ドリフト領域(PDFT)310内に形成されるドレイン領域410を含む。
図1及び図3を比較すると、ダイオード1000のP型のドーピング領域410は、P型LDMOSトランジスタ1100のドレイン領域410をそのまま用いて、ダイオード1000のN型ドーピング領域420はP型LDMOSトランジスタ1100のソース領域424を除去してN型ウェル領域320にバイアス電圧を印加するためのウェルバイアス領域422を拡張して形成されることが分かる。
P型LDMOSトランジスタ1100において、ウェルバイアス領域422、ソース領域424及びゲート612は必ず電気的に接続される必要はないので垂直コンタクト801、802、803は、個別の金属パターン903、904、905にそれぞれ接続されてもよい。
このように、本発明の実施形態に係るLDMOSトランジスタに基づくダイオード1000は、LDMOS工程のデザインルール(design rule)及び基本構造をそのまま用いて容易に具現してもよい。また、本発明の実施形態に係るLDMOSトランジスタに基づくダイオード1000は、LDMOSトランジスタのような高い降伏電圧(breakdown voltage)を有する。
図5〜図13は、本発明の実施形態に係るLDMOSトランジスタに基づくダイオードの製造方法を説明するための断面図である。
図5を参照すると、半導体基板10の上部にN型埋立層110を形成する。半導体基板10上にN型埋立層110が形成される領域、即ち、ダイオードDgが形成される領域を定義するマスクパターン51を形成する。例えば、マスクパターン51は、半導体基板10の上部表面上に酸化膜と窒化膜を積層した後、エッチング工程を行って形成してもよい。マスクパターン51を用いてN型不純物を用いたイオン注入工程を行ってN型埋立層110を形成した後、マスクパターン51を湿式エッチングなどを行って除去する。
半導体基板10は、シリコン半導体基板、ガリウム−ヒ素半導体基板、シリコンゲルマニウム半導体基板、セラミック半導体基板、石英半導体基板、ガラス半導体基板などを含んでもよい。
図6を参照すると、N型埋立層110上にN型エピタキシャル層200を形成する。例えば、選択的エピタキシャル成長(selective epitaxial growth)方式、固相エピタキシャル成長(SPE:solid phase epitaxial growth)方式などを用いてN型エピタキシャル層200を形成してもよい。
図7を参照すると、N型エピタキシャル層200の第1上部領域にN型ウェル領域320を形成し、第1上部領域と離隔したN型エピタキシャル層200の第2上部領域にP型ドリフト領域310を形成する。図5を参照して説明したようなマスクパターンの形成、イオン注入工程及び前記マスクパターンの除去を行って、N型ウェル領域320及びN型エピタキシャル層200がそれぞれ形成されてもよい。
図8を参照すると、ゲート610とP型ドーピング領域410が離隔するようにP型ドリフト領域310内にフィールド酸化膜430を形成する。全体上部表面にパッド酸化膜52、パッド窒化膜53及びフォトレジスト54を形成した後、エッチング工程を行ってフィールド酸化膜430を形成する。例えば、フィールド酸化膜430はSTI(shallow trench isolation)工程を行って形成されてもよい。
図9を参照すると、N型ウェル320とP型ドリフト領域310との間に上部表面と離隔するようにゲート610を形成する。先ず、全体上部表面にゲート酸化膜を実現するための酸化膜510を形成し、酸化膜510上にポリシリコン膜を蒸着した後、パターニングしてポリシリコンゲート610を形成してもよい。ゲート610は、金属または、金属とポリシリコンとの組合せなど、多様な導電物質を用いて具現されてもよい。ゲート610は、N型ウェル320とP型ドリフト領域310の一部と重なるように形成されてもよい。ゲート610の側壁に側壁酸化物が追加的に形成されてもよい。
図10を参照すると、N型ウェル領域320内にN型ドーピング領域420を形成する。一方、上述のように、N型不純物を用いてゲート610をドーピングしてもよい。図10に示したように、N型ドーピング領域420が形成される部分とゲート610が共に開放されたマスクパターン56でN+イオン注入(IIP:ion implanting)領域を定義し、N型ウェル領域320より高濃度のN型不純物を用いて、N型ドーピング領域420の形成とゲート610のドーピングを同時に行ってもよい。N型ドーピング領域420が形成された後にマスクパターン56は除去する。
図11を参照すると、P型ドリフト領域310内にP型ドーピング領域410を形成する。P型ドーピング領域410が形成される部分が開放されたマスクパターン57でP+イオン注入(IIP:ion implanting)領域を定義し、P型ドリフト領域310より高濃度のP型不純物を用いてP型ドーピング領域410を形成してもよい。P型ドーピング領域410が形成された後にマスクパターン57は除去される。
図12を参照すると、層間絶縁膜を形成した後、所定領域をエッチングしてN型ドーピング領域420、ゲート610、P型ドーピング領域410を露出させる。高温の熱処理工程を行った後、金属膜を蒸着して垂直コンタクト801、802、803、804を形成する。以後、層間絶縁膜700の上部表面に対して平坦化工程を行ってメタル層を蒸着した後、それをパターニングして図13に示したようなメタルパターン901、902を形成する。上述のように垂直コンタクト801、802、803、及び、メタルパターン901を通じてN型ドーピング領域420及びゲート610を電気的に接続してもよい。
図5〜図13を参照して本発明の実施形態に係るLDMOSトランジスタに基づくダイオード1000を製造する方法の一例を説明したが、図5〜図13に示した工程の少なくとも一部は、その順序が変更されてもよく、LDMOSトランジスタ1100の構造及び製造工程に従って、一部工程が追加されてもよく、変更されてもよい。
図14は本発明の実施形態に係る静電気放電保護回路を示す回路図であり、図15は本発明の一実施形態に係る静電気放電保護回路を示す断面図である。
図14及び図15を参照すると、静電気放電(ESD:electrostatic discharge)保護回路2000は、N型LDMOSトランジスタNLDMOS、ダイオードDg及び抵抗素子Rgを含む。
図14及び図15には本発明の実施形態に係るLDMOSトランジスタに基づくダイオード1000をN型LDMOSトランジスタNLDMOSのゲートカップリングに用いたESD保護回路の一例を示したが、本発明の静電気放電保護回路は、必ずしも図14及び図15の構成に限定されるのではない。例えば、本発明の実施形態に係るLDMOSトランジスタに基づくダイオード1000はP型LDMOSトランジスタのゲートカップリングのために用いることもでき、SCR(silicon controlled rectifier)及び多様な構造のESD保護回路に用いてもよい。
図1〜図13を参照して上述のように、ダイオードDgは本発明の実施形態に従ってLDMOSトランジスタを変形して具現する。即ち、ダイオードDgは、P型LDMOSトランジスタの第1ゲート610及びP型LDMOSトランジスタの第1N型ウェル領域320内に形成される第1N型ドーピング領域420を含むカソード電極ECTH、及びP型LDMOSトランジスタのP型ドリフト領域310内に形成される第1P型ドーピング領域410を含むアノード電極EANを含む。カソード電極ECTHは第2パッド30に接続し、アノード電極EANはN型LDMOSトランジスタNLDMOSの第2ゲート620と接続される。
N型LDMOSトランジスタNLDMOSは、第1電圧が印加される第1パッド20と第1電圧より大きい第2電圧が印加される第2パッド30との間に結合される。抵抗素子RgはN型LDMOSトランジスタNLDMOSの第2ゲート620と第1パッド20との間に結合される。
上述のように、一般的にLDMOSトランジスタなどを用いる高電圧工程では、従来の低電圧工程とは異なって抵抗とキャパシタを用いてゲートカップリング(gate coupling)を適用することが容易ではない。また、従来には、N型LDMOSトランジスタNLDMOSのドレインとゲート間の寄生キャパシタ成分Cpを用いてゲートカップリングのためのMOSキャパシタを代替したりもする。しかし、この場合、ESDイベントの際に初期からN型LDMOSトランジスタNLDMOSのゲートにチャネル−オン動作を誘導できる程度の電圧を提供することはできず、単にトリガ電圧だけを若干落とす役割をする。
本発明の実施形態に係るLDMOSトランジスタに基づくダイオードDgを含む静電気放電保護回路2000は、第2パッド30を通じて高電圧のESDパルス32が印加される場合、これを迅速に放電させることによって内部回路INTを保護してもよい。静電気放電保護回路2000はダイオードDgに内在するキャパシタンス成分によってESD発生の際に初期から多量の電荷を放電させることによって向上した性能を有する。
図15には、図1〜図13を参照して説明したダイオードDgを共に示しているので、重複する説明は省略する。また、図15のN型LDMOSトランジスタNLDMOSは、図5〜図13を参照して説明したダイオードDgの製造工程と同一、または、類似する方式で形成されることがあるので、N型LDMOSトランジスタNLDMOSの構造を中心に説明する。
図15を参照すると、N型LDMOSトランジスタNLDMOSは、第2ゲート620を含むゲート電極EG、第1P型ウェル領域340内に形成される第2N型ドーピング領域451を含むソース電極ES、第1P型ウェル領域340内に形成される第2P型ドーピング領域452を含むウェルバイアス電極EWB、及びN型ドリフト領域330内に形成される第3N型ドーピング領域440を含むドレイン電極EDを含む。上述のように、垂直コンタクト805、806、807、808、及び、メタルパターン911、912、913、914が電極EWB、ES、EG、EDにそれぞれ含まれてもよい。抵抗素子Rgは、ゲートを形成するためのポリシリコンを用いて具現されてもよく、受動抵抗素子で具現されてもよい。
第2ゲート620と第3N型ドーピング領域440が離隔するようにN型ドリフト領域330内にフィールド酸化膜434を形成し、ダイオードDgとN型LDMOSトランジスタNLDMOSとの間の境界領域に素子分離のためのフィールド酸化膜432を形成してもよい。
ダイオードDgの第1N型ウェル領域320及びP型ドリフト領域310と、N型LDMOSトランジスタNLDMOSの第1P型ウェル領域340及びN型ドリフト領域330は、半導体基板10上に成長されたN型エピタキシャル層200内に形成されてもよい。
ダイオードDgが形成される半導体基板10の第1上部領域にN型埋立層110が形成され、N型LDMOSトランジスタNLDMOSが形成される半導体基板10の第2上部領域にP型埋立層120が形成されてもよい。第1P型ウェル領域340は、P型埋立層120と接触するように深く形成されてもよい。
図16は本発明の実施形態に係る静電気放電保護回路の性能を示す図である。
図16は本発明の実施形態に係るLDMOSトランジスタに基づくダイオードDgを用いた静電気放電保護回路2000に適用した70V級工程でのシリコンデータを示す。約100nsecのパルス幅を有するパルスの電圧レベルを順次に増加させながら測定したTLPプロット(transmission line pulsing plot)として、各パルスに応じてドットした(dotted)V−Iカーブ(C1)と漏洩電流カーブ(C2)を示している。
TLPプロット上から分かるように、本発明の実施形態に係るゲートカップリングスキーム(gate coupling scheme)の具現でESDイベント初期からESD電荷をN型LDMOSトランジスタNLDMOSのチャネル−オン(channel−on)動作を通じて放電させていることが分かる。従って、上述のように単純にN型LDMOSトランジスタNLDMOSのドレインとゲートとの間の寄生キャパシタ成分Cpのみを用いたゲートカップリングより多量のESD電荷をESD保護回路2000を通じて放電できることが分かる。
また、ESDイベントの際に、80V付近の降伏電圧(BV:breakdown voltage)以後の時点においても本発明の実施形態に係るダイオードDgのブレークダウン動作によってダイオードDgが逆方向ターンオン(reverse turn−on)されるので、ダイオードDgと抵抗素子Rgとの間のN型LDMOSトランジスタNLDMOSのゲートにはこれらの電圧分配(voltage dividing)による電圧が印加されてもよい。これは、ESDイベントの間にN型LDMOSトランジスタNLDMOSのゲートにカップリングを加速化させて小さいターンオン状態抵抗を維持させることができる。
つまり、P型LDMOSトランジスタの変形で容易に製作できるダイオードDgは、降伏電圧BVより小さい電圧が印加される場合には上述した寄生キャパシタ成分Cpに加えてカソード電極ECTHとアノード電極EANとの間のキャパシタンス、即ち、ジャンクションキャパシタ成分によって誘導された電圧をN型LDMOSトランジスタのゲートに印加し、降伏電圧BVより大きい電圧が印加される場合にはダイオードDgのオン状態抵抗と抵抗素子Rgの抵抗によって分配された電圧をN型LDMOSトランジスタNLDMOSのゲートに印加することによってゲートカップリングを加速化してもよい。
図17は本発明の他の実施形態に係る静電気放電保護回路を示す断面図である。図17の静電気放電保護回路2000aは、図15の静電気放電保護回路2000の構造とほとんど同一であるので重複する説明は省略して差異点だけを説明する。
図17を参照すると、静電気放電保護回路2000aにおいてダイオードDgの第1ゲート610の下のゲート酸化膜512は、N型LDMOSトランジスタNLDMOSの第2ゲート620の下のゲート酸化膜514より厚く形成される。N型LDMOSトランジスタNLDMOSの第2ゲート620よりダイオードDgの第1ゲート610に相対的により大きい電圧が印加されることを考慮してゲート酸化膜512の厚さを増加させることによって静電気放電保護回路2000aの信頼性を向上させてもよい。
図18は図17の静電気放電保護回路の製造方法を説明するための断面図である。
図18を参照すると、全体構造の上部表面に酸化膜510を形成し、ダイオードDgの第1ゲート610に相応する部分を除いた残り部分の酸化膜を全部除去する。以後、全体構造の上部表面に酸化膜511を形成する。このような方式でダイオードDgの第1ゲート610の下のゲート酸化膜512をN型LDMOSトランジスタNLDMOSの第2ゲート620の下のゲート酸化膜514より厚く形成してもよい。
図19、図20及び図21は、本発明のまた他の実施形態に係る静電気放電保護回路を示す断面図である。図19、図20及び図21の静電気放電保護回路2000b、2000c、2000dは、図15の静電気放電保護回路2000の構造とほぼ同一であるので重複する説明は省略して差異点だけを説明する。
図19を参照すると、N型エピタキシャル層200内に第2P型ウェル領域350及び第2N型ウェル領域360がさらに形成される。P型ドリフト領域310は第2P型ウェル領域350内に形成され、N型ドリフト領域330は第2N型ウェル領域360内に形成される。第2P型ウェル領域350のドーピング濃度はP型ドリフト領域310のドーピング濃度より低く、第2N型ウェル領域360のドーピング濃度はN型ドリフト領域330のドーピング濃度より低く決定される。このように、第2P型ウェル領域350及び第2N型ウェル領域360をさらに形成することによって、ダイオードDg及びN型LDMOSトランジスタNLDMOSの降伏電圧BVを増加させることができる。図19の実施形態はそれぞれ異なる降伏電圧を有するLDMOSトランジスタを同じ半導体基板を用いて共に集積する場合にドリフト領域のドーピング濃度を均一に維持しようとする場合に好適に用いることができる。
図20を参照すると、P型埋立層120の上にP型の深いウェル領域342が形成され、この場合第1P型ウェル領域344はP型の深いウェル領域342と接触する深さまで形成されてもよい。図20の実施形態は同じ半導体基板を用いて様々な種類の素子を共に集積するBCD(Bipolar−CMOS−DMOS)工程で前記の様々な種類の素子に対して同じ構造の第1P型ウェル領域を同時に形成しようとする場合に好適に用いることができる。
図21を参照すると、ダイオードDg及びN型LDMOSトランジスタNLDMOSが形成される半導体基板10の上部領域にN型埋立層112が形成されてもよい。即ち、図15に示したローカルN型埋立層110とローカルP型埋立層120が一つのグローバルN型埋立層112に代替されてもよい。
この場合、ダイオードDgとN型LDMOSトランジスタNLDMOSとの境界領域にN型埋立層112を貫通するように深いトレンチ390が形成されてもよい。深いトレンチ390はダイオードDgとN型LDMOSトランジスタNLDMOSとの間の電気的遮蔽(electrical shielding)効果を増大させるために形成されてもよい。深いトレンチ390は酸化膜391と導電性物質392とで充填(filled)されてもよい。
図22及び図23は、図21の静電気放電保護回路の製造方法を説明するための断面図である。
図22を参照すると、全体構造の上部表面にパッド酸化膜61とパッド窒化膜62を形成した後、DTI(deep trench isolation)工程を行って深いトレンチ390を形成する。例えば、パターニングされたハードマスク膜63をエッチング障壁としてパッド窒化膜62とパッド酸化膜61をエッチングした後、N型埋立層112を貫通するように深いトレンチ390を形成してもよい。
例えば、深いトレンチ390は、ボッシュ工程(bosch process)を用いて形成されてもよい。即ち、SF6または、O2プラズマを用いたICP DRIE(inductive coupled plasma deep reactive ion etching)工程とC4F8などのようなCFx系列のうち、いずれか1つを用いた側壁パッシベーション(passivation)工程を数回繰り返して深いトレンチ390を形成してもよい。
図23を参照すると、深いトレンチ390は酸化膜391と導電性物質392とで充填(filled)されてもよい。例えば、全体構造の上部から所定厚さのTEOS(Tetraethyl orthosilicate)酸化膜391を蒸着した後、熱処理工程を実行する。以後、全体構造の上部からポリシリコン392を蒸着した後、CMP(chemical mechanical polishing)工程を行って上部表面のポリシリコン膜を研磨する。このような方式で深いトレンチ390を充填して電気的遮蔽効果を増大させることができる。
図24は半導体メモリ装置の入出力パッド部のレイアウトの一例を示す図である。
図24を参照すると、入出力パッド部は複数の単位パッド領域を含む。図24において、1つの小さな四角形は1つの単位パッド領域(UPA;unit pad area)を現わし、単位長さUL間隔の単位パッド領域ごとに1つの単位バンプパッド及びバンプが形成され、隣接した単位バンプパッドは互いに電気的に分離する。 DQと表示されている単位パッド領域は、入出力データを伝送するためのデータバンプパッドを現わし、VDDQ及びVSSQと表示されている単位パッド領域は、電源電圧及び接地電圧が印加されるパワーバンプパッドを現わし、DQSと表示されている単位パッド領域は、データストロボバンプパッドを現わし、Nと表示されている単位パッド領域は、パッド上にバンプが形成されていないダミーパッドを現わし、DMと表示されている単位パッド領域はデータマスクバンプパッドを示す。
図24に示したように、電源電圧VDDQ及び接地電圧VSSQが印加される2つのパワーバンプパッドは互いに隣接して対をなしてもよい。図24には半導体メモリ装置の入出力パッド部の例を示したが、コントローラ、電力転換器、ディスプレイ駆動IC、RF装置など、多くの装置またはシステムは図24に示したように、高電圧が印加される電源電圧パッドと接地電圧パッドがカップルを成して形成される。
図25は図24の入出力パッド部の垂直的構造を説明するための断面図であり、図26は図24の入出力パッド部のパワーパッド領域の一例を示す図である。
図25は基板領域10、エピタキシャル領域11、上部領域12、バンプパッド14、15、及びバンプ16、17の垂直構造を単位パッド領域の単位長さULに対して概略的に示している。基板領域10、エピタキシャル領域11及び上部領域12には上述したような本発明の実施形態に係るダイオードDg及びそれを含む静電気放電保護回路2000が形成されてもよい。図25に示した構造物は一般的な半導体工程に伴うドーピング、パターニング、エッチング、蒸着、スパッタリング、熱処理などの技術を用いて形成されてもよい。
上部領域12は、複数のメタル層(metal layer)13を含み、メタル層13には一般的に信号ルーティング及び電圧供給のための配線が形成される。トランジスタのソース領域、ドレイン領域、ゲート、バンプパッド14、15は、メタル層13に形成された配線、即ち、メタルパターンとビア(Via)ホールのような層間垂直コンタクトを通じて電気的に接続されてもよい。導電性バンプ16、17がボールドロップ(ball drop)またはスクリーンプリンティング工程などを通じてバンプパッド14、15上に形成され、バンプ16、17を溶融点以上に加熱してリフロー(reflow)させることによってバンプ16、17とバンプパッド14、15との間の電気的接触を改善することができる。
図25及び図26を参照すると、電源電圧パッド16と接地電圧パッド17との間の下部に該当する基板領域10、エピタキシャル領域11及び上部領域12には本発明の実施形態に係る静電気放電保護回路ESDPが集積されて内部回路INTをESDから保護することができる。
静電気放電保護回路ESDPは、上述のように高い降伏電圧及び向上した性能を有するLDMOSトランジスタに基づくダイオード1000を用いて具現できる。静電気放電保護回路ESDPは図14で例示したように、LDMOSトランジスタに基づくダイオード1000をN型LDMOSトランジスタNLDMOSのゲートカップリングに用いた構成を有してもよく、SCR(silicon controlled rectifirer)動作を応用した構成及びその他の多様な構成に有することもできる。
図27及び図28は本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図である。
図27を参照すると、半導体パッケージ4000は、ベース基板(BASE)4010、ベース基板4010の上部に配置されたコントローラチップ(CTRL)4020及びコントローラチップ4020の上部に配置された少なくとも1つの半導体メモリチップ(MEM)4100を含む。ベース基板4010は、印刷回路基板(printed circuit board、PCB)であってもよく、コントローラチップ4020はマイクロプロセッサ(microprocessor unit、MPU)を含んでもよい。チップが積層された後、レジン4070などで半導体パッケージ4000の上部を塗布してもよい。
図27の実施形態において、半導体メモリチップ4100の入出力バンプ4021を通じて半導体メモリチップ4100とコントローラチップ4020とが電気的に接続され、コントローラチップ4020と印刷回路基板4010とは、ワイヤ4060を用いたボンディング方式によって電気的に接続してもよい。印刷回路基板4010の下面には外部装置との電気的接続のためのバンプ4011が形成されてもよい。
半導体メモリチップ4100、及び/または、コントローラチップ4020は本発明の実施形態に係る静電気放電保護回路を含み、外部に露出されたバンプ4011を通じてESDイベントが発生する場合、内部回路を効率的に保護してもよい。
図28を参照すると、半導体パッケージ5000は、ベース基板(BASE)5010、ベース基板5010の上部に配置されたコントローラチップ(CTRL)5020及びコントローラチップ5020の上部に配置された少なくとも1つの半導体メモリチップ(MEM)5100を含む。チップが積層された後、レジン5070などで半導体パッケージ50000の上部を塗布してもよい。
図28の実施形態において、半導体メモリチップ5100の入出力バンプ5022を通じて半導体メモリチップ5100とコントローラチップ5020とが電気的に接続され、コントローラチップ5020と印刷回路基板5010とは、バンプ5021を通じて電気的に接続されてもよい。コントローラチップ5020は、基板貫通ビア5060を含むことができ、この場合、印刷回路基板5010と半導体メモリチップ5100との間のインターフェース負荷抵抗が減少されて円滑な信号伝送が具現されることができる。印刷回路基板5010の下面には外部装置との電気的接続のためのバンプ5011が形成されてもよい。
半導体メモリチップ5100、及び/または、コントローラチップ5020は、本発明の実施形態に係る静電気放電保護回路を含み、外部に露出されたバンプ5011を通じてESDイベントが発生する場合、内部回路を効率的に保護してもよい。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
本発明の実施形態に係るLDMOSトランジスタに基づくダイオード及びそれを含む静電気放電保護回路は、ESDイベントに対応して内部回路の保護が要求される任意の装置及びシステムに好適に用いることができる。
特に本発明の実施形態に係るLDMOSトランジスタに基づくダイオード及びそれを含む静電気放電保護回路は、外部から高電圧を供給される装置及びシステムにより好適に用いることができる。
10 半導体基板
110 上部領域にN型埋立層
200 N型エピタキシャル層
310 P型ドリフト領域
320 N型ウェル領域
410,420 ドーピング領域
430 フィールド酸化膜
510 酸化膜
610 ゲート
700 層間酸化膜
801,802,803,804 垂直コンタクト
901,902 メタルパターン
1000 ダイオード
110 上部領域にN型埋立層
200 N型エピタキシャル層
310 P型ドリフト領域
320 N型ウェル領域
410,420 ドーピング領域
430 フィールド酸化膜
510 酸化膜
610 ゲート
700 層間酸化膜
801,802,803,804 垂直コンタクト
901,902 メタルパターン
1000 ダイオード
Claims (25)
- P型LDMOSトランジスタのゲート及び前記P型LDMOSトランジスタのN型ウェル領域内に形成されるN型ドーピング領域を含むカソード電極と、
前記P型LDMOSトランジスタのP型ドリフト領域内に形成されるP型ドーピング領域を含むアノード電極と、を含むことを特徴とするLDMOSトランジスタに基づくダイオード。 - 前記カソード電極に含まれる前記ゲート及び前記N型ドーピング領域は、垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されることを特徴とする請求項1に記載のLDMOSトランジスタに基づくダイオード。
- 前記ゲートはN型不純物を用いてドーピングされることを特徴とする請求項2に記載のLDMOSトランジスタに基づくダイオード。
- 前記カソード電極に含まれる前記ゲート及び前記N型ドーピング領域は、同じN型不純物を用いて同時にドーピングされることを特徴とする請求項2に記載のLDMOSトランジスタに基づくダイオード。
- 前記P型ドーピング領域は、前記P型LDMOSトランジスタのドレイン領域をそのまま用い、
前記N型ドーピング領域は、前記P型LDMOSトランジスタのソース領域を除去し、前記N型ウェル領域のウェルバイアス領域を拡張したことを特徴とする請求項1に記載のLDMOSトランジスタに基づくダイオード。 - 前記N型ウェル領域及び前記P型ドリフト領域は、半導体基板上に成長されたN型エピタキシャル層内に形成されることを特徴とする請求項1に記載のLDMOSトランジスタに基づくダイオード。
- 前記N型エピタキシャル層内にP型ウェル領域がさらに形成され、前記N型ドリフト領域は前記P型ウェル領域内に形成されることを特徴とする請求項6に記載のLDMOSトランジスタに基づくダイオード。
- 前記半導体基板の上部領域にN型埋立層が形成されることを特徴とする請求項6に記載のLDMOSトランジスタに基づくダイオード。
- 第1電圧が印加される第1パッドと前記第1電圧より大きい第2電圧が印加される第2パッドとの間に結合されたN型LDMOSトランジスタと、
P型LDMOSトランジスタの第1ゲート及び前記P型LDMOSトランジスタの第1N型ウェル領域内に形成される第1N型ドーピング領域を含むカソード電極、及び前記P型LDMOSトランジスタのP型ドリフト領域内に形成される第1P型ドーピング領域を含むアノード電極を含み、前記カソード電極が前記第2パッドに接続され、前記アノード電極が前記N型LDMOSトランジスタの第2ゲートと接続されるLDMOSトランジスタに基づくダイオードと、
前記第2ゲートと前記第1パッドとの間に結合された前記抵抗素子と、を含むことを特徴とする静電気放電保護回路。 - 前記カソード電極に含まれる前記第1ゲート及び前記第1N型ドーピング領域は、垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されることを特徴とする請求項9に記載の静電気放電保護回路。
- 前記カソード電極に含まれる前記第1ゲート及び前記第1N型ドーピング領域は、同じN型不純物を用いて同時にドーピングされることを特徴とする請求項10に記載の静電気放電保護回路。
- 前記ダイオードは、
降伏電圧より小さい電圧が印加される場合には、前記カソード電極と前記アノード電極との間のキャパシタンスによって誘導された電圧を前記N型LDMOSトランジスタの第2ゲートに印加し、
前記降伏電圧より大きい電圧が印加される場合には、前記ダイオードのオン状態抵抗と前記抵抗素子の抵抗によって分配された電圧を前記N型LDMOSトランジスタの第2ゲートに印加することを特徴とする請求項9に記載の静電気放電保護回路。 - 前記N型LDMOSトランジスタは、
前記第2ゲートを含むゲート電極と、
第1P型ウェル領域内に形成される第2N型ドーピング領域を含むソース電極と、
前記第1P型ウェル領域内に形成される第2P型ドーピング領域を含むウェルバイアス電極と、
N型ドリフト領域内に形成される第3N型ドーピング領域を含むドレイン電極と、を含むことを特徴とする請求項9に記載の静電気放電保護回路 。 - 前記ダイオードの前記第1N型ウェル領域及び前記P型ドリフト領域と、前記N型LDMOSトランジスタの前記第1P型ウェル領域及び前記N型ドリフト領域は、半導体基板上に成長されたN型エピタキシャル層内に形成されることを特徴とする請求項13に記載の静電気放電保護回路。
- 前記N型エピタキシャル層内に第2P型ウェル領域及び第2N型ウェル領域がさらに形成され、前記P型ドリフト領域は前記第2P型ウェル領域内に形成され、前記N型ドリフト領域は前記第2N型ウェル領域内に形成されることを特徴とする請求項14に記載の静電気放電保護回路。
- 前記ダイオード及び前記N型LDMOSトランジスタが形成される前記半導体基板の上部領域にN型埋立層が形成されることを特徴とする請求項14に記載の静電気放電保護回路。
- 前記ダイオードと前記N型LDMOSトランジスタとの境界領域に前記N型埋立層を貫通するように深いトレンチが形成されることを特徴とする請求項16に記載の静電気放電保護回路。
- 前記ダイオードが形成される前記半導体基板の第1上部領域にN型埋立層が形成され、前記N型LDMOSトランジスタが形成される前記半導体基板の第2上部領域にP型埋立層が形成されることを特徴とする請求項14に記載の静電気放電保護回路。
- 前記ダイオードの第1ゲート下のゲート酸化膜は、前記N型LDMOSトランジスタの第2ゲート下のゲート酸化膜よりさらに厚いことを特徴とする請求項13に記載の静電気放電保護回路。
- N型エピタキシャル層の第1上部領域にN型ウェル領域を形成する段階と、
前記第1上部領域と離隔した前記N型エピタキシャル層の第2上部領域にP型ドリフト領域を形成する段階と、
前記N型ウェル領域と前記P型ドリフト領域との間に上部表面と離隔するようにゲートを形成する段階と、
前記N型ウェル領域内にN型ドーピング領域を形成する段階と、
前記P型ドリフト領域内にP型ドーピング領域を形成する段階と、
前記N型ドーピング領域及び前記ゲートを電気的に接続する段階と、を含むことを特徴とするLDMOSトランジスタに基づくダイオード製造方法。 - 半導体基板の上部にN型埋立層を形成する段階と、
前記N型埋立層上に前記N型エピタキシャル層を形成する段階と、をさらに含むことを特徴とする請求項20に記載のLDMOSトランジスタに基づくダイオード製造方法。 - N型不純物を用いて前記ゲートをドーピングする段階をさらに含むことを特徴とする請求項20に記載のLDMOSトランジスタに基づくダイオード製造方法。
- 前記N型ドーピング領域を形成する段階及び前記ゲートをドーピングする段階は、
前記N型ドーピング領域が形成される部分と前記ゲートが共に開放されたマスクパターンを用いて同時に行われることを特徴とする請求項22に記載のLDMOSトランジスタに基づくダイオード製造方法。 - 前記ゲートと前記P型ドーピング領域が離隔するように前記P型ドリフト領域内にフィールド酸化膜を形成する段階をさらに含むことを特徴とする請求項20に記載のLDMOSトランジスタに基づくダイオード製造方法。
- 前記第1上部領域と離隔した前記N型エピタキシャル層の第3上部領域にP型ウェル領域を形成する段階をさらに含み、
前記P型ドリフト領域は前記P型ウェル領域内に形成されることを特徴とする請求項20に記載のLDMOSトランジスタに基づくダイオード製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (22)
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JP6242678B2 (ja) * | 2013-12-25 | 2017-12-06 | 住友化学株式会社 | 窒化物半導体素子及びその製造方法 |
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CN104835837B (zh) * | 2015-06-05 | 2017-07-28 | 杭州士兰微电子股份有限公司 | 高压半导体器件及其制造方法 |
US9831340B2 (en) | 2016-02-05 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and associated fabricating method |
US9761707B1 (en) * | 2016-08-19 | 2017-09-12 | Nxp Usa, Inc. | Laterally diffused MOSFET with isolation region |
US10347621B2 (en) * | 2016-10-12 | 2019-07-09 | Texas Instruments Incorporated | Electrostatic discharge guard ring with snapback protection |
TWI597838B (zh) * | 2016-11-01 | 2017-09-01 | 世界先進積體電路股份有限公司 | 半導體元件及其製造方法 |
US10243047B2 (en) * | 2016-12-08 | 2019-03-26 | Globalfoundries Inc. | Active and passive components with deep trench isolation structures |
US9905558B1 (en) | 2016-12-22 | 2018-02-27 | Texas Instruments Incorporated | Conductivity modulated drain extended MOSFET |
TWI629785B (zh) * | 2016-12-29 | 2018-07-11 | 新唐科技股份有限公司 | 高電壓積體電路的高電壓終端結構 |
US9748339B1 (en) | 2017-01-06 | 2017-08-29 | Vanguard International Semiconductor Corporation | Semiconductor device and method for fabricating the same |
JP2019129230A (ja) * | 2018-01-24 | 2019-08-01 | 東芝メモリ株式会社 | 半導体装置 |
US10529704B1 (en) * | 2018-10-01 | 2020-01-07 | Globalfoundries Inc. | Auxiliary gate antenna diodes |
US11302687B2 (en) * | 2019-10-30 | 2022-04-12 | Globalfoundries Singapore Pte. Ltd. | Semiconductor device and method of forming the same |
US11817447B2 (en) * | 2019-12-10 | 2023-11-14 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection element and semiconductor devices including the same |
US11532607B2 (en) | 2020-08-19 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | ESD structure and semiconductor structure |
TWI768451B (zh) * | 2020-08-31 | 2022-06-21 | 創意電子股份有限公司 | 半導體結構以及靜電放電保護電路 |
TWI743977B (zh) * | 2020-09-04 | 2021-10-21 | 瑞昱半導體股份有限公司 | 二極體及其半導體結構 |
CN112992834B (zh) * | 2021-02-09 | 2022-02-18 | 捷捷微电(上海)科技有限公司 | 一种源栅间接电连接的先进二极管封装结构 |
CN115863443B (zh) * | 2022-12-16 | 2023-11-24 | 扬州国宇电子有限公司 | 一种瞬态电压抑制二极管及其制备方法 |
Family Cites Families (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE68926384T2 (de) * | 1988-11-29 | 1996-10-10 | Toshiba Kawasaki Kk | Lateraler Leitfähigkeitsmodulations-MOSFET |
GB9423424D0 (en) * | 1994-11-14 | 1995-01-11 | Fuji Electric Co Ltd | Semiconductor device |
SE513284C2 (sv) * | 1996-07-26 | 2000-08-14 | Ericsson Telefon Ab L M | Halvledarkomponent med linjär ström-till-spänningskarasterik |
KR100487413B1 (ko) | 1998-04-22 | 2006-04-21 | 주식회사 하이닉스반도체 | 이에스디(esd)보호회로 |
US6489653B2 (en) | 1999-12-27 | 2002-12-03 | Kabushiki Kaisha Toshiba | Lateral high-breakdown-voltage transistor |
JP2001358297A (ja) | 2000-06-14 | 2001-12-26 | Nec Corp | 静電保護回路 |
US6894324B2 (en) | 2001-02-15 | 2005-05-17 | United Microelectronics Corp. | Silicon-on-insulator diodes and ESD protection circuits |
TW519749B (en) | 2002-01-23 | 2003-02-01 | United Microelectronics Corp | Gateless diode device of ESD protection circuit and its manufacturing method |
US6898060B2 (en) | 2003-05-27 | 2005-05-24 | Hewlett-Packard Development Company, L.P. | Gated diode overvoltage protection |
US20060092592A1 (en) | 2004-10-14 | 2006-05-04 | Taiwan Semiconductor Manufacturing Co. | ESD protection circuit with adjusted trigger voltage |
KR100638456B1 (ko) * | 2004-12-30 | 2006-10-24 | 매그나칩 반도체 유한회사 | 이에스디 보호회로 및 그 제조방법 |
US7609493B1 (en) | 2005-01-03 | 2009-10-27 | Globalfoundries Inc. | ESD protection circuit and method for lowering capacitance of the ESD protection circuit |
WO2006072148A1 (en) | 2005-01-07 | 2006-07-13 | Ami Semiconductor Belgium Bvba | Hybrid esd clamp |
US7064407B1 (en) * | 2005-02-04 | 2006-06-20 | Micrel, Inc. | JFET controlled schottky barrier diode |
US7466006B2 (en) * | 2005-05-19 | 2008-12-16 | Freescale Semiconductor, Inc. | Structure and method for RESURF diodes with a current diverter |
JP4724472B2 (ja) | 2005-06-08 | 2011-07-13 | 新日本無線株式会社 | 半導体集積回路 |
US7382593B2 (en) | 2005-09-14 | 2008-06-03 | Fairchild Semiconductor | Method of linearizing ESD capacitance |
TWI270192B (en) | 2005-10-28 | 2007-01-01 | Winbond Electronics Corp | Electro-static discharge protection circuit |
US7679870B2 (en) | 2006-10-02 | 2010-03-16 | Win Semiconductors Corp. | On-chip ESD protection circuit using enhancement-mode HEMT/MESFET technology |
WO2008155729A1 (en) | 2007-06-21 | 2008-12-24 | Nxp B.V. | Esd protection circuit |
US8138049B2 (en) * | 2009-05-29 | 2012-03-20 | Silergy Technology | Fabrication of lateral double-diffused metal oxide semiconductor (LDMOS) devices |
JP5460279B2 (ja) * | 2009-12-11 | 2014-04-02 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
JP5434961B2 (ja) * | 2010-08-04 | 2014-03-05 | 株式会社デンソー | 横型ダイオードを有する半導体装置 |
US20120049241A1 (en) | 2010-08-27 | 2012-03-01 | National Semiconductor Corporation | CDM-resilient high voltage ESD protection cell |
US20120162832A1 (en) * | 2010-12-27 | 2012-06-28 | Global Unichip Corp. | Esd protection circuit for multi-powered integrated circuit |
TWI469306B (zh) * | 2011-04-29 | 2015-01-11 | Faraday Tech Corp | 靜電放電保護電路 |
CN103094359B (zh) * | 2011-10-31 | 2016-05-11 | 无锡华润上华半导体有限公司 | 高压肖特基二极管及其制作方法 |
JP5842720B2 (ja) * | 2012-04-19 | 2016-01-13 | 株式会社ソシオネクスト | 出力回路 |
-
2013
- 2013-01-25 KR KR1020130008397A patent/KR102016986B1/ko active IP Right Grant
- 2013-11-18 US US14/082,742 patent/US9093287B2/en active Active
-
2014
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- 2014-01-24 CN CN201410033871.3A patent/CN103972303B/zh active Active
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170025685A (ko) * | 2015-08-31 | 2017-03-08 | 삼성전자주식회사 | 정전기 방전 보호 장치 및 이를 포함하는 전자 장치 |
KR102374203B1 (ko) | 2015-08-31 | 2022-03-15 | 삼성전자주식회사 | 정전기 방전 보호 장치 및 이를 포함하는 전자 장치 |
CN105529364A (zh) * | 2016-01-29 | 2016-04-27 | 上海华虹宏力半导体制造有限公司 | 用于esd保护的pldmos |
CN105529364B (zh) * | 2016-01-29 | 2018-08-21 | 上海华虹宏力半导体制造有限公司 | 用于esd保护的pldmos |
Also Published As
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