TWI768451B - 半導體結構以及靜電放電保護電路 - Google Patents

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Abstract

一種半導體結構至少對應串聯耦接的一第一二極體以及一第二二極體。第一深井區位於基板之上。第一井區位於第一深井區之上。兩第二井區位於第一井區的兩側。第一摻雜區以及第二摻雜區位於第一井區之上。第一摻雜區與第二摻雜區之間配置有第一隔離區。第二深井區位於基板之上。第三井區位於第二深井區之上。兩第四井區位於第三井區的兩側。第三摻雜區以及第四摻雜區位於第三井區之上。第三摻雜區與第四摻雜區之間配置有第二隔離區。第二摻雜區連接第三摻雜區。

Description

半導體結構以及靜電放電保護電路
本揭示中所述實施例內容是有關於一種半導體技術，特別關於一種形成二極體串的半導體結構以及具有此二極體串的靜電放電保護電路。
隨著積體電路技術的發展，電晶體的尺寸越來越小。據此，電晶體的耐壓也越來越小。為避免靜電放電(electrostatic discharge，ESD)會對積體電路施加過度電性應力(electrical overstress，EOS)，一般會利用靜電放電保護電路來保護積體電路。
然而，現有技術中的靜電放電保護電路具有較大的寄生電容值，因此其不適用於高速的應用中。
本揭示之一些實施方式是關於一種半導體結構。半導體結構至少對應一第一二極體以及一第二二極體且第一二極體與第二二極體串聯連接。半導體結構包含一第一深井區、一第一井區、兩第二井區、一第一摻雜區、一第二摻雜區、一第二深井區、一第三井區、兩第四井區、一第三摻雜區以及一第四摻雜區。第一深井區位於一基板之上。第一井區位於第一深井區之上。兩第二井區位於第一井區的兩側。第一摻雜區位於第一井區之上。第二摻雜區位於第一井區之上。第一摻雜區與第二摻雜區之間配置有一第一隔離區。第二深井區位於基板之上。第三井區位於第二深井區之上。兩第四井區位於第三井區的兩側。第三摻雜區位於第三井區之上。第四摻雜區位於第三井區之上。第三摻雜區與第四摻雜區之間配置有一第二隔離區。第二摻雜區連接第三摻雜區。
在一些實施例中，第一深井區、第二深井區、該些第二井區、第二摻雜區、該些第四井區以及第四摻雜區為N型。第一井區、第一摻雜區、第三井區以及第三摻雜區為P型。
在一些實施例中，半導體結構更包含一第五井區。第五井區位於該些第二井區中的一者與該些第四井區中的一者之間。第五井區為P型。
在一些實施例中，第二深井區分離於第一深井區。
在一些實施例中，基板包含一突出部，且突出部位於第二深井區與第一深井區之間。
本揭示之一些實施方式是關於一種靜電放電保護電路。靜電放電保護電路包含一第一二極體串。第一二極體串包含複數二極體。第一二極體串聯連接於一輸入/輸出端與一電源電壓之間。第一二極體串的半導體結構包含一第一深井區、一第一井區、兩第二井區、一第一摻雜區、一第二摻雜區、一第二深井區、一第三井區、兩第四井區、一第三摻雜區以及一第四摻雜區。第一深井區位於一基板之上。第一井區位於第一深井區之上。兩第二井區位於第一井區的兩側。第一摻雜區位於第一井區之上。第二摻雜區位於第一井區之上。第一摻雜區與第二摻雜區之間配置有一第一隔離區。第二深井區位於基板之上。第三井區位於第二深井區之上。兩第四井區位於第三井區的兩側。第三摻雜區位於第三井區之上。第四摻雜區位於第三井區之上。第三摻雜區與第四摻雜區之間配置有一第二隔離區。第二摻雜區連接第三摻雜區。當輸入/輸出端發生一第一靜電放電事件，一第一靜電放電電流流經第一二極體串。
在一些實施例中，第二深井區分離於第一深井區。
在一些實施例中，基板包含一突出部，且突出部位於第二深井區與第一深井區之間。
在一些實施例中，第一摻雜區為第一二極體串的陽極端，且第四摻雜區為第一二極體串的陰極端。
在一些實施例中，靜電放電保護電路更包含一第二二極體串。第二二極體串包含複數二極體。第二二極體串聯連接於輸入/輸出端以及一地端之間。當輸入/輸出端發生一第二靜電放電事件，一第二靜電放電電流經由二極體串流至地端。
在一些實施例中，第一靜電放電電流為一正電流，且第二靜電放電電流為一負電流。
綜上所述，本揭示的半導體結構具有較小的寄生電容值，因此可適用於高速的應用中。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本揭示所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭示所涵蓋的範圍。另外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。
在本文中，使用第一、第二與第三等等之詞彙，是用於描述各種元件、組件、區域、層與/或區塊是可以被理解的。但是這些元件、組件、區域、層與/或區塊不應該被這些術語所限制。這些詞彙只限於用來辨別單一元件、組件、區域、層與/或區塊。因此，在下文中的一第一元件、組件、區域、層與/或區塊也可被稱為第二元件、組件、區域、層與/或區塊，而不脫離本案的本意。
參考第1A圖。第1A圖是依照本揭示一些實施例所繪示的靜電放電保護電路100A的示意圖。以第1A圖示例而言，靜電放電保護電路100A包含輸入/輸出端PAD以及二極體D1-D2。
在一些實施例中，輸入/輸出端PAD可為一接墊且耦接其他核心元件(core device)。二極體D1-D2串聯連接以形成二極體串。此二極體串包含陽極端ANODE以及陰極端CATHODE。陽極端ANODE耦接輸入/輸出端PAD。陰極端CATHODE耦接電源電壓VDD。
在一些實施例中，輸入/輸出端PAD所接收到的電壓範圍可為-0.5伏特至2.4伏特，電源電壓VDD可為1.8伏特。上述輸入/輸出端PAD的電壓值以及電源電壓VDD的電壓值僅為示例，各種適用的電壓值皆在本揭示的範圍中。
在運作上，當輸入/輸出端PAD未發生靜電放電(electrostatic discharge，ESD)事件時，二極體D1-D2並未導通。當輸入/輸出端PAD發生正電流的靜電放電事件時，二極體D1-D2導通以使靜電放電電流I1(正電流)可經由二極體D1-D2流至電源電壓VDD。舉例而言，當輸入/輸出端PAD發生靜電放電事件造成輸入/輸出端PAD的電壓高於電源電壓VDD且輸入/輸出端PAD的電壓與電源電壓VDD之間的差值大於兩個二極體的導通電壓時，二極體D1-D2將會導通。在這個情況下，靜電放電電流I1(正電流)可經由導通的二極體D1-D2流至陰極端CATHODE(電源電壓VDD)，以避免靜電放電事件造成其他電路異常運作。
參考第1B圖。第1B圖是依照本揭示一些實施例所繪示的靜電放電保護電路100B的示意圖。第1B圖中的靜電放電保護電路100B與第1A圖中的靜電放電保護電路100A之間的主要差異為，靜電放電保護電路100B更包含二極體D3-D4。二極體D3-D4串聯連接以形成另一二極體串。以第1B圖示例而言，二極體D3耦接輸入/輸出端PAD，且二極體D4耦接地端GND。地端GND的地電壓VSS可為0伏特。
在運作上，當輸入/輸出端PAD未發生靜電放電事件時，二極體D3-D4亦未導通。當輸入/輸出端PAD發生負電流的靜電放電事件時，二極體D3-D4導通以使靜電放電電流I2(負電流)可經由二極體D3-D4流至地端GND。舉例而言，當輸入/輸出端PAD發生靜電放電事件造成地電壓VSS高於輸入/輸出端PAD的電壓且地電壓VSS與輸入/輸出端PAD的電壓之間的差值大於兩個二極體的導通電壓時，二極體D3-D4將會導通。在這個情況下，靜電放電電流I2(負電流)可經由導通的二極體D3-D4流至地端GND，以避免靜電放電事件造成其他電路異常運作。
參考第2圖。第2圖是依照本揭示一些實施例所繪示的半導體結構200的示意圖。在一些實施例中，第2圖的半導體結構200用以實現第1A圖或第1B圖中的二極體D1-D2。
以第2圖示例而言，半導體結構200包含基板201、第一深井區212、第一井區213、兩第二井區214、第一摻雜區215、第二摻雜區216、第二深井區222、第三井區223、兩第四井區224、第三摻雜區225以及第四摻雜區226。
第一深井區212位於基板201之上。第一井區213位於第一深井區212之上。兩第二井區214位於第一井區213的兩側。第一摻雜區215位於第一井區213之上。第二摻雜區216位於第一井區213之上。第一摻雜區215與第二摻雜區216之間配置有第一隔離區STI1。
相似地，第二深井區222位於基板201之上。第二深井區222分離於第一深井區212。以第2圖示例而言，基板201的突出部2011設置於第二深井區222與第一深井區212之間。另外，第三井區223位於第二深井區222之上。兩第四井區224位於第三井區223的兩側。第三摻雜區225位於第三井區223之上。第四摻雜區226位於第三井區223之上。第三摻雜區225與第四摻雜區226之間配置有第二隔離區STI2。另外，第三摻雜區225與第二摻雜區216之間配置有第三隔離區STI3，且第五井區231設置於其中一第二井區214與其中一第四井區224之間。
在一些實施例中，第一深井區212、第二深井區222、該些第二井區214、第二摻雜區216、該些第四井區224以及第四摻雜區226為N型，且基板201、第一井區213、第一摻雜區215、第三井區223以及第三摻雜區225為P型，但本揭示不以此為限。
第3圖是依照本揭示一些實施例所繪示的第2圖中半導體結構200的等效電路圖。參考第1A-3圖。第2圖中的第一摻雜區215形成第1A圖(或第1B圖或第3圖)中的陽極端ANODE，且第2圖中的第四摻雜區226形成第1A圖(或第1B圖或第3圖)中的陰極端CATHODE。第2圖中的第一井區213與第二摻雜區216之間形成第1A圖(或第1B圖或第3圖)中的二極體D1，且第2圖中的第三井區223與第四摻雜區226之間形成第1A圖(或第1B圖或第3圖)中的二極體D2。另外，第2圖中的第二摻雜區216連接第三摻雜區225等效於將第1A圖(或第1B圖或第3圖)中的二極體D1與第1A圖(或第1B圖或第3圖)中的二極體D2串聯連接。
在一些相關技術中，半導體結構中並未配置第一深井區212以及第二深井區222。在這種配置下，會發生漏電問題。
相較於上述相關技術，在本揭示中，第一深井區212可將第一井區213(例如：P型)與基板201(例如：P型)隔絕開且第二深井區222可將第三井區223(例如：P型)與基板201(例如：P型)隔絕開。據此，可避免漏電問題且可使半導體結構200能夠用於負電壓中。在一些實施例中，第一深井區212以及第二深井區222可為浮接(floating)狀態。
以第2圖示例而言，第一深井區212與基板201之間形成第一寄生電容Cpsub1。第一寄生電容Cpsub1的寄生電容值相關於第一深井區212與基板201之間的接觸面積。舉例而言，第一寄生電容Cpsub1的寄生電容值正比於第一深井區212與基板201之間的接觸面積。相似地，第二深井區222與基板201之間形成第二寄生電容Cpsub2。第二寄生電容Cpsub2的寄生電容值相關於第二深井區222與基板201之間的接觸面積。舉例而言，第二寄生電容Cpsub2的寄生電容值正比於第二深井區222與基板201之間的接觸面積。
在一些實施例中，第一深井區212的尺寸相同於第二深井區212的尺寸。舉例而言，第一深井區212的長度、寬度以及高度分別與第二深井區212的長度、寬度以及高度相同。在一些其他的實施例中，第一深井區212的尺寸亦可相異於第二深井區212的尺寸。
在一些相關技術中，第一井區213以及第三井區223下方是單一個尺寸較大的N型深井區。也就是說，此單一個N型深井區上方設置有第一井區213以及第三井區223，在這種配置下，會在第1A圖(或第1B圖或第3圖)中陽極端ANODE形成一個寄生電容值較大的寄生電容。基於以下公式(1)可知，若頻率f很低，阻抗Z會很大。據此，若頻率f很高，則電容值C需設計的小一點以增加阻抗，進而降低插入損失(insertion loss)。
Figure 02_image001
相較於上述相關技術，在本揭示的半導體結構200中，是採用兩個分離且尺寸較小的N型深井區(第一深井區212以及第二深井區212)。在這種配置下，會形成第1A圖(或第1B圖或第3圖)中寄生電容值較小的第一寄生電容Cpsub1以及第二寄生電容Cpsub2。另外，以第1A圖或第1B圖示例而言，第二寄生電容Cpsub2會疊接(cascode)到二極體電容Cdiode。
Figure 02_image003
Figure 02_image005
其中C_total為總電容值，C_diode為二極體電容Cdiode的電容值，C_psub1為第一寄生電容Cpsub1的電容值，且C_psub2為第一寄生電容Cpsub2的電容值。
基於上列公式(2-1)以及公式(2-2)，當第二寄生電容Cpsub2疊接到二極體電容Cdiode時，會造成總電容的電容值C_total降低。由於電容值C_total降低，因此可增加阻抗以降低插入損失(基於公式(1))。據此，本揭示中的半導體結構200將可用於高速的應用中。高速的應用例如但不限於射頻技術。
參考第4圖。第4圖是依照本揭示一些實施例所繪示的典型-典型角落(TT corner)的寄生電容值與輸入電壓的關係圖。也就是說，第4圖是在室溫環境且N型電晶體以及P型電晶體皆操作在一般典型速度下所測得的寄生電容值與輸入電壓的關係。輸入電壓是第1A圖或第1B圖中輸入/輸出端PAD所接收到的電壓值(-0.5伏特至2.4伏特)。以第4圖示例而言，本揭示(採用分離且尺寸較小的N型深井區212以及222)的寄生電容值Dnew在典型-典型角落是小於其它相關技術(採用單一個尺寸較大的N型深井區)的寄生電容值Dn。據此，可有效地增加阻抗以降低插入損失。
參考第5圖。第5圖是依照本揭示一些實施例所繪示的快速-快速角落(FF corner)的寄生電容值與輸入電壓的關係圖。也就是說，第5圖是在室溫環境且N型電晶體以及P型電晶體皆操作在較快速度下所測得的寄生電容值與輸入電壓的關係。以第5圖示例而言，本揭示(採用分離且尺寸較小的N型深井區212以及222)的寄生電容值Dnew在快速-快速角落是小於其它相關技術(採用單一個尺寸較大的N型深井區)的寄生電容值Dn。據此，可有效地增加阻抗以降低插入損失。
參考第6圖。第6圖是依照本揭示一些實施例所繪示的慢速-慢速角落(SS corner)的寄生電容值與輸入電壓的關係圖。也就是說，第6圖是在室溫環境且N型電晶體以及P型電晶體皆操作在較慢速度下所測得的寄生電容值與輸入電壓的關係。以第6圖示例而言，本揭示(採用分離且尺寸較小的N型深井區212以及222)的寄生電容值Dnew在慢速-慢速角落是小於其它相關技術(採用單一個尺寸較大的N型深井區)的寄生電容值Dn。據此，可有效地增加阻抗以降低插入損失。
綜上所述，本揭示的半導體結構具有較小的寄生電容值值，因此可適用於高速的應用中。
雖然本揭示已以實施方式揭示如上，然其並非用以限定本揭示，任何本領域具通常知識者，在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
100A,100B:靜電放電保護電路 200:半導體結構 201:基板 2011:突出部 212:第一深井區 213:第一井區 214:第二井區 215:第一摻雜區 216:第二摻雜區 222:第二深井區 223:第三井區 224:第四井區 225:第三摻雜區 226:第四摻雜區 231:第五井區 PAD:輸入/輸出端 D1,D2,D3,D4:二極體 ANODE:陽極端 CATHODE:陰極端 VDD:電源電壓 VSS:地電壓 GND:地端 I1,I2:靜電放電電流 STI1:第一隔離區 STI2:第二隔離區 STI3:第三隔離區 Cpsub1:第一寄生電容 Cpsub2:第二寄生電容 Cdiode:二極體電容 Dnew:寄生電容值 Dn:寄生電容值
為讓本揭示之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下： 第1A圖是依照本揭示一些實施例所繪示的一靜電放電保護電路的示意圖； 第1B圖是依照本揭示一些實施例所繪示的一靜電放電保護電路的示意圖； 第2圖是依照本揭示一些實施例所繪示的一半導體結構的示意圖； 第3圖是依照本揭示一些實施例所繪示的第2圖中半導體結構的等效電路圖； 第4圖是依照本揭示一些實施例所繪示的典型-典型角落的寄生電容值與輸入電壓的關係圖； 第5圖是依照本揭示一些實施例所繪示的快速-快速角落的寄生電容值與輸入電壓的關係圖；以及 第6圖是依照本揭示一些實施例所繪示的慢速-慢速角落的寄生電容值與輸入電壓的關係圖。
200:半導體結構
201:基板
2011:突出部
212:第一深井區
213:第一井區
214:第二井區
215:第一摻雜區
216:第二摻雜區
222:第二深井區
223:第三井區
224:第四井區
225:第三摻雜區
226:第四摻雜區
231:第五井區
ANODE:陽極端
CATHODE:陰極端
STI1:第一隔離區
STI2:第二隔離區
STI3:第三隔離區
Cpsub1:第一寄生電容
Cpsub2:第二寄生電容

Claims (11)

  1. 一種半導體結構，至少對應一第一二極體以及一第二二極體且該第一二極體與該第二二極體串聯連接，其中該半導體結構包含： 一第一深井區，位於一基板之上； 一第一井區，位於該第一深井區之上； 兩第二井區，位於該第一井區的兩側； 一第一摻雜區，位於該第一井區之上； 一第二摻雜區，位於該第一井區之上，其中該第一摻雜區與該第二摻雜區之間配置有一第一隔離區； 一第二深井區，位於該基板之上； 一第三井區，位於該第二深井區之上； 兩第四井區，位於該第三井區的兩側； 一第三摻雜區，位於該第三井區之上；以及 一第四摻雜區，位於該第三井區之上，其中該第三摻雜區與該第四摻雜區之間配置有一第二隔離區，其中該第二摻雜區連接該第三摻雜區。
  2. 如請求項1中的半導體結構，其中該第一深井區、該第二深井區、該些第二井區、該第二摻雜區、該些第四井區以及該第四摻雜區為N型，其中該第一井區、該第一摻雜區、該第三井區以及該第三摻雜區為P型。
  3. 如請求項2中的半導體結構，更包含： 一第五井區，位於該些第二井區中的一者與該些第四井區中的一者之間，且該第五井區為P型。
  4. 如請求項1中的半導體結構，其中該第二深井區分離於該第一深井區。
  5. 如請求項4中的半導體結構，其中該基板包含一突出部，且該突出部位於該第二深井區與該第一深井區之間。
  6. 一種靜電放電保護電路，包含： 一第一二極體串，包含複數二極體，其中該第一二極體串聯連接於一輸入/輸出端與一電源電壓之間，其中該第一二極體串包含如請求項1中的半導體結構， 其中當該輸入/輸出端發生一第一靜電放電事件，一第一靜電放電電流流經該第一二極體串。
  7. 如請求項6中的靜電放電保護電路，其中該第二深井區分離於該第一深井區。
  8. 如請求項7中的靜電放電保護電路，其中該基板包含一突出部，且該突出部位於該第二深井區與該第一深井區之間。
  9. 如請求項6中的靜電放電保護電路，其中該第一摻雜區為該第一二極體串的陽極端，且該第四摻雜區為該第一二極體串的陰極端。
  10. 如請求項6中的靜電放電保護電路，更包含： 一第二二極體串，包含複數二極體，其中該第二二極體串聯連接於該輸入/輸出端以及一地端之間， 其中當該輸入/輸出端發生一第二靜電放電事件，一第二靜電放電電流經由該二極體串流至該地端。
  11. 如請求項10中的靜電放電保護電路，其中該第一靜電放電電流為一正電流，且該第二靜電放電電流為一負電流。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW289153B (zh) * 1994-09-26 1996-10-21 Ibm
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
TWI267974B (en) * 2004-09-02 2006-12-01 Macronix Int Co Ltd Electrostatic discharge conduction device and mixed power integrated circuits using same
US7910999B2 (en) * 2002-07-29 2011-03-22 Taiwan Semiconductor Manufacturing Company Method for four direction low capacitance ESD protection
US8796731B2 (en) * 2010-08-20 2014-08-05 International Business Machines Corporation Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure
US8941181B2 (en) * 2011-12-08 2015-01-27 Texas Instruments Incorporated Compensated well ESD diodes with reduced capacitance
TWI607574B (zh) * 2013-01-25 2017-12-01 三星電子股份有限公司 二極體、靜電放電保護電路及其製造方法
TWI658563B (zh) * 2014-12-19 2019-05-01 力智電子股份有限公司 暫態電壓抑制器、其靜電防護元件及其陣列

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9438033B2 (en) * 2013-11-19 2016-09-06 Analog Devices, Inc. Apparatus and method for protecting RF and microwave integrated circuits
JP6714825B2 (ja) * 2016-02-23 2020-07-01 セイコーエプソン株式会社 静電気保護回路、半導体集積回路装置、及び、電子機器
US11387648B2 (en) * 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US11004849B2 (en) * 2019-03-06 2021-05-11 Analog Devices, Inc. Distributed electrical overstress protection for large density and high data rate communication applications

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW289153B (zh) * 1994-09-26 1996-10-21 Ibm
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
US7910999B2 (en) * 2002-07-29 2011-03-22 Taiwan Semiconductor Manufacturing Company Method for four direction low capacitance ESD protection
TWI267974B (en) * 2004-09-02 2006-12-01 Macronix Int Co Ltd Electrostatic discharge conduction device and mixed power integrated circuits using same
US8796731B2 (en) * 2010-08-20 2014-08-05 International Business Machines Corporation Low leakage, low capacitance electrostatic discharge (ESD) silicon controlled recitifer (SCR), methods of manufacture and design structure
US8941181B2 (en) * 2011-12-08 2015-01-27 Texas Instruments Incorporated Compensated well ESD diodes with reduced capacitance
TWI607574B (zh) * 2013-01-25 2017-12-01 三星電子股份有限公司 二極體、靜電放電保護電路及其製造方法
TWI658563B (zh) * 2014-12-19 2019-05-01 力智電子股份有限公司 暫態電壓抑制器、其靜電防護元件及其陣列

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