KR101848352B1 - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 214
- 239000000758 substrate Substances 0.000 claims abstract description 110
- 238000000034 method Methods 0.000 claims abstract description 26
- 230000005669 field effect Effects 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 12
- 239000004020 conductor Substances 0.000 claims description 7
- 230000006866 deterioration Effects 0.000 abstract 1
- 230000015556 catabolic process Effects 0.000 description 26
- 230000002093 peripheral effect Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 25
- 230000001681 protective effect Effects 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000013461 design Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000707 layer-by-layer assembly Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
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Abstract
본 발명은 크기 확대를 억제하고 추가 공정을 필요로 하지 않으며 반도체 장치의 성능 저하를 초래하지 않고 형성할 수 있는 ESD 보호소자를 구비한 반도체 장치를 제공하는 것이며, 이 장치는 반도체 기판(1)과, 그 위에 형성된 상기 기판과 다른 도전형의 영역(2)으로 형성되는 PN 접합을 포함하는 회로소자(10)와, 그 보호소자(11)를 포함하고, 상기 보호소자(11)는 상기 영역(2), 이 영역과 동일한 도전형의 다른 영역(6) 및 반도체 기판(1)으로 형성되는 트랜지스터이며, 그 에미터와 반도체 기판(1)이 접속되어 있다.
Description
본 발명은 반도체 장치의 입력회로에 사용되는 바이폴라 트랜지스터 및 접합형 전계효과 트랜지스터를 정전기 방전(ESD: Electrostatic Disharge)으로부터 보호하기 위한 소자가 형성되는 반도체 장치에 관한 것으로, 특히 상기 보호소자의 형성을 위한 추가 공정을 억제하고, 그 점유면적을 축소화한 반도체 장치에 관한 것이다.
오늘날, 반도체 집적회로와 같은 반도체 장치는 이동통신 단말, 디스플레이 장비 및 노트북 PC 등의 민생 용도, 또한 각종 생산 설비나 공장용 로봇 등의 산업 용도를 비롯하여, 모든 분야에 많이 사용되고 있다. 한편, 그 이용 분야의 확대에 따라 요구되는 신뢰성 수준은 높아지고, 그 중에서도 의료기기나 수송기기와 같은 인명에 관한 이용 분야에서는 특히 높은 신뢰성이 요구된다.
그러나, 반도체 기판 상에 형성되는 일반적인 구조의 반도체 장치는, 그 기판 상의 배선 규칙의 미세화와 더불어, 대전된 사람이 접하는 것 등에 의해 생기는 정전기 방전에 대해서 매우 취약하다. 따라서, 이와 같은 반도체 장치를 정전기 방전으로부터 보호하기 위해 반도체 장치의 입력회로에는 ESD 보호소자가 구비된다.
도 28, 도 29에 종래 기술에 의한 반도체 장치의 입력회로의 보호소자 주변부를 나타내는 회로도를 도시하였다. 도 28에서는, ESD 보호소자로서 다이오드(30)가 입력단자(13)와 고위 전압원 단자(15) 및 저위 전압원 단자(14)의 사이에 접속되어 있고, 그 PN 접합의 항복을 이용하여 입력회로의 각 소자의 보호를 도모하고 있다. 또한 도 29에서는, ESD 보호소자(31)가 입력단자(13)와 저위 전압원 단자(14)의 사이에 접속되어 있다. 이 ESD 보호소자(31)는 몇개의 회로소자에 의해 구성되며, 예컨대, 특허문헌 1, 특허문헌 2 및 특허문헌 3에 개시되어 있다. 특허문헌 1 및 특허문헌 2에 기재된 ESD 보호소자는 그 내부 트랜지스터의 PN 접합의 항복을 이용하는 것이고, 또한 특허문헌 3에 기재된 ESD 보호소자는 ESD에 의한 과전압 인가에 따라 그 내부 제너 다이오드 및 전계효과형 트랜지스터를 동작시켜 보호소자로서 기능시키는 것이다.
이들 종래기술의 ESD 보호소자는, 이 입력회로 내의 트랜지스터 등 회로소자의 보호를 위하여 별도로 설치되어 있기 때문에, 반도체 장치가 본래의 기능을 구비하기 위해 필요로 하는 영역에 부가하여, 이 ESD 보호소자를 형성하기 위한 영역도 필요로 하고 있다. 또한, 제조 프로세스에 있어서도 이 ESD 보호소자를 형성하기 위한 공정을 필요로 하고 있다.
상술한 바와 같이 종래기술의 반도체 장치에서는, 입력회로에 사용되는 바이폴라 트랜지스터 및 접합형 전계효과 트랜지스터의 ESD 보호를 위하여, 각 전압원의 단자와 입력단자 사이에 전용 보호소자를 형성하고 있다. 이 때문에, 반도체 장치의 본래의 기능을 위해 필요한 영역에 부가하여 이 보호소자 자체의 크기와 수량에 따른 영역이 필요하다는 점 때문에, 반도체 장치 전체의 면적이 커지게 되는 문제가 있다.
또한, 종래기술의 반도체 장치에서는, 보호소자가 입력회로의 트랜지스터를 보호하기 위해서는, 이 보호소자가 입력회로의 트랜지스터 소자 내압 보다도 낮은 전압에서 작동할 필요가 있고, 보호소자를 이 트랜지스터와 다른 프로세스에서 형성하는 것이 필요하다. 이 추가 프로세스를 위해 반도체 장치의 제조 코스트 증가를 초래한다는 문제도 있다.
더욱이, 종래기술에 의한 보호소자는, 입력회로의 트랜지스터의 베이스 단자 등에 부가적으로 접속되기 때문에 입력회로의 특성에 영향을 미칠 우려가 있고, 입력회로의 기생용량, 누설전류 및 노이즈를 증가시켜, 그 결과 반도체 장치의 성능을 저하시킬 우려가 있는 문제도 있다.
본 발명은 이와 같은 문제를 해결하기 위해 이루어진 것으로, 종래기술에 의한 보호소자와의 비교에 있어서 작은 면적이고, 추가 프로세스를 필요로 하지 않고 형성할 수 있으며, 반도체 장치의 성능 저하를 초래하는 일 없이 입력회로 트랜지스터의 ESD 보호가 도모되는 보호소자를 구비한 반도체 장치를 제공하는 것을 목적으로 한다.
일반적으로 보호소자의 개발, 특히 ESD 보호소자의 개발에 있어서는 보호소자가 동작하는 전압을 결정하는 트리거 기구의 설계와, ESD 전압을 억제하기 위한 전류를 흐르게 하는 기구의 설계가 필요하다. 본 발명자들은 보호소자가 동작하는 전압의 결정에 있어서, 반도체 장치 내에 형성되는 PNP 트랜지스터에서 그 베이스인 N형 영역과 콜렉터인 P형 반도체 기판의 사이에 형성되는 PN 접합이, ESD에 의한 항복전압을 넘는 전압의 인가에 의해 즉시 파괴되는 것은 아니라는 것을 발견하였다. 즉, 도 27에 TLP(Transmission Line Pulser)로 불려지는 서지 전압 인가에 대한 회로소자의 전류-전압 특성을 평가하는 장치를 사용하여 얻어진, 전술한 PN 접합의 항복시의 전류-전압 특성의 측정결과가 나타내는 바와 같이, 이 예에 의하면 40V 부근에서 항복을 일으키고 있지만 바로 파괴에는 이르지 않고, 그 후에도 전류를 계속 흘려 90V보다 좀 낮은 전압에서 파괴에 이르고 있음을 보여주고 있다. 본 발명자들은 이 현상을 이용하여 이 항복에서 파괴에 이르는 범위 내의 전압에서 보호소자를 동작시키는 것을 발명하였다.
본 발명자들은 또한 예의 검토를 반복하여, 전술한 전압 범위내에서 동작하는 소자로서 이 PNP 트랜지스터의 베이스와 콜렉터(P형 반도체 기판) 사이의 접합을 콜렉터-베이스 사이의 접합으로 하여 형성되는 NPN 트랜지스터를 이용하여, ESD 전압이 인가된 경우는 이 NPN 트랜지스터의 콜렉터-베이스 사이를 항복시키고, 그 후에 흐르는 전류로 이 NPN 트랜지스터를 온(On) 시켜 ESD에 의한 전류를 이 트랜지스터를 통하여 P형 반도체 기판에 흐르게 하는 방법을 발견하였다. 이 NPN 트랜지스터는 P형 반도체 기판에 에미터로 되는 N형 영역을 마련하는 것만으로, 전술한 PNP 트랜지스터의 베이스 영역을 콜렉터로 하고, P형 반도체 기판을 베이스로 하여 형성할 수 있다. 더욱이, 이 NPN 트랜지스터의 에미터와 P형 반도체 기판을 접속함으로써, 이 NPN 트랜지스터의 콜렉터-베이스 사이의 항복 후에 이 P형 반도체 기판 내를 흐르는 전류와 이 기판 내의 기생저항에 의해 생기는 이 트랜지스터의 베이스-에미터 사이의 전위차로, 이 NPN 트랜지스터 자신을 온 시키고, ESD에 의한 전류를 이 트랜지스터를 통해서 P형 반도체 기판에 흘리는 것이 가능해진다.
본 발명에 의한 반도체 장치는, 제1 도전형 반도체 기판 및 그 반도체 기판의 표면에 형성된 제2 도전형 반도체 층인 제1 영역을 가지고, 상기 반도체 기판 및 상기 제1 영역에 의해 형성되는 PN 접합을 포함하는 회로소자와, 상기 제1 영역에 접속되는 입력단자와, 상기 입력단자에 인가되는 ESD로부터 상기 회로소자를 보호하는 보호소자를 가지는 반도체 장치로서, 상기 보호소자는 상기 반도체 기판에 상기 제2 도전형 반도체 층인 제2 영역이 형성됨으로써, 상기 제1 영역을 콜렉터로 하고 상기 반도체 기판을 베이스로 하고 상기 제2 영역을 에미터로 하여 형성되는 트랜지스터를 포함하고, 그 에미터와 상기 반도체 기판이 상기 반도체 기판에 설치된 접속영역을 통해 도전체에 의해 접속됨으로써 형성되는 것을 특징으로 한다.
또한, 상기 반도체 기판에 설치된 상기 접속 영역을, 상기 제1 영역과 상기 제2 영역의 사이에 설치하면, 상기 트랜지스터의 베이스-에미터 사이에 생기는 전압이 감소하고, 상기 트랜지스터가 온(ON)되지 않게 되는 우려가 있기 때문에, 상기 제2 영역이 상기 제1 영역에 마주하는 측과 반대측에 상기 접속영역을 배치하는 것이 바람직하다.
상기 제1 영역이 복수개로 분리되어 형성되고, 그 복수개의 상기 제1 영역의 각각을 이용한 복수개의 상기 회로소자가 형성되고, 상기 보호소자의 상기 제2 영역은 상기 복수개의 제1 영역에 끼이는 중간부에 1개로 형성되어도 좋다.
상기 제1 영역의 상기 반도체 기판 표면에서의 외주형상의 적어도 일부를 곡선으로 하고, 그 제1 영역에 인접하여 형성되는 상기 제2 영역의 상기 제1 영역과 대향하는 부분의 외주형상은 상기 제1 영역의 곡선에 따른 곡선으로 하는 것이, 상기 PN 접합의 항복 전압을 높이면서 보호소자(11)가 ESD에 의한 전류를 흘리는 능력을 유지하는 점에서 바람직하다.
상기 제1 영역의 하층에는, 그 제1 영역보다 높은 불순물 농도의 제2 도전형 영역을 형성하고, 상기 제2 영역의 하층은 직접 반도체 기판과 접촉하는 구조로 형성하여도 좋다.
상기 제2 도전형 반도체 층을 상기 반도체 기판 상에 에피텍셜 성장으로 형성하고, 상기 제1 및 제2 영역을 상기 에피텍셜 층에 제1 도전형 불순물을 주입하여 상기 에피텍셜 층을 분리함으로써 형성하여도 된다.
상기 회로소자는 상기 제1 영역을 베이스, 콜렉터 또는 에미터로 하는 종형 바이폴라 트랜지스터 또는 상기 제1 영역을 베이스, 콜렉터 또는 에미터로 하는 횡형 바이폴라 트랜지스터이어도 좋고, 또는 상기 제1 영역을 게이트, 소스 또는 드레인으로 하는 접합형 전계효과 트랜지스터이어도 좋다.
본 발명에 의하면, 집적회로를 구성하는 입력단의 회로소자를 보호하는 보호소자를 그 회로소자를 구성하는 제1 도전형 반도체 기판과, 그 표면에 형성되는 제2 도전형의 제1 영역을 각각 베이스, 콜렉터로 하고, 더욱이 반도체 기판에 형성되는 제2 도전형의 제2 영역을 에미터로 하는 트랜지스터로 하고, 또한 그 에미터와 반도체 기판을 도전체로 접속하는 구성으로 하고 있기 때문에, 제1 영역에 ESD가 인가되어 제1 영역과 반도체 기판의 PN 접합에 항복 전류가 흐른 경우에도, 반도체 기판에 흐르는 항복 전류와 반도체 기판이 가지는 고유저항에 의해 발생하는 전압이 보호소자로서 형성된 트랜지스터의 베이스-에미터 사이에 인가되어 트랜지스터를 온으로 한다. 그 결과, 제1 영역에 인가되는 ESD가 발생하여도, 보호소자의 트랜지스터를 통하여 반도체 기판에 흐르는 전류로서 소비되고, 고전압이 제1 영역과 반도체 기판 사이에 인가되는 일은 없게 되어, PN 접합, 즉 회로소자를 파괴하는 일이 없다. 즉, 보호소자로서의 트랜지스터가 기능하여 회로소자는 ESD에 대해서 보호된다.
더욱이, 본 발명에 의하면, 집적회로의 입력단을 구성하는 회로소자인 제2 도전형 반도체 층의 제1 영역과, 반도체 기판을 각각 보호소자의 콜렉터, 베이스로 하고 있기 때문에, 트랜지스터를 구성하는 에미터를 반도체 기판 표면의 제2 도전형 반도체 층의 제2 영역으로서 형성하는 것만으로, 보호소자인 트랜지스터를 구성할 수 있고, 더욱이 이 트랜지스터를 온 시키기 위한 베이스-에미터 사이의 전위차를 발생시키는 저항소자는 반도체 기판이 가지는 고유저항을 이용하고 있기 때문에, 보호소자를 형성하기 위한 공간으로서는 에미터로 되는 제2 도전형 반도체 층의 제2 영역 및 에미터를 반도체 기판과 접속하기 위해 반도체 기판 표면에 형성되는 접속 영역만의 공간으로 보호소자를 형성할 수 있다. 그 결과, 종래의 다이오드나 트랜지스터와 그 부속 소자를 형성하는 공간에 비해서 훨씬 작은 점유면적으로 보호소자를 형성할 수 있다.
또한, 본 발명에 의하면, 상술한 바와 같이, 회로소자의 영역을 사용하여 보호소자의 트랜지스터를 형성하고 있고, 당연히 소자를 형성하는 PN 접합은 회로소자와 보호소자로 동일하고, 종래의 보호소자와 같이 보호되는 소자보다도 내압을 낮게 형성함으로써, 보호되는 소자보다도 먼저 항복시켜야 하는 필요가 없기 때문에, 보호소자를 특별한 프로세스에 의해 형성할 필요가 없고, 통상의 회로소자를 형성하는 프로세스만으로 보호소자를 형성할 수 있다. 그 때문에, 보호소자를 형성하기 위한 공정 수도 대폭으로 감소시킬 수 있고 매우 저렴하게 형성할 수 있다.
또한, 본 발명에 의하면, 보호되는 집적회로 등의 회로소자의 단자에 추가적인 보호소자를 접속할 필요가 없기 때문에, 본래의 회로소자의 성능에 영향을 미칠 우려가 없고, 반도체 장치의 성능을 저하시키지 않고 집적회로의 회로소자를 보호할 수 있다.
도 1은 본 발명의 제1 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 2는 본 발명의 제1 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식단면에 등가회로를 기입한 단면 설명도,
도 3은 본 발명의 제1 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 4는 본 발명의 제1 실시형태에 의한 반도체 장치의 입력회로의 PNP 트랜지스터의 베이스와 콜렉터 사이의 항복시의 전류-전압 특성의 측정 데이터,
도 5는 본 발명의 제2 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 6은 본 발명의 제2 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가 회로를 기입한 단면 설명도,
도 7은 본 발명의 제2 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 8은 본 발명의 제3 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 9는 본 발명의 제3 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가 회로를 기입한 단면 설명도,
도 10은 본 발명의 제3 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 11은 본 발명의 제4 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 12는 본 발명의 제4 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가 회로를 기입한 단면 설명도,
도 13은 본 발명의 제4 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 14는 본 발명의 제5 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 15는 본 발명의 제5 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가회로를 기입한 단면 설명도,
도 16은 본 발명의 제5 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 17은 본 발명의 제1 실시형태에 적용한 제6 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 18은 본 발명의 제2 실시형태에 적용한 제6 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 19는 본 발명의 제4 실시형태에 적용한 제6 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 20은 본 발명의 제6 실시형태 등의 응용예인 반도체 장치에서의 각 영역의 배치예를 나타내는 평면 설명도,
도 21은 본 발명의 제1 실시형태에 적용한 제7 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 22는 본 발명의 제2 실시형태에 적용한 제7 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 23은 본 발명의 제8 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 24는 본 발명의 제8 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 도 23의 등가회로를 기입한 단면 설명도,
도 25는 본 발명의 제9 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 26은 본 발명의 제9 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 도 25의 등가회로를 기입한 단면 설명도,
도 27은 보호소자가 접속되어 있지 않은 PNP 트랜지스터의 베이스와 콜렉터 사이의 항복시의 전류-전압 특성의 측정 데이터,
도 28은 종래기술에 의한 반도체 장치의 입력회로의 보호소자 주변부를 나타내는 회로도,
도 29는 종래기술에 의한 반도체 장치의 다른 입력회로의 보호소자 주변부를 나타내는 회로도.
도 2는 본 발명의 제1 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식단면에 등가회로를 기입한 단면 설명도,
도 3은 본 발명의 제1 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 4는 본 발명의 제1 실시형태에 의한 반도체 장치의 입력회로의 PNP 트랜지스터의 베이스와 콜렉터 사이의 항복시의 전류-전압 특성의 측정 데이터,
도 5는 본 발명의 제2 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 6은 본 발명의 제2 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가 회로를 기입한 단면 설명도,
도 7은 본 발명의 제2 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 8은 본 발명의 제3 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 9는 본 발명의 제3 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가 회로를 기입한 단면 설명도,
도 10은 본 발명의 제3 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 11은 본 발명의 제4 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 12는 본 발명의 제4 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가 회로를 기입한 단면 설명도,
도 13은 본 발명의 제4 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 14는 본 발명의 제5 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 15는 본 발명의 제5 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 등가회로를 기입한 단면 설명도,
도 16은 본 발명의 제5 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 17은 본 발명의 제1 실시형태에 적용한 제6 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 18은 본 발명의 제2 실시형태에 적용한 제6 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 19는 본 발명의 제4 실시형태에 적용한 제6 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 20은 본 발명의 제6 실시형태 등의 응용예인 반도체 장치에서의 각 영역의 배치예를 나타내는 평면 설명도,
도 21은 본 발명의 제1 실시형태에 적용한 제7 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 22는 본 발명의 제2 실시형태에 적용한 제7 실시형태에 의한 반도체 장치의 보호소자 주변부를 나타내는 평면 설명도,
도 23은 본 발명의 제8 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 24는 본 발명의 제8 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 도 23의 등가회로를 기입한 단면 설명도,
도 25는 본 발명의 제9 실시형태에 의한 반도체 장치의 보호소자 주변부의 등가 회로도,
도 26은 본 발명의 제9 실시형태에 의한 반도체 장치의 보호소자 주변부의 모식 단면에 도 25의 등가회로를 기입한 단면 설명도,
도 27은 보호소자가 접속되어 있지 않은 PNP 트랜지스터의 베이스와 콜렉터 사이의 항복시의 전류-전압 특성의 측정 데이터,
도 28은 종래기술에 의한 반도체 장치의 입력회로의 보호소자 주변부를 나타내는 회로도,
도 29는 종래기술에 의한 반도체 장치의 다른 입력회로의 보호소자 주변부를 나타내는 회로도.
(제1 실시형태)
다음으로, 도면을 참조하면서 본 발명의 반도체 장치에 대해서 설명한다. 본 발명에 의한 반도체 장치는, 도 1~3에 그 반도체 구조의 평면 설명도, 단면 설명도 및 등가회로도가 각각 나타내는 바와 같이, 제1 도전형의 반도체 기판(도 1~3에 나타낸 예에서는 P형 반도체 기판)(1), 및 그 반도체 기판(1)의 표면에 형성된 제2 도전형 반도체 층(도 1~3에 나타낸 예에서는 N형 에피텍셜 반도체 층)인 제1 영역(2)을 가지고, 그 반도체 기판(1) 및 제1 영역(2)에 의해 형성되는 PN 접합을 포함하는 회로소자(도 1~3에 나타낸 예에서는 PNP 트랜지스터)(10)와, 제1 영역(2)에 접속되는 입력단자(13)와, 입력단자(13)에 인가되는 ESD로부터 회로소자(PNP 트랜지스터)(10)를 보호하는 보호소자(도 1~3에 도시된 예에서는 NPN 트랜지스터)(11)를 가지고 있다. 그리고, 본 발명에서는 보호소자(NPN 트랜지스터)(11)가, 반도체 기판(1)에 제2 도전형 반도체 층인 제2 영역(6)이 형성됨으로써, 제1 영역(2)을 콜렉터로 하고, 반도체 기판(1)을 베이스로 하고, 제2 영역(6)을 에미터로 하여 형성되는 NPN 트랜지스터(11)를 포함하고, 그 에미터(제2 영역(6))와 반도체 기판(1)은 반도체 기판(1)에 설치된 접속부(8)를 통해서 도전체(7)에 의해 접속됨으로써 형성되어 있다.
도 1~3에 나타낸 예에서는, 회로소자(10)가, 제1 영역(2) 내에 P형 영역이 형성되어 에미터(3)로 하고, 제1 영역(2)을 베이스로 하고, P형 반도체 기판(1)을 콜렉터로 한 종형 PNP 트랜지스터(10)로서 형성되어 있고, 이 PNP 트랜지스터(10)가 입력단을 구성하는 반도체 집적회로의 예이며, 이 PNP 트랜지스터(10)의 베이스(제1 영역(2))에 콜렉터 영역(5)을 통해서 입력단자(13)가 형성되어 있다. 그러나, 이 입력단의 구성은 이 예에 국한되지 않고, 후술하는 바와 같이 횡형 PNP 트랜지스터나 P채널 접합형 전계효과 트랜지스터 등, 다양한 경우에 대해 본 발명의 ESD 보호소자를 사용할 수 있다. 또한, 도 1~3에서, 부호 4는 PNP 트랜지스터(10)의 콜렉터이며 반도체 기판(1)에 설치된 P형 반도체에 의한 콘택트 영역, 부호 9는 제1 영역(2)의 하층에 형성된 콜렉터-에미터 사이의 내압 저하를 방지하기 위한 매립영역, 부호 14는 PNP 트랜지스터(10)의 콜렉터에 상당하는 반도체 기판(1)의 저위 전압원 단자, 부호 15는 고위 전압원 단자를 나타내고 있다.
보호소자(11)는, 도 1~3에 나타낸 예에서는 반도체 기판(1)의 표면측에 형성된 제2 도전형(N형) 반도체 층인 제2 영역(6)이 형성됨으로써, 제1 영역(2)을 콜렉터, 반도체 기판(1)을 베이스, 제2 영역(6)을 에미터로 하는 NPN형 트랜지스터(11)로서 형성되어 있다. 상기 에미터로 되는 제2 영역(6)은, 콘택트 영역(6a)을 통해, 예를 들어 알루미늄 등으로 이루어지는 도전체(7)에 의해 반도체 기판(1)의 표면에 설치된 접속 영역(콘택트 영역)(8)과 접속되어 있다. 그 결과, 반도체 기판 (1)의 기생저항(12)을 통해 NPN 트랜지스터(11)의 베이스와 에미터가 접속되는 구조로 되어 있다.
상기 반도체 기판(1)의 접속 영역(8)은 제2 영역(6)의 제1 영역(2)과는 반대측에 형성되어 있다. 이 접속 영역(8)을 반도체 기판(1)의 다른 위치에 배치하는 것도 가능하지만, 본 실시형태와 같은 위치에 배치하는 것이 바람직하다. 그 이유는 후술하는 바와 같이, ESD 전압이 인가되면 NPN 트랜지스터(11)의 베이스-콜렉터 사이의 PN 접합이 항복하고, P형 반도체 기판(1)의 기생 저항(12)에 전류가 흐르고, 이 NPN 트랜지스터(11)의 베이스-에미터 사이에 전위차가 발생하여 NPN 트랜지스터(11)를 온 시키지만, 접속 영역(8)을 제1 영역(2)과 제2 영역(6)의 사이에 설치하면 이 전류가 반도체 기판(1) 내를 흐르는 경로가 짧아져 실질적인 기생 저항(12)의 저항값이 저하하여 NPN 트랜지스터(11)의 베이스-에미터 간에 발생하는 전위차가 소정의 값에 도달하지 않고, 이 트랜지스터가 온 하지 않을 우려가 있기 때문이다.
또한, 제1 영역(2)의 하층에는, 전술한 바와 같이 제1 영역(2)보다 불순물 농도가 높은 매립층(9)이 형성되어 있지만, 제2 영역(6)의 하층에는 그와 같은 매립 영역은 형성되어 있지 않고, 직접 반도체 기판(1)과 접촉하고 있다.
보호소자(11)의 콜렉터와 베이스는 PNP 트랜지스터(10)의 베이스 및 P형 반도체 기판(1)으로 구성되어 있기 때문에, 보호소자(11)를 형성하는데 필요한 면적은 전술한 제2 영역(6) 및 반도체 기판(1)에 설치된 접속영역(8)의 형성 부분의 면적을 증가시키는 것만으로 해결된다. 그 결과, 예를 들어 종래기술의 보호소자를 형성하는 경우에는, 예를 들면 7298μ㎡의 면적을 필요로 하고 있던 것에 대해서, 본 실시형태에 따르면, 예를 들면 1504μ㎡로 형성할 수 있음이 확인되고 있어, 종래기술에 따른 보호소자에 대해 보호소자 형성을 위해 증가하는 면적이 80% 정도 감소하는 효과를 얻을 수 있게 된다.
이 구조를 등가 회로도로 나타내면 도 3에 도시된 바와 같이 된다. 또한, 도 2의 단면 설명도 내에도 PNP 트랜지스터(10) 및 보호소자인 NPN 트랜지스터(11)와 베이스-에미터 사이의 기생저항(12)이 도시되어 있다. 도 3에서 알 수 있듯이, 보호소자인 NPN 트랜지스터(11)가 입력단자(13)와 저위 전압원 단자(14) 사이에 접속된 구조로 되어 있다.
다음에 이 구조에서 NPN 트랜지스터(11)가 보호소자로서 기능하는 동작에 대해서 설명한다. ESD에 의해 본 실시형태의 반도체 장치의 입력단자(13)에 P형 반도체 기판(1)을 기준으로 양(+)의 과전압이 인가되면, 보호소자(11)의 콜렉터와 베이스 사이의 PN 접합이 항복하고, 항복 후의 전류가 보호소자(11)의 베이스인 P형 반도체 기판(1) 내를 흐른다. 이 전류와 P형 반도체 기판(1)의 기생저항(12)에 의해 보호소자(11)의 베이스와 에미터 사이에 전위차가 생겨, 이 전위차가 소정 값 이상에 달하면 보호소자(11)가 온 하여, ESD로 인한 전류를 그 콜렉터에서 에미터 즉 P 형 반도체 기판(1)에 흘려 반도체 장치의 입력회로의 PNP 트랜지스터(10)를 ESD에 의한 전압으로부터 보호한다. 즉, 전술한 바와 같이, 이 PN 접합이 항복하여도 그 전압이 60 ~ 80V의 범위이면 PN 접합은 즉시 파괴되지 않기 때문에, 그 사이에 반도체 기판을 흐르는 전류로 NPN 트랜지스터(11)의 베이스-에미터 사이의 전압이 이 NPN 트랜지스터(11)가 온 하는 임계값 전압에 도달하여 이 NPN 트랜지스터(11)를 온 시키도록 반도체 기판의 비저항(불순물 농도)을 설정해 두면, 항복 후 파괴 에 이르기 전에 NPN 트랜지스터(11)를 온 시키고, 항복 후의 전류를 NPN 트랜지스터(11)를 통해 반도체 기판 측으로 흘릴 수 있어 PN 접합의 파괴를 방지할 수 있다. 환언하면, NPN 트랜지스터(11)가 온 하는 임계값 전압과, 항복 후 전류의 크기 와의 관계로부터 반도체 기판의 비저항을 설정해 둠으로써, ESD에 대해서도 PN 접합 을 파괴하지 않고 보호소자인 NPN 트랜지스터(11)를 온 시켜 PNP 트랜지스터(10)를 보호할 수 있다.
이 상황을 도 4의 ESD 전압과 항복 전류의 관계를 이용하여 설명한다. 도 4는 상술한 도 29에 표시된 측정 데이터와 동일한 방법으로 측정한 본 실시형태에 따른 반도체 장치의 입력회로의 PNP 트랜지스터(10)의 베이스와 콜렉터 사이의 항복시의 전류-전압 특성 측정 데이터이다. 이 도면으로부터 60V 부근에서 보호소자인 NPN 트랜지스터(11)의 베이스와 콜렉터 사이의 항복이 시작되어, 80V 부근에서 이 보호소자(11)가 동작하고 보호소자가 동작을 시작하면, 전류가 증가해도 ESD로 인한 전류를 보호소자인 NPN 트랜지스터(11)의 콜렉터로부터 P형 반도체 기판(1)에 흘림으로써 ESD로 인한 과전압을 억제하고 있어, NPN 트랜지스터(11)가 PNP 트랜지스터(10)의 보호소자로서 기능하고 있다는 것을 알 수 있다.
이와 같이 반도체 장치 내의 회로 소자를 ESD로부터 보호할 수 있는 보호소자의 성능을 얻기 위해서는, 상술한 P형 반도체 기판의 비저항을 5 ~ 50Ω·cm 정도로 하고 상술한 제1 및 제2 영역의 반도체 장치 표면으로부터의 깊이를 3 ~ 20μm 정도의 범위로 하여, 보호소자인 NPN 트랜지스터(11)가 온 하는 전압의 현저한 상승, 이 트랜지스터의 전류 증폭율의 현저한 저하, 또는 이 트랜지스터의 동작 후의 펀치스루(punch-through)의 발생을 초래하지 않는 정도의 값으로 하는 것이 바람직하다.
본 발명에 따른 반도체 장치는, 특히 추가 프로세스를 필요로 하지 않기 때문에 일반적인 반도체 장치의 공정으로 제조할 수 있다.
전술한 N형 반도체에 의한 제1 영역(2) 및 제2 영역(6)은 반도체 기판 위에 에피택셜 성장에 의해 성막시킨 후, 반도체 기판의 도전형과 동일한 P형 불순물을 도핑하여 이 에피택셜 층을 분리함으로써 형성해도 좋고, 또는 P형 반도체 기판에 N형 불순물을 주입한 후에 어닐링함으로써 형성할 수도 있다.
또한, 본 실시형태에 있어서는, 반도체 기판(1)을 P형, 제1 영역을 N형의 예로, 회로소자를 PNP 트랜지스터, 보호소자를 NPN 트랜지스터의 예로 설명했지만, 반도체 기판(1)을 N형으로 하고 각 도전형을 각각 역의 도전형으로 하여도 마찬가지로 보호소자로서의 기능을 발휘시킬 수 있다. 이 경우, 입력단자(13)에 인가되는 반도체 기판을 기준으로 음(-)의 과전압에 대해서 보호소자인 트랜지스터가 작동한다. 이하의 각 실시형태에 있어서도 마찬가지이다.
(제2 실시형태)
본 발명의 제2 실시형태에 따른 반도체 장치의 반도체 구조의 평면 설명도, 단면 설명도 및 등가회로도가 도 5~7에 도시되어 있다. 본 실시형태에서는, 회로소자가 횡형 PNP 트랜지스터인 점이 제1 실시형태와 다르다. 도 5와 도 6에 나타낸 바와 같이, 실시형태 1과 구조상의 차이는 PNP 트랜지스터(10)의 콜렉터(4)가 제1 실시형태에서의 P형 반도체 기판(1)이 아니고, 전술한 N형 반도체로 형성된 제1 영역(2) 내에 이 트랜지스터의 에미터(3) 주위를 둘러싸 형성된 P형 반도체 영역이라는 점 뿐이다. 도 7의 등가회로에서도 PNP 트랜지스터(10)의 콜렉터(4)와 보호소자(11)의 베이스(반도체 기판(1))가 직접 접속되어 있지 않은 점에서만 다르다. 그 외의 구조는 제1 실시형태와 동일하며, 도 1과 도 5, 도 2와 도 6, 및 도 3과 도 7의 각각에 있어서 동일한 부분에는 동일한 부호를 붙이고, 그 자세한 설명은 생략한다.
본 실시형태에서는 제1 실시형태와 달리 P형 반도체 기판(1)은 PNP 트랜지스터(10)의 에미터, 콜렉터와 절연되어 있기 때문에, 패키징 구조의 설계 및 이 반도체 장치가 실장되는 배선 기판의 패턴 설계의 자유도가 높아지는 이점이 있다.
본 실시형태에 따른 반도체 장치에서는 보호대상인 회로소자가 횡형 PNP 트랜지스터(10)인 점에서 제1 실시형태와 다르지만, 입력단자(13)에 ESD가 인가되면, 제1 실시형태와 마찬가지로 전술한 제1 영역(2) 및 전술한 높은 불순물 농도의 매립층(9)을 통해 P형 반도체 기판(1)의 PN 접합에 전압이 가해지게 된다. 그러나 제1 실시형태와 마찬가지로, NPN 트랜지스터(11)로 이루어지는 보호소자가 형성되어 있기 때문에, 제1 실시형태와 마찬가지로 그 전압을 억제할 수 있고, 회로 소자인 횡형 PNP 트랜지스터(10)는 보호된다.
(제3 실시형태)
본 발명의 제3 실시형태에 따른 반도체 장치의 반도체 구조의 평면 설명도, 단면 설명도 및 등가 회로도가 도 8-10에 도시되어 있다. 본 실시형태에서는, 회로 소자가 NPN 트랜지스터(19)이며, 입력단자(13)가 콜렉터에 접속되어 있는 점이 제2 실시형태와 다르다. 이 NPN 트랜지스터(19)는 도 8 및 도 9에 도시된 바와 같이, 콘택트 영역(18)을 통해 입력단자(13)에 접속된 제1 영역(2)을 콜렉터로 하고, 제1 영역(2) 내에 형성된 P형 영역(16)을 베이스로 하며, 이 P형 영역(16) 내에 형성된 N형 영역(17)을 에미터로 하여 형성되어 있다. 도 9 및 도 10에 도시되어 있는 바와 같이, 등가 회로에 있어서도 입력단자(13) 및 보호소자(11)의 콜렉터가 회로소자인 NPN 트랜지스터(19)의 콜렉터와 접속되어 있는 점이 다르다. 그 외의 구조는 제2 실시형태와 동일하며, 도 5와 도 8, 도 6과 도 9 및 도 7과 도 10이 각각 대응하고 동일한 부분에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다. 또한 입력단자(13)에 ESD가 인가되면, 제1 실시형태와 마찬가지로 제1 영역(2) 및 매립 층(9)을 통해 P형 반도체 기판(1)의 PN 접합에 전압이 가해진다. 그러나 제1 실시 형태와 마찬가지로 보호소자(11)가 형성되어 있기 때문에, 그 전압을 억제할 수 있고, 회로 소자인 NPN 트랜지스터(19)는 보호된다.
또한, 도 8 및 도 9에서, NPN 트랜지스터(19)는 종형 NPN 트랜지스터로 도시되어 있지만, 이 NPN 트랜지스터(19)가 베이스인 P형 영역(16)과 콜렉터인 제1 영역(2) 내의 콘택트 영역(18)을 접촉시켜 형성된 횡형 NPN 트랜지스터이어도, 보호소자(11)는 입력단자(13)로의 ESD 전압 인가에 대해 마찬가지로 회로 소자를 보호하는 기능을 발휘한다. 또한 더욱이 도 8과 도 9에 도시된 본 실시형태의 구조에 있어서, 전술한 제1 영역(2)을 콜렉터가 아닌 에미터로 기능시키고, P형 영역(16) 내에 형성된 N형 영역(17)을 에미터가 아닌 콜렉터로서 기능시키도록 형성된, NPN 트랜지스터의 에미터가 입력단자에 접속되는 입력회로를 갖는 반도체 장치로 하여도, 보호소자(11)는 입력단자(13)로의 ESD 전압 인가에 대해 마찬가지로 회로 소자를 보호하는 기능을 발휘한다.
(제4 실시형태)
본 발명의 제4 실시형태에 따른 반도체 장치의 반도체 구조의 평면 설명도, 단면 설명도 및 등가 회로도가 도 11 ~ 13에 도시되어 있다. 본 실시형태에서는, 회로소자가 P채널 접합형 전계효과 트랜지스터(23)이고, 입력단자(13)가 게이트에 접속되어 있는 점이 제2 실시형태와 다르다. 이 P채널 접합형 전계효과 트랜지스터(23)는 도 11 및 도 12에 나타낸 바와 같이, 콘택트 영역(22)을 통해 입력단자(13)에 접속된 제1 영역(2)을 게이트로 하고, 제1 영역(2) 내에 형성된 P형 영역(20)을 소스로 하고, 마찬가지로 제1 영역(2) 내에 형성된 P형 영역(21)을 드레인으로 하여 형성되어 있다. 도 12 및 도 13에 도시되어 있는 바와 같이, 등가 회로에서도 회로 소자가 P채널 접합형 전계효과 트랜지스터(23)이고, 입력단자(13) 및 보호소자(11)의 콜렉터가 이 P채널 접합형 전계효과 트랜지스터(23)의 게이트 에 접속되어 있는 점이 제2 실시형태와 다르다. 그 이외의 구조는 제2 실시형태와 동일하며, 도 5와 도 11, 도 6과 도 12 및 도 7과 도 13이 각각 대응하고 동일한 부분에는 동일 부호를 붙이고, 그 상세한 설명을 생략한다. 또한 입력단자(13)에 ESD가 인가되면, 제1 실시형태와 마찬가지로 제1 영역(2) 및 매립층(9)을 통해 P형 반도체 기판(1)의 PN 접합에 전압이 가해진다. 그러나 제1 실시형태와 마찬가지로 보호소자(11)가 형성되어 있기 때문에, 그 전압을 억제할 수 있고, 회로 소자인 P채널 접합형 전계효과 트랜지스터(23)는 보호된다.
(제5 실시형태)
본 발명의 제5 실시형태에 따른 반도체 장치의 반도체 구조의 평면 설명도, 단면 설명도 및 등가 회로도가 도 14~16에 도시되어 있다. 본 실시형태에서는, 회로소자가 N채널 접합형 전계효과 트랜지스터(28)이고, 입력단자(13)가 드레인에 접속되어 있는 점이 제2 실시형태와 다르다. 이 N채널 접합형 전계효과 트랜지스터(28)는 도 14 및 도 15에 도시되어 있는 바와 같이, 콘택트 영역(26)을 통해 입력단자(13)에 접속된 제1 영역(2)을 드레인으로 하고, 콘택트 영역(27)을 가지고 제1 영역(2) 내에 형성된 P형 영역(24)을 게이트로 하고, 이 P형 영역(24) 내에 형성된 N형 영역(25)을 소스로 하여 형성되어 있다. 도 15 및 16에 도시되어 있는 바와 같이, 등가 회로에서도 회로소자가 N채널 접합형 전계효과 트랜지스터(28)이고, 입력단자(13) 및 보호소자(11)의 콜렉터가 이 N채널 접합형 전계효과 트랜지스터(28)의 드레인에 접속되어 있는 점이 제2 실시형태와 다르다. 그 외의 구조는 제2 실시형태와 동일하며, 도 5와 도 14, 도 6과 도 15 및 도 7과 도 16이 각각 대응하고, 동일한 부분에는 동일 부호를 붙이고 그 상세한 설명을 생략한다. 또한 입력단자(13)에 ESD가 인가되면, 제1 실시형태와 마찬가지로 제1 영역(2) 및 매립 층(9)을 통해 P형 반도체 기판(1)의 PN 접합에 전압이 가해진다. 그러나 제1 실시형태와 마찬가지로 보호소자(11)가 형성되어 있기 때문에, 그 전압을 억제할 수 있고, 회로 소자인 N채널 접합형 전계효과 트랜지스터(28)는 보호된다.
또한, 도 15 및 도 16에 도시되는 본 실시형태의 구조에 있어서, 전술한 제1 영역(2)을 드레인이 아닌 소스로서 기능시키고, P형 영역(24) 내에 형성된 N형 영역(25)을 소스가 아닌 드레인으로 기능시키도록 형성된, N채널 접합형 전계효과 트랜지스터의 소스가 입력단자로의 접속되는 입력회로를 갖는 반도체 장치로 하여도, 보호소자(11)는 입력단자(13)의 ESD 전압인가에 대해 마찬가지로 회로소자를 보호하는 기능을 발휘한다.
(제6 실시형태)
본 실시형태는 평면 설명도로서 도 17~19에 도시된 바와 같이, 전술한 제1, 제2 및 제4 실시형태의 제1 영역(2)이 2개 설치되어, 보호되는 회로 소자도 2개 형성되고, 보호소자를 구성하는 제2 영역(6)이 그 사이에 공통으로 설치된 예이다. 즉, 도 17~19에서는 제1 영역(2) 및 그 안에 형성되는 PNP 트랜지스터(10)를 구성하는 베이스, 에미터 및 콜렉터와, P채널 접합형 전계효과 트랜지스터(23)를 구성 하는 게이트, 소스 및 드레인의 각 영역이 선대칭으로 형성되고, 제2 영역(6), 제 2 영역(6)과 반도체 기판(1)의 접속 영역(8), 및 도 17의 종형 PNP 트랜지스터(10)의 콜렉터(4)는 각각 1개로 형성되어 있다. 다만, 제1 영역(2) 내에 형성되어 있는 각 트랜지스터를 구성하는 각 영역은 반드시 선대칭으로 설치될 필요는 없으며, 또한 종형 PNP 트랜지스터(10)의 콜렉터(4) 또는 접속 영역(8)을 2개의 제1 영역 각각에 1개씩 설치하는 것도 가능하다.
이와 같이 제1 영역(2)을 2개 배치함으로써, 제1 영역(2)과 P형 반도체 기판(1)의 사이에서 PN 접합이 각각 형성되는 것으로 된다. 이 때문에, 이 제1 영역(2)을 콜렉터로 하여 형성되는 전술한 보호소자(11)는 2개의 제1 영역(2)을 콜렉터로서 구비한 멀티 콜렉터 형식의 NPN 트랜지스터로서, 베이스를 P형 반도체 기판(1), 에미터를 전술한 1개의 제2 영역(6)으로 하여 형성된다. 따라서, 이 1개의 보호소자(11)는 2개의 제1 영역(2) 중 어디에 ESD 전압이 인가되어도 보호소자로서 기능할 수 있기 때문에, 하나의 보호소자로 2개의 트랜지스터를 ESD로부터 보호할 수 있다. 이 점에서도 본 발명의 반도체 장치는 트랜지스터마다 보호소자를 필요로 하는 종래 기술의 반도체 장치에 비해 작은 면적으로 형성할 수 있는 것이다. 또한, 도 17, 도 18 및 도 19는 제1, 제2 및 제4 실시형태에 이 실시형태를 적용한 도면이지만, 제3 및 제5 실시형태에의 본 발명의 적용도 가능하다.
도 20은 전술한 제6 실시형태의 응용예이고, 본 발명의 반도체 장치에 있어서 트랜지스터가 그 안에 형성되는 상술한 제1 영역(2)과, 그 보호소자(11)의 에미터로 되는 전술한 제2 영역(6)의 배치예를 나타내는 평면 설명도이다. 이 예에서는 전술한 제1 영역(2)이 종횡 각각의 방향으로 나란히 배치되어 있고, 전술한 제2 영역(6)이 이들 제1 영역(2) 사이에 각각 배치되어 있다.
제6 실시형태와 마찬가지로, 전술한 보호소자(11)는 이 제2 영역(6)을 에미터로 하고, 그 주위에 인접하여 복수개 배치되어 있는 제1 영역(2)의 각각 모두를 콜렉터로 하여 형성된다. 따라서, 1개의 보호소자(11)는 인접하는 4개의 제1 영역(2)에 형성되어 있는 각각의 트랜지스터의 보호소자로서 기능할 수 있다. 이 응용예에서 알 수 있듯이, 본 발명의 반도체 장치는 보호 대상이 되는 트랜지스터의 수가 많을수록 종래기술에 따른 반도체 장치에 대한 면적 축소의 효과가 커지게 되는 것이다.
(제7 실시형태)
도 21 및 도 22에 각각 도시되어 있는 실시형태는, 제1 및 제2 실시형태의 제1 영역(2)의 평면 형상을 원형으로 한 예이다. 이 제1 영역(2)이 도 17과 도 18에 나타낸 바와 같은 직사각형 형상의 경우, 이 영역과 이 영역이 형성되어 있는 반도체 기판(1)의 사이에 전압이 인가된 때에, 그 직사각형의 네 모서리의 정점 부근 에 전계가 집중하고 그 주변에서 항복이 일어나기 쉬워진다. 따라서, 이 제1 영역(2)의 형상을 원형으로 하는 것은 이 제1 영역(2)과 P형 반도체(1)의 접합 항복 전압을 높일 수 있는 이점이 있다.
여기서, 본 발명의 반도체 장치의 보호소자(11)가 그 콜렉터에서 에미터로 흘릴 수 있는 전류의 크기는, 그 콜렉터와 에미터에 비해 불순물 농도가 낮고 높은 전기 저항을 갖는 반도체 기판(1)을 그 영역으로 하는 보호소자(11)의 베이스 폭과 반비례하는 관계에 있다. 그리고, 이 보호소자(11)의 베이스 영역의 실질적인 폭 은 콜렉터 영역인 전술한 제1 영역과, 이에 인접하여 배치되고 에미터 영역으로 되는 전술한 제2 영역의 간격이다.
이 때문에, 이 제1 영역의 형상을 전술한 바와 같이 원형으로 한 경우는, 이에 인접하여 배치되는 제2 영역의 제1 영역과 대향하는 부분의 형상을 제1 영역의 외형의 제2 영역과 대향하는 부분의 형상에 따른 형상으로 하는 것이, 보호소자(11)의 ESD에 의한 항복 전류를 흘리는 능력을 유지하는 점에서 바람직하다. 도 21~22에 표시되어 있는 예는, 이에 기초하여 이 제2 영역의 형상의 일부를 도 21과 도 22에 나타낸 곡선 형상으로 한 것이며, 보호소자(11)의 ESD에 의한 전류를 흘리는 능력을 저하시키는 일 없이, 전술한 항복 전압의 향상을 도모할 수 있는 이점이 있다. 또한, 도 21 및 도 22는 제1 및 제2 실시형태의 구조에 적용한 예이지만, 제3 내지 제5 실시형태의 구조에도 적용할 수 있다.
(제8 실시형태)
본 발명의 제8 실시형태인 반도체 장치의 반도체 구조의 등가 회로도 및 단면 설명도가 각각 도 23 및 도 24에 도시되어 있다. 본 실시형태에서는, 입력단자(13a) 및 입력단자(13b)의 2개의 입력단자를 포함하는 차동 입력식 입력회로를 가지는 반도체 장치에의 적용을 상정한 것이다.
도 23을 참조하면, 본 실시형태의 등가 회로는 입력단자(13a, 13b), 차동 입력부를 구성하는 한 쌍의 NPN 트랜지스터(19a, 19b), 입력단자(13a, 13b) 사이의 과대한 전압 차이를 제한하는 다른 한 쌍의 NPN 트랜지스터(19c, 19d), 보호소자(11a, 11b), P형 반도체 기판(1)의 기생저항(12a, 12b) 및 전류원(29)으로 구성되어 있다. NPN 트랜지스터(19a, 19b)는 그 베이스가 입력단자(13a, 13b), NPN 트랜지스터(19c, 19d)의 베이스 및 콜렉터, 및 보호소자(11a, 11b)의 콜렉터에 각각 접속되고, 그 에미터가 함께 전류원(29)의 일단에 접속되어 있다. NPN 트랜지스터(19c, 19d)의 에미터는 서로 NPN 트랜지스터(19d, 19c)의 베이스에 접속되어 있다. 또한 보호소자(11a, 11b)는 그 베이스가 기생저항(12a, 12b)의 일단에 각각 접속되고, 그 에미터가 기생저항(12a, 12b)의 타단 및 전류원(29)의 타단과 함께 저위 전압원 단자(14)에 접속되어 있다.
NPN 트랜지스터(19c, 19d)는 그 콜렉터가 입력단자(13a, 13b)에 접속된 전술한 제3 실시형태와 동일한 구성이기 때문에, 보호소자(11a, 11b)는 전술한 제3 실시형태와 마찬가지로 NPN 트랜지스터(19c, 19d)의 보호소자로서 동작한다. 한편 NPN 트랜지스터(19a, 19b)는 베이스가 입력단자(13a, 13b)에 접속된 구성이지만, 전술한 바와 같이, 보호소자(11a, 11b)가 입력단자(13a, 13b)로의 ESD 전압의 인가 에 대해서 NPN 트랜지스터(19c, 19d)가 파괴되지 않도록 보호소자로서 동작하여, 그 콜렉터로의 전압을 억제하기 때문에, 그 콜렉터에 접속된 NPN 트랜지스터(19a, 19b)의 베이스에도 파괴에 이르는 것과 같은 과대한 전압은 인가되지 않는 것으로 되어, 실질적으로 보호소자(11a, 11b)는 NPN 트랜지스터(19a 내지 19d) 모두의 보호소자로서 기능할 수 있다.
(제9 실시형태)
본 발명의 제9 실시형태인 반도체 장치의 반도체 구조의 등가 회로도 및 단면 설명도가 각각 도 25 및 도 26에 도시되어 있다. 본 실시형태에서는, 입력단자(13a, 13b) 사이의 과대한 전압차를 제한하는 한 쌍의 트랜지스터가 NPN 트랜지스터(19c, 19d)가 아닌 PNP 트랜지스터(10a, 10b)인 점이 전술한 제8 실시형태와 다르다. 그 외의 구성은 각 소자 간의 접속 상태를 포함하여 제8 실시형태와 동일하며 동일한 부분에는 동일한 부호를 붙이고 그 상세한 설명은 생략한다.
PNP 트랜지스터(10a, 10b)는 그 베이스가 입력단자(13a, 13b)에 접속된 전술한 제2 실시형태와 동일한 구성이기 때문에, 보호소자(11a, 11b)는 전술한 제2 실시형태와 마찬가지로 PNP 트랜지스터(10a, 10b)의 보호소자로서 동작한다. 한편 NPN 트랜지스터(19a, 19b)는, 상술한 제8 실시형태와 마찬가지로 베이스가 입력단자(13a, 13b)에 접속된 구성이지만, 제8 실시형태와 마찬가지로 보호소자(11a, 11b)가 입력단자(13a, 13b)로의 ESD 전압의 인가에 대해서 PNP 트랜지스터(10a, 10b)가 파괴되지 않도록 보호소자로서 동작하여, 그 베이스로의 전압을 억제하기 때문에 그 베이스에 접속된 NPN 트랜지스터(19a, 19b)의 베이스에도 파괴에 이르는 것과 같은 과대한 전압은 인가되지 않게 되어, 실질적으로 보호소자(11a, 11b)는 PNP 트랜지스터(10a, 10b) 및 NPN 트랜지스터(19a, 19b) 모두의 보호소자로서 기능 할 수 있다 .
본 발명에 따른 반도체 장치는, 표시장치 및 이동 통신 단말기 등의 민생 용도, 또 각종 생산 설비 등의 일반 산업 용도를 비롯하여 모든 산업 분야에 이용할 수 있지만, 특히 사람에 접촉하는 기회가 많은 ESD가 인가되기 쉬운 휴대 기기 및 높은 신뢰성이 요구되는 의료 기기 및 수송 장비 관련 산업에 이용할 수 있다.
1 P형 반도체 기판
2 N형 반도체에 의한 제1 영역
3 제1 및 제2 실시형태의 회로소자의 에미터
4 제1 및 제2 실시형태의 회로소자의 콜렉터
5 제1 영역(2) 내의 콘택트 영역
6 N형 반도체에 의한 제2 영역
6a N형 반도체에 의한 제2 영역(6)의 콘택트 영역
7 도전체
8 N형 반도체에 의한 제2 영역과 P형 반도체 기판(1)의 접속 영역
9 제1 영역보다 높은 불순물 농도의 N형 영역(매립 영역)
10, 10a, 10b 제1, 제2 및 제9 실시형태의 회로소자(PNP 트랜지스터)
11, 11a, 11b 보호소자(NPN 트랜지스터)
12, 12a, 12b P형 반도체 기판의 기생저항
13, 13a, 13b 입력단자
14 저위 전압원 단자
15 고위 전압원 단자
16 제3 실시형태에서의 제1 영역(2) 내의 P형 영역
17 제3 실시형태에서의 P형 영역(16) 내의 N형 영역
18 제3 실시형태에서의 제1 영역(2)의 콘택트 영역
19, 19a, 19b, 19c, 19d 제3, 제8 및 제9 실시형태에서의 회로소자(NPN 트랜지스터)
20 제4 실시형태에서의 제1 영역(2) 내의 P형 영역
21 제4 실시형태에서의 제1 영역(2) 내의 다른 P형 영역
22 제4 실시형태에서의 제1 영역(2) 내의 N형 영역
23 제4 실시형태에서의 회로소자(P채널 접합형 전계효과 트랜지스터)
24 제5 실시형태에서의 제1 영역(2) 내의 P형 영역
25 제5 실시형태에서의 제1 영역(2) 내의 P형 영역(24) 내의 N형 영역
26 제5 실시형태에서의 제1 영역(2)의 콘택트 영역
27 제5 실시형태에서의 제1 영역(2) 내의 P형 영역(24)의 콘택트 영역
28 제5 실시형태에서의 회로소자(N채널 접합형 전계효과 트랜지스터)
29 전류원
30 종래기술에 의한 ESD 보호소자(다이오드)
31 종래기술에 의한 다른 ESD 보호소자
32 종래기술을 나타내는 도 28 및 도 29에서의 회로소자
2 N형 반도체에 의한 제1 영역
3 제1 및 제2 실시형태의 회로소자의 에미터
4 제1 및 제2 실시형태의 회로소자의 콜렉터
5 제1 영역(2) 내의 콘택트 영역
6 N형 반도체에 의한 제2 영역
6a N형 반도체에 의한 제2 영역(6)의 콘택트 영역
7 도전체
8 N형 반도체에 의한 제2 영역과 P형 반도체 기판(1)의 접속 영역
9 제1 영역보다 높은 불순물 농도의 N형 영역(매립 영역)
10, 10a, 10b 제1, 제2 및 제9 실시형태의 회로소자(PNP 트랜지스터)
11, 11a, 11b 보호소자(NPN 트랜지스터)
12, 12a, 12b P형 반도체 기판의 기생저항
13, 13a, 13b 입력단자
14 저위 전압원 단자
15 고위 전압원 단자
16 제3 실시형태에서의 제1 영역(2) 내의 P형 영역
17 제3 실시형태에서의 P형 영역(16) 내의 N형 영역
18 제3 실시형태에서의 제1 영역(2)의 콘택트 영역
19, 19a, 19b, 19c, 19d 제3, 제8 및 제9 실시형태에서의 회로소자(NPN 트랜지스터)
20 제4 실시형태에서의 제1 영역(2) 내의 P형 영역
21 제4 실시형태에서의 제1 영역(2) 내의 다른 P형 영역
22 제4 실시형태에서의 제1 영역(2) 내의 N형 영역
23 제4 실시형태에서의 회로소자(P채널 접합형 전계효과 트랜지스터)
24 제5 실시형태에서의 제1 영역(2) 내의 P형 영역
25 제5 실시형태에서의 제1 영역(2) 내의 P형 영역(24) 내의 N형 영역
26 제5 실시형태에서의 제1 영역(2)의 콘택트 영역
27 제5 실시형태에서의 제1 영역(2) 내의 P형 영역(24)의 콘택트 영역
28 제5 실시형태에서의 회로소자(N채널 접합형 전계효과 트랜지스터)
29 전류원
30 종래기술에 의한 ESD 보호소자(다이오드)
31 종래기술에 의한 다른 ESD 보호소자
32 종래기술을 나타내는 도 28 및 도 29에서의 회로소자
Claims (17)
- 제1 도전형의 반도체 기판 및 그 반도체 기판의 표면에 형성된 제2 도전형 반도체 층의 제1 영역을 가지고, 상기 반도체 기판 및 상기 제1 영역에 의해 형성되는 PN 접합을 포함하는 회로소자와, 상기 제1 영역에 접속되는 입력단자와, 상기 입력단자에 인가되는 ESD로부터 상기 회로소자를 보호하는 보호소자를 가지는 반도체 장치로서,
상기 보호소자는 상기 반도체 기판에 상기 제2 도전형 반도체 층의 제2 영역이 형성됨으로써, 상기 제1 영역을 콜렉터로 하고, 상기 반도체 기판을 베이스로 하고, 상기 제2 영역을 에미터로 하여 형성되는 트랜지스터를 포함하고, 그 에미터와 상기 반도체 기판이 상기 반도체 기판에 설치된 접속 영역을 통해 도전체에 의해 접속됨으로써 형성되고,
상기 제1 영역은 복수개로 분리하여 형성되고,
복수개의 상기 제1 영역의 각각을 이용한 복수개의 상기 회로소자가 형성되고,
상기 보호소자의 상기 제2 영역은 상기 복수개의 제1 영역 사이의 중간부에 1개로 형성되어 이루어지는 반도체 장치. - 청구항 1에 있어서,
상기 반도체 기판에 설치된 상기 접속 영역은, 상기 제2 영역의 상기 제1 영역과 반대측에 형성되어 이루어지는 반도체 장치. - 삭제
- 청구항 1 또는 청구항 2에 있어서,
상기 제1 영역의 상기 반도체 기판 표면에서의 외주 형상의 적어도 일부는 곡선이고, 그 제1 영역에 인접하여 형성되는 상기 제2 영역의 상기 제1 영역과 대향하는 부분의 외주 형상은 상기 제1 영역의 곡선을 따른 곡선인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 제1 영역의 하층에 그 제1 영역보다 높은 불순물 농도의 제2 도전형 영역이 형성되어 있고, 상기 제2 영역의 하층은 직접 반도체 기판과 접촉하는 구조인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 제2 도전형 반도체 층이 상기 반도체 기판 상에 형성된 에피텍셜 층이고, 상기 제1 영역 및 제2 영역은 상기 에피텍셜 층에 제1 도전형의 불순물을 주입하여 상기 에피텍셜 층을 분리함으로써 형성된 영역인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 베이스로 하는 종형 바이폴라 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 콜렉터로 하는 종형 바이폴라 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 에미터로 하는 종형 바이폴라 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 베이스로 하는 횡형 바이폴라 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 콜렉터로 하는 횡형 바이폴라 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 에미터로 하는 횡형 바이폴라 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 게이트로 하는 접합형 전계효과 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 드레인으로 하는 접합형 전계효과 트랜지스터인 반도체 장치. - 청구항 1 또는 청구항 2에 있어서,
상기 회로소자는 상기 제1 영역을 소스로 하는 접합형 전계효과 트랜지스터인 반도체 장치. - 제1 도전형의 반도체 기판 및 그 반도체 기판의 표면에 형성된 제2 도전형 반도체 층의 제1 영역을 가지고, 상기 반도체 기판 및 상기 제1 영역에 의해 형성되는 PN 접합을 포함하는 회로소자와, 상기 제1 영역에 접속되는 입력단자와, 상기 입력단자에 인가되는 ESD로부터 상기 회로소자를 보호하는 보호소자를 가지는 반도체 장치로서,
상기 보호소자는 상기 반도체 기판에 상기 제2 도전형 반도체 층의 제2 영역이 형성됨으로써, 상기 제1 영역을 콜렉터로 하고, 상기 반도체 기판을 베이스로 하고, 상기 제2 영역을 에미터로 하여 형성되는 트랜지스터를 포함하고, 그 에미터와 상기 반도체 기판이 상기 반도체 기판에 설치된 접속 영역을 통해 도전체에 의해 접속됨으로써 형성되고,
상기 제1 영역 및 상기 제2 영역은, 상기 제1 영역의 상기 반도체 기판 표면에서의 외주 형상의 적어도 일부에 곡선 부분을 가지도록 형성되고, 상기 제2 영역의 상기 제1 영역의 상기 곡선 부분에 대향하는 부분의 외주 형상은 상기 곡선 부분을 따른 곡선 형상이 되도록 형성되며,
상기 제1 영역보다 높은 불순물 농도의 제2 도전형 영역이 상기 제1 영역의 하층에 형성되고, 상기 제2 영역의 하층은 직접 반도체 기판과 접촉하도록 형성되는 반도체 장치. - 청구항 16에 있어서,
상기 반도체 기판에 설치된 상기 접속 영역은, 상기 제2 영역의 상기 제1 영역과 반대측에 형성되어 이루어지는 반도체 장치.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2012/054997 WO2013128583A1 (ja) | 2012-02-28 | 2012-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140130432A KR20140130432A (ko) | 2014-11-10 |
| KR101848352B1 true KR101848352B1 (ko) | 2018-04-12 |
Family
ID=49081833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020147021445A KR101848352B1 (ko) | 2012-02-28 | 2012-02-28 | 반도체 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US9165919B2 (ko) |
| JP (1) | JP5764254B2 (ko) |
| KR (1) | KR101848352B1 (ko) |
| CN (1) | CN104137251B (ko) |
| TW (1) | TWI545719B (ko) |
| WO (1) | WO2013128583A1 (ko) |
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| JP5396124B2 (ja) | 2009-03-30 | 2014-01-22 | 新日本無線株式会社 | 半導体静電保護装置 |
| US8610169B2 (en) * | 2012-05-21 | 2013-12-17 | Nanya Technology Corporation | Electrostatic discharge protection circuit |
-
2012
- 2012-02-28 KR KR1020147021445A patent/KR101848352B1/ko active IP Right Grant
- 2012-02-28 WO PCT/JP2012/054997 patent/WO2013128583A1/ja active Application Filing
- 2012-02-28 JP JP2014501887A patent/JP5764254B2/ja active Active
- 2012-02-28 US US14/378,665 patent/US9165919B2/en active Active
- 2012-02-28 CN CN201280070852.7A patent/CN104137251B/zh active Active
- 2012-11-23 TW TW101143867A patent/TWI545719B/zh active
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US20150001590A1 (en) | 2015-01-01 |
| TWI545719B (zh) | 2016-08-11 |
| KR20140130432A (ko) | 2014-11-10 |
| JPWO2013128583A1 (ja) | 2015-07-30 |
| TW201340287A (zh) | 2013-10-01 |
| CN104137251B (zh) | 2016-12-28 |
| JP5764254B2 (ja) | 2015-08-19 |
| CN104137251A (zh) | 2014-11-05 |
| US9165919B2 (en) | 2015-10-20 |
| WO2013128583A1 (ja) | 2013-09-06 |
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