CN104137251B - 半导体装置 - Google Patents
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Abstract
本发明提供一种具备ESD保护元件的半导体装置，其能够以抑制尺寸扩大、不需要附加工序、不会导致半导体装置的性能降低的方式形成，该装置包括：半导体基板(1)、包括由在其上形成的与该基板不同导电型的区域(2)形成的PN结的电路元件(10)、以及其保护元件(11)。该保护元件(11)是由上述区域(2)、与该区域相同导电型的其他区域(6)以及半导体基板(1)形成的晶体管，其发射极与半导体基板(1)连接。
Description
技术领域
本发明涉及一种形成有用于保护半导体装置的输入电路中使用的双极晶体管或者结型场效应晶体管免受静电放电(ESD：Electrostatic Discharge)影响的元件的半导体装置，特别是涉及抑制了该保护元件形成用的附加工序并使其占有面积缩小化的半导体装置。
背景技术
如今，半导体集成电路那样的半导体装置以移动通信终端、显示设备、以及笔记本型PC等民生用途，此外还有各种生产设备或工厂用设备人等产业用途为代表，在所有领域中被大量使用。另一方面，伴随其利用领域的扩大，所要求的可靠性的等级变高，特别是在医疗器械或输送设备这样有关人命的利用领域中要求特别高的可靠性。
然而，在半导体基板上形成的普通构造的半导体装置，结合其在基板上的布线规则的微细化，对于因带电的人接触等产生的静电放电极其脆弱。因此，为了这样的半导体装置的静电放电保护，在半导体装置的输入电路中，具备ESD保护元件。
在图28、图29中，示出了表示基于现有技术的半导体装置的输入电路的保护元件周边部的电路图。在图28中，作为ESD保护元件，二极管30连接于输入端子13与高位电压源端子15或低位电压源端子14之间，谋求利用该PN结的击穿以保护输入电路的各元件。此外在图29中，ESD保护元件31连接于输入端子13与低位电压源端子14之间。该ESD保护元件31由几个电路元件构成，例如，公开于专利文献1、专利文献2、以及专利文献3中。专利文献1以及专利文献2中所述的ESD保护元件利用其内部的晶体管的PN结的击穿，此外，专利文献3所述的ESD保护元件通过利用ESD产生的过压施加，使其内部的齐纳二极管以及场效应型晶体管动作，以作为保护元件发挥功能。
因为这些现有技术的ESD保护元件是为了保护此输入电路内的晶体管等电路元件而另外设置，所以半导体装置除了为了具备本来的功能所需的区域之外，还需要用于形成此ESD保护元件的区域。此外在制造过程中，用于形成此ESD保护元件的工序是必要的。
现有技术文献
专利文献
专利文献1：日本特开2009-295764号公报
专利文献2：日本特开2010-109165号公报
专利文献3：日本特开2010-232572号公报
发明内容
发明要解决的课题
如上所述在现有技术的半导体装置中，为了用于输入电路的双极晶体管以及结型场效应晶体管的ESD保护，在各电压源的端子与输入端子间形成了专用的保护元件。因此，由于半导体装置除了本来的功能所需的区域之外，还需要对应于此保护元件本身的大小和数量的区域，所以有半导体装置整体面积变大的问题。
此外，在现有技术的半导体装置中，保护元件为了保护输入电路的晶体管，该保护元件需要在比输入电路的晶体管的元件耐压低的电压发挥功能，需要使保护元件以与该晶体管不同的工序形成。由于该附加工序，所以也会有招致半导体装置的制造成本增加的问题。
进而，根据现有技术的保护元件由于附加连接在输入电路的晶体管的基极端子等，所以有可能对输入电路的特性造成影响，会增加输入电路的寄生电容、漏电流以及噪声，其结果是还有可能会降低半导体装置的性能的问题。
本发明是为了解决这样的问题而做出的，其目的在于提供一种具备保护元件的半导体装置，其中该保护元件能以与现有技术的保护元件相比更小的面积且不需要附加工序地形成，可不招致半导体装置的性能降低地实现输入电路的晶体管的ESD保护。
用于解决课题的方案
一般来说在保护元件的开发，特别是在ESD保护元件的开发中，必须设计决定保护元件动作的电压的触发机构、以及必须设计使用于抑制ESD电压的电流流过的机构。本发明者们在决定使保护元件动作的电压时发现，在半导体装置内形成的PNP晶体管中，作为其基极的N型区域与作为集电极的P型半导体基板之间形成的PN结不应会因施加了超过ESD引起的击穿电压的电压而立即以至破坏。即，在图27中示出了如下内容：如示出使用被称为TLP(Transmission Line Pulser：传输线脉冲发生器)的、评价电路元件相对于浪涌电压施加的电流-电压特性的装置得到的、上述的PN结击穿时的电流-电压特性的测定结果那样，根据该例，虽然在40V附近会引起击穿，但不至于立刻破坏，然后还继续流动电流，直至快到90V时才破坏。本发明者们利用该现象，发明了在从该击穿直至破坏的范围内的电压使保护元件进行动作。
本发明者们进而反复锐意研讨发现了如下方法：作为在上述电压范围内动作的元件，利用以该PNP晶体管的基极与集电极(P型半导体基板)间的结作为集电极-基极间结形成的NPN晶体管，在施加ESD电压的情况下，击穿该NPN晶体管的集电极-基极间，然后用流动的电流使该NPN晶体管导通，使ESD引发的电流经由该晶体管流向P型半导体基板。该NPN晶体管仅通过在P型半导体基板上设置变成发射极的N型区域，就能够使上述PNP晶体管的基极区域形成为集电极，使P型半导体基板形成为基极。进而，通过连接该NPN晶体管的发射极与P型半导体基板，从而在该NPN晶体管的集电极-基极间击穿后，通过在由该P型半导体基板内流动的电流与该基板内的寄生电阻产生的该晶体管的基极-发射极间的电位差，导通该NPN晶体管本身，可以使ESD产生的电流经由该晶体管流向P型半导体基板。
根据本发明的半导体装置的特征在于具有第1导电型半导体基板、以及在该半导体基板表面形成的第2导电型半导体层的第1区域，并具有包括由上述半导体基板和上述第1区域形成的PN结的电路元件、连接于上述第1区域的输入端子、以及保护上述电路元件免受施加到上述输入端子的静电放电ESD影响的保护元件，其特征在于，上述保护元件包括通过在上述半导体基板形成上述第2导电型半导体层的第2区域从而使上述第1区域为集电极、使上述半导体基板为基极、使上述第2区域为发射极而形成的晶体管，并通过该发射极与上述半导体基板经由设置在上述半导体基板的连接区域由导电体连接而形成。
此外，当使设置在上述半导体基板上的上述连接区域设置在上述第1区域与上述第2区域之间时，由于在上述晶体管的基极-发射极间产生的电压减少，上述晶体管有可能无法导通，所以上述第2区域优选在与面向上述第1区域侧相反的一侧配置上述连接区域。
上述第1区域分离地形成为多个，形成有使用了该多个上述第1区域的各个的多个上述电路元件，在由上述多个第1区域所夹的中间部形成有一个上述保护元件的上述第2区域。
使上述第1区域的上述半导体基板表面的外周形状的至少一部分为曲线，与该第1区域邻接形成的上述第2区域的与上述第1区域相向的部分的外周形状是沿着上述第1区域的曲线的曲线，这在提高上述PN结的击穿电压，并且使保护元件11维持使ESD产生的电流流过的能力方面是优选的。
在上述第1区域的下层形成比该第1区域杂质浓度高的第2导电型区域，上述第2区域的下层可以以直接与半导体基板接触的构造形成。
也可以使上述第2导电型半导体层在上述半导体基板上利用外延生长形成，通过在上述外延层注入第1导电型的杂质使上述外延层分离而形成上述第1以及第2区域。
上述电路元件可以是以上述第1区域为基极、集电极或发射极的纵向双极晶体管或者是以上述第1区域为基极、集电极或发射极的横向双极晶体管，或者也可以是以上述第1区域为栅极、漏极或源极的结型场效应晶体管。
发明效果
根据本发明，使保护构成集成电路的输入级的电路元件的保护元件，为以构成该电路元件的第1导电型半导体基板和在其表面上形成的第2导电型第1区域分别为基极、集电极，进而以在半导体基板上形成的第2导电型第2区域为发射极的晶体管，并且做成用导电体连接该发射极和半导体基板的结构，因此，即使在对第1区域施加ESD而在第1区域和半导体基板的PN结流过击穿电流的情况下，在半导体基板上流过的击穿电流和由半导体基板具有的固有电阻产生的电压施加在作为保护元件形成的晶体管的基极-发射极间，也会使晶体管导通。其结果是，即使发生施加在第1区域的ESD，也会作为经由保护元件的晶体管流过半导体基板的电流而被消耗，消除了在第1区域与半导体基板之间施加高电压的情况，不会破坏PN结，即电路元件。即，作为保护元件的晶体管发挥功能，电路元件对于ESD被保护起来。
进而，根据本发明，由于以构成集成电路的输入级的电路元件的第2导电型半导体层的第1区域和半导体基板分别作为保护元件的集电极、基极，所以仅通过将构成晶体管的发射极形成为半导体基板表面的第2导电型半导体层的第2区域，就可以构成保护元件的晶体管，进而，产生用于使该晶体管导通的基极-发射极间的电位差的电阻元件由于利用了半导体基板所具有的固有电阻，所以作为用于形成保护元件的空间，可以以仅为了将作为发射极的第2导电型半导体层的第2区域以及发射极与半导体基板连接而在半导体基板表面上形成的连接区域的空间，形成保护元件。其结果是，与以往的形成二极管或晶体管及其附属元件的空间相比，可以以非常小的占有面积形成保护元件。
进而，根据本发明，如上所述，使用电路元件的区域形成保护元件的晶体管，当然形成元件的PN结在电路元件和保护元件是相同的，像以往的保护元件那样，由于通过比保护的元件的耐压更低地形成，从而不需要比被保护的元件更早击穿，所以不需要通过特别的工序形成保护元件，可以仅通过通常的形成电路元件的工序形成保护元件。因此，还可以大幅度地减少用于形成保护元件的工时，可以以非常低的价格形成。
进而，根据本发明，由于不需要在被保护的集成电路等的电路元件的端子上连接附加的保护元件，所以不会对本来的电路元件的性能造成影响，可以不降低半导体装置的性能地保护集成电路的电路元件。
附图说明
图1是表示根据本发明的第1实施方式的半导体装置的保护元件周边部的平面说明图。
图2是根据本发明的第1实施方式的在半导体装置的保护元件周边部的示意剖面中记入了等效电路的剖面说明图。
图3是根据本发明的第1实施方式的半导体装置的保护元件周边部的等效电路图。
图4是根据本发明的第1实施方式的半导体装置的输入电路的PNP晶体管的基极与集电极间的击穿时的电流-电压特性的测定数据。
图5是表示根据本发明的第2实施方式的半导体装置的保护元件周边部的平面说明图。
图6是根据本发明的第2实施方式的在半导体装置的保护元件周边部的示意剖面中记入了等效电路的剖面说明图。
图7是根据本发明的第2实施方式的半导体装置的保护元件周边部的等效电路图。
图8是表示根据本发明的第3实施方式的半导体装置的保护元件周边部的平面说明图。
图9是根据本发明的第3实施方式的在半导体装置的保护元件周边部的示意剖面中记入了等效电路的剖面说明图。
图10是根据本发明的第3实施方式的半导体装置的保护元件周边部的等效电路图。
图11是表示根据本发明的第4实施方式的半导体装置的保护元件周边部的平面说明图。
图12是根据本发明的第4实施方式的在半导体装置的保护元件周边部的示意剖面中记入了等效电路的剖面说明图。
图13是根据本发明的第4实施方式的半导体装置的保护元件周边部的等效电路图。
图14是表示根据本发明的第5实施方式的半导体装置的保护元件周边部的平面说明图。
图15是根据本发明的第5实施方式的在半导体装置的保护元件周边部的示意剖面中记入了等效电路的剖面说明图。
图16是根据本发明的第5实施方式的半导体装置的保护元件周边部的等效电路图。
图17是表示根据应用于本发明的第1实施方式的第6实施方式的半导体装置的保护元件周边部的平面说明图。
图18是表示根据应用于本发明的第2实施方式的第6实施方式的半导体装置的保护元件周边部的平面说明图。
图19是表示根据应用于本发明的第4实施方式的第6实施方式的半导体装置的保护元件周边部的平面说明图。
图20是表示作为本发明的第6实施方式等的应用例的半导体装置中各区域的配置例的平面说明图。
图21是表示根据应用于本发明的第1实施方式的第7实施方式的半导体装置的保护元件周边部的平面说明图。
图22是表示根据应用于本发明的第2实施方式的第7实施方式的半导体装置的保护元件周边部的平面说明图。
图23是根据本发明的第8实施方式的半导体装置的保护元件周边部的等效电路图。
图24是根据本发明的第8实施方式的在半导体装置的保护元件周边部的示意剖面中记入了图23的等效电路的剖面说明图。
图25是根据本发明的第9实施方式的半导体装置的保护元件周边部的等效电路图。
图26是根据本发明的第9实施方式的在半导体装置的保护元件周边部的示意剖面中记入了图25的等效电路的剖面说明图。
图27是未连接有保护元件的PNP晶体管的基极与集电极间的击穿时的电流-电压特性的测定数据。
图28是表示根据现有技术的半导体装置的输入电路的保护元件周边部的电路图。
图29是表示根据现有技术的半导体装置的其他输入电路的保护元件周边部的电路图。
具体实施方式
(第1实施方式)
接着，一边参照附图一边对本发明的半导体装置进行说明。根据本发明的半导体装置如图1～3分别示出该半导体构造的平面说明图、剖面说明图以及等效电路图那样，具有第1导电型半导体基板(图1～3所示例子中是P型半导体基板)1、以及在该半导体基板1的表面上形成的第2导电型半导体层(在图1～3所示的例子中是N型外延半导体层)的第1区域2，具有包括由该半导体基板1以及第1区域2形成的PN结的电路元件(图1～3所示例子中是PNP晶体管)10和与第1区域2连接的输入端子13、以及保护电路元件(PNP晶体管)10免受施加在输入端子13上的ESD影响的保护元件(图1～3所示例子中是NPN晶体管)11。而且，在本发明中，保护元件(NPN晶体管)11包括通过在半导体基板1上形成第2导电型半导体层的第2区域6从而使第1区域2为集电极、使半导体基板1为基极、使第2区域6为发射极而形成的NPN晶体管11，并通过该发射极(第2区域6)和半导体基板1经由设置在半导体基板1上的连接部8以导电体7连接而形成。
在图1～3所示的例子中，电路元件10作为在第1区域2内形成P型区域而作为发射极3、以第1区域2作为基极、以P型半导体基板1作为集电极的纵向PNP晶体管10形成，该PNP晶体管10是构成输入级的半导体集成电路的例子，在该PNP晶体管10的基极(第1区域2)上经由接触区域5形成输入端子13。然而，该输入级的构成并不局限于该例，如后述，可以在横向PNP晶体管或P沟道的结型场效应晶体管等各种情况中使用本发明的ESD保护元件。另外，在图1～3中所示，4是PNP晶体管10的集电极且是半导体基板1上设置的P型半导体的接触区域，9是在第1区域2的下层形成的用于防止集电极-发射极间的耐压降低的嵌入区域，14是也与PNP晶体管10的集电极相当的半导体基板1的低位电压源端子，15是高位电压源端子。
保护元件11在图1～3所示的例子中，通过形成在半导体基板1的表面侧形成的第2导电型(N型)半导体层的第2区域6，从而形成为以第1区域2作为集电极、以半导体基板1作为基极、以第2区域6作为发射极的NPN型晶体管11。作为该发射极的第2区域6经由接触区域6a，通过例如由铝等构成的导电体7，与设置在半导体基板1的表面的连接区域(接触区域)8连接。其结果是，形成经由半导体基板1的寄生电阻12，NPN晶体管11的基极与发射极连接的构造。
该半导体基板1的连接区域8在第2区域6的与第1区域2相反的一侧形成。虽然也可以将该连接区域8配置在半导体基板1的其他地方，但优选配置在本实施方式那样的位置。其理由是，因为如后述施加ESD电压时，NPN晶体管11的基极-集电极间的PN结击穿，使P型半导体基板1的寄生电阻12流通电流，在该NPN晶体管11的基极-发射极间产生电位差，使NPN晶体管11导通，但是当将连接区域8设置在第1区域2与第2区域6之间时，该电流在半导体基板1中流通的路线变短，降低了实际的寄生电阻12的电阻值，由此在NPN晶体管11的基极-发射极间产生的电位差达不到规定的值，该晶体管有可能变成不导通。
另外，在第1区域2的下层，如上述，形成比第1区域2杂质浓度更高的嵌入层9，而在第2区域6的下层，未形成这样的嵌入区域，直接与半导体基板1接触。
由于保护元件11的集电极与基极是由PNP晶体管10的基极以及P型半导体基板1构成的，所以为了形成保护元件11所需要的面积，仅需增加上述第2区域6、以及设置在半导体基板1上的连接区域8的仅形成部分的面积便足够。其结果是，例如在形成现有技术的保护元件的情况中，对于需要例如7298μm2的面积，根据本实施方式，确认可以用例如1504μm2形成，相对于根据现有技术的保护元件，得到了为形成保护元件而增加的面积减少了80％左右的效果。
若以等效电路图示出该构造，则变成如图3所示。另外，在图2的剖面说明图内也示出了PNP晶体管10以及作为保护元件的NPN晶体管11与基极-发射极间的寄生电阻12。从图3也很明显变成了作为保护元件的NPN晶体管11被连接在输入端子13和低位电压源端子14之间的构造。
接着，关于以该构造NPN晶体管11作为保护元件发挥功能的动作进行说明。由于ESD，如果对本实施方式的半导体装置的输入端子13，以P型半导体基板1为基准施加正的过电压，则保护元件11的集电极与基极间的PN结击穿，而击穿后的电流流过作为保护元件11的基极的P型半导体基板1内。通过该电流与P型半导体基板1的寄生电阻12，保护元件11的基极与发射极间产生电位差，当该电位差达到规定值以上时保护元件11导通，使ESD产生的电流从其集电极流至发射极，即P型半导体基板1，保护半导体装置的输入电路的PNP晶体管10免受ESD产生的电压的影响。即，如上述，即使该PN结击穿，如果该电压在60～80V的范围内，因为不会立即破坏PN结，所以在此期间因流过半导体基板的电流，NPN晶体管11的基极-发射极间的电压达到使该NPN晶体管11导通的阈值电压，只要以使该NPN晶体管11导通的方式预先设置半导体基板的电阻率(杂质浓度)，就能在击穿后至破坏前使NPN晶体管11导通，使击穿后的电流经由NPN晶体管11流散至半导体基板侧，可以防止PN结的破坏。换言之，通过根据使NPN晶体管11导通的阈值电压与击穿后的电流大小的关系预先设定半导体基板的电阻率，从而即使对于ESD，也能不破坏PN结地使作为保护元件的NPN晶体管11导通，可以保护PNP晶体管10。
使用图4的ESD电压与击穿电流的关系说明该情况。图4是用与上述图29所示的测定数据相同的方法测定的、根据本实施方式的半导体装置的输入电路的PNP晶体管10的基极与集电极间击穿时的电流-电压特性的测定数据。根据该图，可知在60V附近，作为保护元件的NPN晶体管11的基极与集电极间开始击穿，在80V附近该保护元件11动作，当保护元件开始动作时，即使电流增加，也会通过使ESD产生的电流从作为保护元件的NPN晶体管11的集电极流入P型半导体基板1，从而抑制了ESD产生的过电压，NPN晶体管11作为PNP晶体管10的保护元件发挥功能。
为了得到像这样可以保护半导体装置内的电路元件免受ESD影响的保护元件的性能，使上述P型半导体基板的电阻率为5～50Ω·cm左右，从上述第1以及第2区域的半导体装置表面开始的深度设为3～20μm左右的范围，优选设为不招致使作为保护元件的NPN晶体管11导通的电压显著上升、使该晶体管的电流放大率显著降低、或者产生该晶体管动作后的穿通的值。
根据本发明的半导体装置由于不需要特别追加的工序，所以可以用普通的半导体装置的工序制造。
根据上述N型半导体的第1区域2以及第2区域6在半导体基板上通过外延生长成膜后，可以通过掺杂与半导体基板的导电型相同的P型杂质，分离该外延层而形成，或者也可以通过在向P型半导体基板注入N型杂质后退火而形成。
另外，虽然在本实施方式中，以使半导体基板1为P型、第1区域为N型的例子，以使电路元件为PNP晶体管、保护元件为NPN晶体管的例子进行了说明，但是使半导体基板1为N型，使各导电型分别为相反的导电型，同样也可以发挥作为保护元件的功能。在这种情况下，对于施加在输入端子13的、以半导体基板为基准的负的过电压，保护元件的晶体管发挥功能。在以下的各实施方式中也同样如此。
(第2实施方式)
根据本发明的第2实施方式的半导体装置的半导体构造的平面说明图、剖面说明图以及等效电路图如图5～7所示。在本实施方式中，电路元件为横向PNP晶体管这点与第1实施方式不同。如图5以及图6所示，与实施方式1在构造上不同的仅有PNP晶体管10的集电极4不是在第1实施方式中的P型半导体基板1，而是在以上述的N型半导体形成的第1区域2内，由包围该晶体管发射极3的周围而形成的P型半导体区域这点。在图7的等效电路中，仅有PNP晶体管10的集电极4与保护元件11的基极(半导体基板1)不直接连接这点不同。除此以外的构造与第1实施方式相同，分别在图1与图5、图2与图6，以及图3与图7中，在相同的部分附上相同的符号，在此省略对其详细的说明。
在本实施方式中，与第1实施方式不同，P型半导体基板1由于与PNP晶体管10的发射极、集电极绝缘，所以具有封装构造的设计、安装该半导体装置的布线基板的图案设计的自由度高的优点。
在根据本实施方式的半导体装置中，虽然保护对象的电路元件是横向PNP晶体管10这点与第1实施方式不同，但如果对输入端子13施加ESD，则与第1实施方式相同，变成经由上述第1区域2以及上述高杂质浓度的嵌入层9，对与P型半导体基板1的PN结施加电压。但是，与第1实施方式相同，由于形成由NPN晶体管11构成的保护元件，所以与第1实施方式相同，可以抑制该电压，保护作为电路元件的横向PNP晶体管10。
(第3实施方式)
根据本发明的第3实施方式的半导体装置的半导体构造的平面说明图、剖面说明图以及等效电路图如图8～10所示。在本实施方式中，电路元件为NPN晶体管19、输入端子13与集电极连接这点与第2实施方式不同。该NPN晶体管19如图8以及图9所示，以经由接触区域18与输入端子13连接的第1区域2为集电极，以在第1区域2内形成的P型区域16为基极，以在该P型区域16内形成的N型区域17为发射极而形成。如图9以及图10所示，在等效电路中，输入端子13以及保护元件11的集电极与作为电路元件的NPN晶体管19的集电极连接这点也不同。其以外的构造与第2实施方式相同，图5与图8、图6与图9、以及图7与图10分别对应，在相同的部分附上相同的符号，在此省略对其详细的说明。此外，如果对输入端子13施加ESD，则与第1实施方式相同地经由第1区域2以及嵌入层9，对与P型半导体基板1的PN结施加电压。但是，由于与第1实施方式相同地形成保护元件11，所以可以抑制该电压，保护作为电路元件的NPN晶体管19。
另外，在图8以及图9中，虽然NPN晶体管19作为纵向NPN晶体管示出，但该NPN晶体管19即使是由作为基极的P型区域16与作为集电极的第1区域2内的接触区域18接触而形成的横向NPN晶体管，保护元件11相对于向输入端子13的ESD电压施加，也同样地发挥保护电路元件的功能。此外进而，在图8以及图9所示的本实施方式的构造中，即使作为以使上述第1区域2不作为集电极而作为发射极发挥功能、使在P型区域16内形成的N型区域17不作为发射极而作为集电极发挥功能的方式形成并具有NPN晶体管的发射极与输入端子连接的输入电路的半导体装置，保护元件11相对于向输入端子13的ESD电压施加也同样发挥保护电路元件的功能。
(第4实施方式)
根据本发明第4实施方式的半导体装置的半导体构造的平面说明图、剖面说明图以及等效电路图如图11～13所示。在本实施方式中，电路元件为P沟道结型场效应晶体管23，输入端子13与栅极连接这点与第2实施方式不同。该P沟道结型场效应晶体管23是如图11以及图12所示，以经由接触区域22与输入端子13连接的第1区域2作为栅极，以第1区域2内形成的P型区域20作为源极，同样以第1区域2内形成的P型区域21作为漏极而形成。如图12以及图13所示，在等效电路中，电路元件为P沟道结型场效应晶体管23，输入端子13以及保护元件11的集电极与该P沟道结型场效应晶体管23的栅极连接这点也与第2实施方式不同。其以外的构造与第2实施方式相同，图5与图11、图6与图12、以及图7与图13分别对应，在相同的部分附上相同的符号，在此省略对其详细的说明。此外，如果对输入端子13施加ESD，则与第1实施方式相同，经由第1区域2以及嵌入层9，对与P型半导体基板1的PN结施加电压。但是，由于与第1实施方式同样地形成保护元件11，因此可以抑制该电压，保护作为电路元件的P沟道结型场效应晶体管23。
(第5实施方式)
根据本发明的第5实施方式的半导体装置的半导体构造的平面说明图、剖面说明图以及等效电路图如图14～16所示。在本实施方式中，电路元件为N沟道结型场效应晶体管28、输入端子13与漏极连接这点与第2实施方式不同。该N沟道结型场效应晶体管28如图14以及图15所示，以经由接触区域26与输入端子13连接的第1区域2作为漏极，以在具有接触区域27并在第1区域2内形成的P型区域24作为栅极，以在该P型区域24内形成的N型区域25作为源极而形成。如图15以及16所示，在等效电路中，电路元件为N沟道结型场效应晶体管28，输入端子13以及保护元件11的集电极与该N沟道结型场效应晶体管28的漏极连接这点也与第2实施方式不同。其以外的构造与第2实施方式相同，图5与图14、图6与图15、以及图7与图16分别对应，在相同的部分附上相同的符号，在此省略对其详细的说明。此外，如果对输入端子13施加ESD，则与第1实施方式相同地经由第1区域2以及嵌入层9，对与P型半导体基板1的PN结施加电压。但是，由于与第1实施方式同样地形成保护元件11，因此可以抑制其电压，保护作为电路元件的N沟道结型场效应晶体管28。
另外，在图15以及图16所示的本实施方式的构造中，即使作为以使上述第1区域2不作为漏极而作为源极发挥功能、使在P型区域24内形成的N型区域25不作为源极而作为漏极发挥功能的方式形成并具有将N沟道结型场效应晶体管的源极与输入端子连接的输入电路的半导体装置，保护元件11相对于向输入端子13的ESD电压施加，也同样发挥保护电路元件的功能。
(第6实施方式)
本实施方式作为平面说明图如图17～19所示为设置2个上述第1、第2、以及第4实施方式的第1区域2，被保护的电路元件也形成2个，构成保护元件的第2区域6共用地设置于其间的例子。即，在图17～19中，构成第1区域2以及在其中形成的PNP晶体管10的基极、发射极以及集电极、构成P沟道结型场效应晶体管23的栅极、源极以及漏极的各区域为线性对称地形成，各自形成一个第2区域6、第2区域6与半导体基板1的连接区域8、以及在图17中的纵向PNP晶体管10的集电极4。但是，构成在第1区域2内形成的各晶体管的各区域不一定要设置成线性对称，另外也可以分别在2个第1区域中各设置1个纵向PNP晶体管10的集电极4或者连接区域8。
通过按照这样配置2个第1区域2，从而在第1区域2与P型半导体基板1之间分别形成PN结。因此，以该第1区域2作为集电极而形成的上述保护元件11，作为具备以2个第1区域2为集电极的多集电极形式的NPN晶体管，以基极为P型半导体基板1，以发射极为上述的1个第2区域6而形成。因此，由于该1个保护元件11即使对2个第1区域2的任1个施加ESD电压，都可以作为保护元件发挥功能，所以可以由1个保护元件保护2个晶体管免受ESD影响。在这一点上，本发明的半导体装置与每个晶体管都需要保护元件的现有技术的半导体装置相比，可以以更小的面积形成。另外，虽然图17、图18以及图19是在第1、第2以及第4实施方式中适用了该实施方式的图，但是本实施方式对于第3以及第5实施方式也可以适用。
图20是上述第6实施方式的应用例，是表示在本发明的半导体装置中晶体管在其中形成的上述第1区域2与成为该保护元件11的发射极的上述第2区域6的配置例的平面说明图。在该例子中，上述第1区域2分别在纵横方向并列配置，上述第2区域6分别配置在这些第1区域2之间。
与第6实施方式相同，上述保护元件11为以该第2区域6作为发射极，以在其周围邻接配置有多个的第1区域2分别全部作为集电极而形成。因此，一个保护元件11可以作为在邻接的四个第1区域2中形成的各个晶体管的保护元件发挥功能。从该应用例中可以知道，本发明的半导体装置中作为保护对象的晶体管的数量越增加，相对于现有技术的半导体装置的面积缩小的效果越大。
(第7实施方式)
图21以及图22分别所示的实施方式是使第1以及第2实施方式的第1区域2的平面形状为圆形的例子。该第1区域2在如图17或图18所示的矩形形状的情况下，在该区域与形成该区域的半导体基板1之间施加电压时，在该矩形的四角顶点附近集中了电场，在其周边容易引起击穿。因此，使该第1区域2的形状为圆形，有可以提高该第1区域2与P型半导体基板1的结的击穿电压的优点。
在此，本发明的半导体装置的保护元件11中可以从其集电极流入发射极的电流的大小与以比该集电极或发射极杂质浓度低且具有高电阻的半导体基板1作为其区域的保护元件11的基极的宽度呈反比关系。而且，该保护元件11的基极区域的实质宽度是作为集电极区域的上述第1区域和与其邻接配置的作为发射极区域的上述第2区域之间的间隔。
因此，使该第1区域的形状如上述为圆形的情况下，使与其邻接配置的第2区域的和第1区域相向的部分的形状为沿着在第1区域的外形中与第2区域相向部分的形状的形状，这在保护元件11维持流通ESD产生的击穿电流的能力这一点上是优选的。图21～22所示的例子基于该考虑，是使该第2区域的形状的一部分为图21或图22所示的曲线形状，具有可不降低保护元件11的流通ESD产生的电流的能力地实现提高上述击穿电压的优点。另外，图21以及图22是适用于第1以及第2实施方式的构造的例子，但也可以适用于第3～5实施方式的构造。
(第8实施方式)
作为本发明的第8实施方式的半导体装置的半导体构造的等效电路图以及剖面说明图分别如图23以及图24所示。本实施方式是假定适用于拥有包括输入端子13a以及输入端子13b的2个输入端子的差动输入式输入电路的半导体装置。
参照图23，本实施方式的等效电路由输入端子13a、13b、构成差动输入部的1组NPN晶体管19a、19b、限制输入端子13a、13b间的过大的电压差的其他1组NPN晶体管19c、19d、保护元件11a、11b、P型半导体基板1的寄生电阻12a、12b、以及电流源29构成。NPN晶体管19a、19b，其基极分别与输入端子13a、13b、NPN晶体管19c、19d的基极以及集电极、以及保护元件11a、11b的集电极连接，其发射极一同与电流源29的一端连接。NPN晶体管19c、19d的发射极相互与NPN晶体管19d、19c的基极连接。进而保护元件11a、11b其基极分别与寄生电阻12a、12b的一端连接，其发射极与寄生电阻12a、12b的另一端以及电流源29的另一端一同与低电压端子14连接。
NPN晶体管19c、19d由于是和其集电极与输入端子13a、13b连接的上述第3实施方式相同的构成，因此保护元件11a、11b与上述第3实施方式同样作为NPN晶体管19c、19d的保护元件动作。另一方面虽然NPN晶体管19a、19b是基极与输入端子13a、13b连接的构成，但是如上述，因为保护元件11a、11b对于向输入端子13a、13b的ESD电压的施加，作为保护元件进行动作以使得NPN晶体管19c、19d不被破坏，并抑制对其集电极的电压，所以对与其集电极连接的NPN晶体管19a、19b的基极也不会施加导致破坏那样的过大电压，保护元件11a、11b实质上可以作为所有的NPN晶体管19a乃至19d的保护元件发挥功能。
(第9实施方式)
作为本发明的第9实施方式的半导体装置的半导体构造的等效电路图以及剖面说明图分别如图25以及图26所示。在本实施方式中，与上述第8实施方式不同，限制输入端子13a、13b间的过大的电压差的1组晶体管不是NPN晶体管19c、19d而是PNP晶体管10a、10b。其它的构成包括各元件间的连接状态与第8实施方式相同，在相同的部分附上相同的符号，在此省略对其详细的说明。
PNP晶体管10a、10b由于是和其基极与输入端子13a、13b连接的上述第2实施方式相同的构成，所以保护元件11a、11b与上述第2实施方式同样作为PNP晶体管10a、10b的保护元件进行动作。另一方面虽然NPN晶体管19a、19b与上述第8实施方式相同，是基极与输入端子13a、13b连接的构成，但是与第8实施方式相同，因为保护元件11a、11b以对于向输入端子13a、13b的ESD电压的施加，不破坏PNP晶体管10a、10b的方式作为保护元件进行动作，抑制对其基极的电压，所以对与其基极连接的NPN晶体管19a、19b的基极也不会施加导致破坏那样的过大电压，实质上保护元件11a、11b可以作为所有的PNP晶体管10a、10b、以及NPN晶体管19a、19b的保护元件发挥功能。
产业上的可利用性
根据本发明的半导体装置可以在以显示设备或移动体通信终端等民生用途，还有各种生产设备等普通工业用途为代表的所有产业领域中使用，特别是，可以在与人接触机会多并容易被施加ESD的便携设备或追求高可靠性的医疗设备或输送设备相关的产业中使用。
附图标记说明：
1：P型半导体基板；2：根据N型半导体的第1区域；3：第1以及第2实施方式的电路元件的发射极；4：第1以及第2实施方式的电路元件的集电极；5：第1区域2内的接触区域；6：根据N型半导体的第2区域；6a：根据N型半导体的第2区域6的接触区域；7：导电体；8：根据N型半导体的第2区域与P型半导体基板1的连接区域；9：比第1区域更高杂质浓度的N型区域(嵌入区域)；10、10a、10b：第1、第2以及第9实施方式的电路元件(PNP晶体管)；11、11a、11b：保护元件(NPN晶体管)；12、12a、12b：P型半导体基板的寄生电阻；13、13a、13b：输入端子；14：低位电压源端子；15：高位电压源端子；16：第3实施方式中第1区域2内的P型区域；17：第3实施方式中P型区域16内的N型区域；18：第3实施方式中第1区域2的接触区域；19、19a、19b、19c、19d：第3、第8以及第9实施方式中电路元件(NPN晶体管)；20：第4实施方式中第1区域2内的P型区域；21：第4实施方式中第1区域2内的其他P型区域；22：第4实施方式中第1区域2内的N型区域；23：第4实施方式中电路元件(P沟道结型场效应晶体管)；24：第5实施方式中第1区域2内的P型区域；25：第5实施方式中第1区域2内的P型区域24内的N型区域；26：第5实施方式中第1区域2的接触区域；27：第5实施方式中第1区域2内的P型区域24的接触区域；28：第5实施方式中电路元件(N沟道结型场效应晶体管)；29：电流源；30：根据现有技术的ESD保护元件(二极管)；31：根据现有技术的其他ESD保护元件；32：表示现有技术的图28以及图29中的电路元件。
Claims (16)
1.一种半导体装置，其具有第1导电型半导体基板、以及在该半导体基板表面形成的第2导电型半导体层的第1区域，并具有包括由上述半导体基板和上述第1区域形成的PN结的电路元件、连接于上述第1区域的输入端子、以及保护上述电路元件免受施加到上述输入端子的静电放电ESD影响的保护元件，其中，
上述保护元件包括通过在上述半导体基板形成上述第2导电型半导体层的第2区域从而使上述第1区域为集电极、使上述半导体基板为基极、使上述第2区域为发射极而形成的晶体管，并通过该发射极与上述半导体基板经由设置在上述半导体基板的连接区域由导电体连接而形成，
上述第1区域分离地形成为多个，
形成有使用了该多个上述第1区域的各个的多个上述电路元件，
在由上述多个第1区域所夹的中间部形成有一个上述保护元件的上述第2区域。
2.根据权利要求1所述的半导体装置，其中，
设置在上述半导体基板的上述连接区域形成于上述第2区域的与上述第1区域相反的一侧。
3.根据权利要求1或2所述的半导体装置，其中，
上述第1区域在上述半导体基板表面的外周形状的至少一部分为曲线，与该第1区域邻接形成的上述第2区域的与上述第1区域相向的部分的外周形状是沿着上述第1区域的曲线的曲线。
4.根据权利要求1或2所述的半导体装置，其中，
在上述第1区域的下层形成有比该第1区域杂质浓度高的第2导电型区域，上述第2区域的下层是直接与半导体基板接触的构造。
5.根据权利要求1或2所述的半导体装置，其中，
上述第2导电型半导体层是形成在上述半导体基板上的外延层，上述第1以及第2区域是通过在上述外延层注入第1导电型的杂质使上述外延层分离而形成的区域。
6.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为基极的纵向双极晶体管。
7.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为集电极的纵向双极晶体管。
8.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为发射极的纵向双极晶体管。
9.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为基极的横向双极晶体管。
10.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为集电极的横向双极晶体管。
11.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为发射极的横向双极晶体管。
12.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为栅极的结型场效应晶体管。
13.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为漏极的结型场效应晶体管。
14.根据权利要求1或2所述的半导体装置，其中，
上述电路元件是使上述第1区域为源极的结型场效应晶体管。
15.一种半导体装置，其具有第1导电型半导体基板、以及在该半导体基板表面形成的第2导电型半导体层的第1区域，并具有包括由上述半导体基板和上述第1区域形成的PN结的电路元件、连接于上述第1区域的输入端子、以及保护上述电路元件免受施加到上述输入端子的静电放电ESD影响的保护元件，其中，
上述保护元件包括通过在上述半导体基板形成上述第2导电型半导体层的第2区域从而使上述第1区域为集电极、使上述半导体基板为基极、使上述第2区域为发射极而形成的晶体管，并通过该发射极与上述半导体基板经由设置在上述半导体基板的连接区域由导电体连接而形成，
上述第1区域在上述半导体基板表面的外周形状的至少一部分为曲线，与该第1区域邻接形成的上述第2区域的与上述第1区域相向的部分的外周形状是沿着上述第1区域的曲线的曲线，
在上述第1区域的下层形成有比该第1区域杂质浓度高的第2导电型区域，上述第2区域的下层是直接与半导体基板接触的构造。
16.根据权利要求15所述的半导体装置，其中，
设置在上述半导体基板的上述连接区域形成于上述第2区域的与上述第1区域相反的一侧。
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