CN101587894A - 应用高电压轻掺杂漏极的互补金属氧化物半导体技术的静电释放保护 - Google Patents
应用高电压轻掺杂漏极的互补金属氧化物半导体技术的静电释放保护 Download PDFInfo
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- 238000005516 engineering process Methods 0.000 title description 10
- 239000002019 doping agent Substances 0.000 claims abstract description 154
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 14
- 230000001052 transient effect Effects 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 8
- 229910044991 metal oxide Inorganic materials 0.000 claims description 8
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 8
- 230000001960 triggered effect Effects 0.000 claims description 8
- 230000002441 reversible effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000002347 injection Methods 0.000 claims description 4
- 239000007924 injection Substances 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 11
- 239000007943 implant Substances 0.000 abstract 3
- 239000000758 substrate Substances 0.000 description 20
- 230000006872 improvement Effects 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 5
- 238000009434 installation Methods 0.000 description 5
- 230000003068 static effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种应用高电压轻掺杂漏极的互补金属氧化物半导体技术的静电释放保护，尤其涉及一种静电释放(electrostatic discharge，简写ESD)保护电路，其包括一个触发二极管。所述触发二极管包括一个P级(P－grade，简写PG)区和一个N井之间的联结点。所述PG区具有和一个P通道金属氧化半导体(PMOS)晶体管的P漏极相等的掺杂剂轮廓，所述PMOS晶体管具有一个击穿电压(用V代表)，当使用的电压高于击穿电压V时，所述触发二极管用于传导电流。在一个实施例中，PG区的掺杂剂轮廓包括两个掺杂剂注入轮廓，一个为具有较高掺杂剂浓度的浅注入轮廓，另一个为具有较低掺杂剂浓度的深注入轮廓。
Description
技术领域
本发明涉及一种电路结构以及一种具有静电释放(electrostatic discharge，简写ESD)保护电路保护的电子装置的制造方法。本发明进一步涉及一种改良电路结构和一种具有ESD保护电路保护的电子装置的制造方法，所述ESD保护电路具有一个紧密的装置结构以在高电压下使用，其采用简单处理步骤制备并不需要额外的掩膜。
背景技术
用于设计和制造具有静电释放(electrostatic discharge，简写ESD)保护电路的电子装置，特别是在高电压(即电压至18V甚至更高)下使用的电子装置的现有技术仍旧面临着技术难题和限制。用于这些类型的高电压ESD保护电路的制造技术和装置结构通常需要额外的多个掩膜。此外，高电压ESD保护电路占用了较大的空间。基于上述原因，高电压ESD保护电路使用起来较为昂贵。
因此，在电路设计和装置制造技术领域仍然需要一种新的、改良的电路结构和制造方法，以解决上述难题。特别地，仍然需要一种新的、改良的ESD保护电路，其能够在较高电压范围内执行较好的电压钳位功能的、占用较小的空间并且具有高电压静电释放功能，同时该ESD保护电路采用轻掺杂漏极(lightly doped drain，简写LDD)互补金属氧化物半导体(complementary metal oxide semiconductor，简写CMOS)技术制造。
发明内容
本发明的一个方面在于提供一种改良ESD保护电路，其具有改良的压缩装置构造，并且不需要额外的掩膜，故可以以较低成本提供有效的高电压ESD保护电路。
本发明的另一方面在于提供位于P-基底上的ESD保护电路，其不需要额外的掩膜并可使用18vCMOS工艺，其中P-沟槽MOS(PMOS)装置的击穿电压上升至大约25v。
本发明的另一方面在于提供具有改良电路结构的ESD保护电路，其具有P级区(P-grade，PG)漂移的高电压PMOS或N级区(N-grade，NG)漂移的高电压NMOS以及执行PMOS击穿电压(BV)触发的硅控整流器(silicon-controlled rectifier，简写SCR)以获得较高击穿电压的改进保护。
简单而言，在本发明较佳实施例中，公开了一种被ESD保护电路所保护的电子装置。该ESD电路包括一个触发二极管，其包括一个位于P级区和N-井(NW)之间的联结点，其中P级区的掺杂剂轮廓与PMOS晶体管的P-漏极的掺杂剂轮廓相等，其具有一个击穿电压(V)，当电压高于该击穿电压V时，凭借触发二极管引导电流。在一个值得效仿的实施例中，P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。在另一个值得效仿的实施例中，P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在15～25v范围内的击穿电压。在另一个值得效仿的实施例中，ESD保护电路进一步包括一个瞬态电压抑制(transient voltage suppressing，简写TVS)电路，其连接触发二极管，当一个高于击穿电压V的瞬态电压被提供给触发二极管的时候，其打开TVS电路用于引导反转电流穿过。在另一个值得效仿的实施例中，TVS电路进一步包括一个SCR电路，其包括并行成对的第一双极型晶体管(bipolar-junction transistor，简写BJT)和第二BJT，其作为TVS电路的主钳位电路。在另一个值得效仿的实施例中，TVS电路进一步包括一个BJT晶体管，其被触发二极管所触发并作为TVS电路的主钳位电路。在另一个值得效仿的实施例中，ESD保护电路进一步包括一个第二触发二极管，其包括一个位于第二P级区和N-井之间的第二联结点，其中P级区的掺杂剂轮廓与PMOS晶体管的P-漏极的掺杂剂轮廓相等，所述PMOS晶体管具有一个以V代表的击穿电压，当使用高于击穿电压V的电压时，触发二极管引导电流。在另一个值得效仿的实施例中，第二P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。在另一个值得效仿的实施例中，第二P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在15～25v范围内的击穿电压。在一个值得效仿的实施例中，P级区电连接底部电极，N井电连接Vcc电极。在一个值得效仿的实施例中，P级区和N井被设置在邻近P-型半导体基底顶表面处。
本发明进一步公开了一个ESD保护电路，其包括一个触发二极管，该触发二极管包括一个位于N级区和P-井之间的联结点，其中N级区的掺杂剂轮廓与NMOS晶体管的N-漏极的掺杂剂轮廓相等，所述NMOS晶体管具有一个以V代表的击穿电压，当使用高于击穿电压V的电压时，触发二极管引导电流。在一个值得效仿的实施例中，N级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。在另一个值得效仿的实施例中，N级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在20～30v范围内的击穿电压。
本发明进一步公开了一种制造ESD保护电路的方法。该方法包括在一个半导体基底上形成N-井、随后在N-井中注入P级区以形成P级区和N-井之间的联结点，从而构成触发二极管，其中P级区的掺杂剂轮廓与PMOS晶体管的P-漏极的掺杂剂轮廓相等，所述PMOS晶体管具有一个以V代表的击穿电压，当向触发二极管提供一个高于击穿电压V的电压时，触发二极管引导电流。在一个值得效仿的实施例中，注入P级区的步骤进一步包括采用高注入剂量进行浅掺杂剂注入、采用低注入剂量进行深掺杂剂注入，从而形成P级区的掺杂剂轮廓，其具有两个掺杂剂注入轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。在另一个值得效仿的实施例中，该方法进一步包括在半导体基底上形成与触发二极管连接的TVS电路，当高于击穿电压V的瞬态电压被提供给触发二极管时，其触发TVS电路引导反转电流通过。在另一个值得效仿的实施例中，注入P级区的步骤进一步包括采用高注入剂量进行浅掺杂剂注入、采用低注入剂量进行深掺杂剂注入，从而形成P级区的掺杂剂轮廓，其具有两个掺杂剂注入轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，，从而提供一个在15～25v范围内的击穿电压。在另一个值得效仿的实施例中，在半导体基底上形成TVS电路的步骤包括形成还有SCR电路，其具有并行成对的一个第一BJT和一个第二BJT，以作为TVS电路的主钳位电路。在另一个值得效仿的实施例中，该方法进一步包括在所述N-井中注入第二P级区，形成一个位于第二P级区和N-井之间的第二联结点，构成第二触发二极管，其中第二P级区的掺杂剂轮廓具有PMOS晶体管的掺杂剂轮廓，所述PMOS晶体管具有一个以V代表的击穿电压，当向第二触发二极管提供一个高于击穿电压V的电压时，第二触发二极管引导电流。
附图说明
图1A～1C是本发明申请人之前专利申请所公开的瞬态电压抑制(TVS)电路的横截面视图。
图2是本发明的一种用于高电压(HV)的、使用轻掺杂漏极(LDD)CMOS技术的ESD保护电路的横截面视图。
图3是表现图2所示ESD保护电路不同区域中的掺杂剂轮廓的简图。
图4～5是图2所示的ESD-TVS电路的不同实施例的与不同的TVS电路一起使用的ESD保护电路的横截面视图。
图6是表现如图2和图所示4的ESD-TVS电路和如图5所示的ESD电路的电压变化的I-V简图。
图7是如图5所示的具有2个触发二极管的ESD保护电路的另一个实施例的横截面视图，其可以增加接触面积并减小ESD保护电路电阻。
具体实施方式
为了更好的理解本发明，图1A和1B描述了瞬态电压抑制(transient voltagesuppressing，简写TVS)电路的相关背景技术，该背景技术是在本发明的一个发明人在专利申请11/444,555和11/712,317中所公开的。上述两个专利申请所公开的内容在此构成本发明的参考。本发明所公开的TVS电路能采用主流互补金属氧化半导体(complementary metal oxide semiconductor，简写CMOS)技术加以制造，因此能够较少制造这些电路的成本并且可以方便的与不同应用电路一起结合以提供TVS和ESD保护电路，以下将在不同的实施例中加以详述。
图1A是一个位于P基底200上的瞬态电压抑制(TVS)电路的横截面视图。一个P型区210被设置邻接N+区域215，形成一个阴极连接Vcc衬垫110的稳压二极管(Zenerdiode)。设置所述P+区200邻接位于P基底200上的N井区230，从而形成PNP晶体管，其P基底200通过P井240和P区242连接Gnd衬垫105。从N井230至P井240的P基底200中的横向路径提供了电阻135。从N区235至N井230的路径提供了电阻145。N井230设置在P基底200的上部，依次电连接一个N-区245，从而形成NPN晶体管140。在P井240中，形成一个邻接N+区214的P-型区210，以调整触发二极管130所触发的击穿电压(breakdown voltage，简写BV)小于或等于NPN晶体管140的集电极-发射极反向击穿电压(BVceo)，所述触发二极管130形成在P区210和N+区215之间。另一个调整BV和BVceo的方法是增加N+区235的N掺杂的梯度，从而使得集电极-发射极击穿电压(collector to emitter breakdown voltage)with the base left open被调整至所需电压。上述两种方法合用，同样可以得到所需BV和BVceo。图1A描述了一个采用二极管的TVS电路，所述二极管形成在P型区210和N+区215之间，作为触发器。P/N+联结点通常在8伏特(v)左右被击穿，因此如图1A所示的TVS额定在5v。
参考图1B和1C的另一个TVS电路的主钳位电路的横截面视图。所述TVS包括改良的触发N通道金属氧化半导体(semiconductor，N-channel metal oxide，简写NMOS)191，其连接NPN双极晶体管192和PNP双极晶体管194，因此形成)硅控整流器(silicon-controlled rectifier，简写SCR)。所示的新TVS采用主流CMOS技术制造。图1B描述了位于一个P基底200’上的主钳位电路。位于栅极250’下方的一对N+区215’构成触发器NMOS191’的漏极和源极，同时位于栅极216’下方的P-井241’形成NMOS的体区。在邻接N井区230’的P基底200’上设置一个P+区220’，形成PNP晶体管194’，其中，P基底200’通过P井240’和P区242’连接Gnd衬垫105’，P+区220’连接Vcc衬垫110’。从N井230’至P井240’的P基底200’中的横向路径提供了电阻195’的电阻值。电阻193’的电阻值可以通过调整P+区220’的宽度和N-井230’的掺杂浓度来调整。在P-基底200’的上方设置N-井230’和N-井232’，形成NPN晶体管192’。可选择地，在P井240’内，邻接NMOS源极和漏极N+区215’处形成P-型区210’，从而构成保护二极管，以将触发器NMOS晶体管191’的击穿电压从大约10v降低至大约6v，同时提供更多的基底电流以打开NPN/SCR。如图1C所示，N+和P+扩散区215’和220’被作用区(active region)掩蔽。位于N+区215’下方的N井230’连接Vcc110’，从而增加PNP晶体管基电阻同时也利于在高电流时打开SCR。SCR阳极区的P+区220c在设计上错开以控制SCR保持电流。P+发射极220’或阳极下方的N井230’形成NPN晶体管的集电极，从而形成SCR的一部分。通过上述对电路和装置的大概描述，如图1B和1C所示的TVS电路可以实现瞬态电压保护，大约3.3v。如图1B所示，可选择地，在P井240’中，邻接NMOS源极和漏极N+区215’处设置一个P-型区210’，从而构成保护二极管，以将触发器NMOS晶体管191’的击穿电压从大约10v降低至大约6v，同时提供更多的基底电流以打开NPN/SCR.
参考图2的本发明位于P-基底300上的一个ESD保护电路的横截面视图。相较图1A的TVS电路，在PG区310和N井330之间通过联结点形成一个触发二极管。该触发二极管代替了图1中的、在P型区210和N+区215之间、通过联结点形成的触发二极管。图3所示的PG区310的掺杂轮廓包括两个掺杂剂轮廓。一个掺杂剂浓度大约在5E19atoms/cm3的P+浅注入延伸少于0.5um，一个掺杂剂浓度大约在1E18atoms/cm3的较深P注入延伸至大约1um。N井330的浓度在2E11～5E11、深度在1.5～2.5um。P基底的浓度在1E15～2E15。PG区310的掺杂剂轮廓与一个18vPMOS的P漏极掺杂剂轮廓相同，因此PG区和N井之间的联结点在18v的电压下不会被击穿。当使用一个高于18v的瞬态电压时，二极管将被击穿而电流从Vcc衬垫110’流经二极管至P-井(PW)330、基底300和GND。一个P+区320也连接Vcc衬垫110’。P+区320设置在P基底200上部、邻接N井区330的位置，构成PNP晶体管，其具有P基底300并通过P井340和P区342连接Gnd衬垫105’。P基底300中从N井330到P井340之间的横向路径提供了电阻135’的电阻值。从N区335到N井330的路径提供了电阻145’。设置在P-基底300上的N井330依次电连接N-区345，因此NPN晶体管140’和N-井330上的P+区320的构成、电连接P-基底300构成PNP晶体管150’，从而与晶体管140’一起工作作为SCR电路。图2描述了一个ESD保护电路，其采用在PG区310和N+区315之间形成的二极管作为触发二极管。具有PG区310的特殊P+掺杂剂轮廓，PG区310和N-井330之间的P/N+联结点在18v以下不会被击穿。因此，提供了一种高电压ESD保护电路。
图4时ESD保护电路的第二个实施例，其采用在PG区310和具有特殊掺杂剂轮廓的N-井330之间形成的二极管来触发NPN晶体管140’，而不是采用如图2所示的、由NPN晶体管140’和NPN晶体管150’构成的SCR来降低突发击穿(snapback)。通过取消P+区320，取消用于连接至图2P+区320的衬垫110’，此时该装置被配置成二极管触发的NPN并且突发击穿相较与二极管触发的SCR而言降低。
图5是保护电路的第三实施例，其中N+区与Gnd的连接被消除，从而消除NPN晶体管140’。保护装置实质上是一个二极管。
图6是不同实施例的I-V曲线图，具有图2的SCR的电路具有随电流增长最小的电阻，但具有最大的突发击穿。这样大的突发击穿不会是I/O保护的问题，但是不是连接Vcc的TVS所希望的，因为这样大的突发击穿将会导致其他装置由于Vcc所提供的大功率而损坏。二极管触发NPN改良了突发击穿但增加了电阻。二极管模式不具有突发击穿但具有最高的电阻。
图7是图5的保护电路的可选实施例。该保护电路与图5的相似，除了其具有一个额外的、在第一个PG区310-1和N-井330之间以及PG区310-2和N-井330之间形成的二极管。采用该额外的二极管，通过增加二极管接触表面积以增加电流保持能力并减小电阻，从而改良了图5的保护电路。
尽管本发明已经采用若干实施例进行具体描述，应该认为上述公开内容并不具有限制作用。在通读本发明后，本领域技术人员毫无疑问地可以想到多种改进和修改。然而上述改进和修改，仍然落在本发明的保护范围之内。
Claims (20)
1、一种静电释放(ESD)保护电路，其特征在于，包含一个触发二极管；
所述触发二极管包括个位于P级区和N-井之间的联结点；
所述其中P级区的掺杂剂轮廓与P通道金属氧化半导体(PMOS)晶体管的P-漏极的掺杂剂轮廓相等；
所述PMOS晶体管具有一个击穿电压，当使用的电压高于该击穿电压时，所述触发二极管引导电流。
2、如权利要求1所述的ESD保护电路，其特征在于，所述P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。
3、如权利要求1所述的ESD保护电路，其特征在于，P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在15～25v范围内的击穿电压。
4、如权利要求1所述的ESD保护电路，其特征在于，所述ESD保护电路进一步包括一个瞬态电压抑制(TVS)电路，其连接触发二极管，当一个高于击穿电压的瞬态电压被提供给触发二极管的时候，其打开TVS电路引导反转电流通过。
5、如权利要求4所述的ESD保护电路，其特征在于，所述TVS电路进一步包括一个SCR电路，其包括并行成对的第一双极型晶体管(BJT)和第二BJT，以作为TVS电路的主钳位电路。
6、如权利要求4所述的ESD保护电路，其特征在于，所述TVS电路进一步包括一个BJT晶体管，其被触发二极管所触发并作为TVS电路的主钳位电路。
7、如权利要求1所述的ESD保护电路，其特征在于，进一步包括第二触发二极管；
所述第二触发二极管包括一个位于第二P级区和N-井之间的第二联结点；
所述P级区的掺杂剂轮廓与PMOS晶体管的P-漏极的掺杂剂轮廓相等；
所述PMOS晶体管具有一个击穿电压，当使用高于击穿电压V的电压时，所述触发二极管引导电流。
8、如权利要求7所述的ESD保护电路，其特征在于，所述第二P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。
9、如权利要求7所述的ESD保护电路，其特征在于，所述第二P级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在15～25v范围内的击穿电压。
10、如权利要求1所述的ESD保护电路，其特征在于，所述P级区电连接底部电极，N井电连接Vcc电极。
11、如权利要求1所述的ESD保护电路，其特征在于，所述P级区和N井被设置在邻近P-型半导体基底顶表面处。
12、一种ESD保护电路，其特征在于，包含一个触发二极管；
所述触发二极管包括一个位于N级区和P-井之间的联结点；
所述N级区的掺杂剂轮廓与NMOS晶体管的N-漏极的掺杂剂轮廓相等
所述NMOS晶体管具有一个击穿电压，当使用高于击穿电压V的电压时，所述触发二极管引导电流。
13、如权利要求12所述的ESD保护电路，其特征在于，N级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。
14、如权利要求12所述的ESD保护电路，其特征在于，所述N级区的掺杂剂轮廓进一步包括两个掺杂剂轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在20～30v范围内的击穿电压。
15、一种制造ESD保护电路的方法，其特征在于，包括：
在一个半导体基底上形成N-井；
在N-井中注入P级区以形成P级区和N-井之间的联结点从而构成触发二极管；
所述P级区的掺杂剂轮廓与PMOS晶体管的P-漏极的掺杂剂轮廓相等；
所述PMOS晶体管具有一个击穿电压，当向所述触发二极管提供一个高于击穿电压V的电压时，所述触发二极管引导电流。
16、如权利要求15所述的制造ESD保护电路的方法，其特征在于，所述注入P级区的步骤进一步包括采用高注入剂量进行浅掺杂剂注入、采用低注入剂量进行深掺杂剂注入，从而形成P级区的掺杂剂轮廓，其具有两个掺杂剂注入轮廓，即一个具有较高掺杂剂浓度的浅掺杂剂轮廓和一个具有较低掺杂剂浓度的深掺杂剂轮廓。
17、如权利要求15所述的制造ESD保护电路的方法，其特征在于，在半导体基底上形成与触发二极管连接的TVS电路，当高于击穿电压V的瞬态电压被提供给触发二极管时，其触发TVS电路引导反转电流通过。
18、如权利要求15所述的制造ESD保护电路的方法，其特征在于，注入P级区的步骤进一步包括采用高注入剂量进行浅掺杂剂注入、采用低注入剂量进行深掺杂剂注入，从而形成P级区的掺杂剂轮廓，其具有两个掺杂剂注入轮廓，即一个掺杂剂浓度大约在5E19ions/cm3、深度小于0.5微米的较高掺杂剂浓度的浅掺杂剂轮廓和一个掺杂剂浓度大约在1E18ions/cm3、深度大约1.0微米的具有较低掺杂剂浓度的深掺杂剂轮廓，从而提供一个在15～25v范围内的击穿电压。
19、如权利要求17所述的制造ESD保护电路的方法，其特征在于，在半导体基底上形成TVS电路的步骤包括形成SCR电路；
所述SCR电路具有并行成对的第一BJT和第二BJT，以作为TVS电路的主钳位电路。
20、如权利要求15所述的制造ESD保护电路的方法，其特征在于，进一步包括在所述N-井中注入第二P级区，形成一个位于第二P级区和N-井之间的第二联结点，从而构成第二触发二极管；
所述第二P级区的掺杂剂轮廓具有PMOS晶体管的掺杂剂轮廓；
所述PMOS晶体管具有一个击穿电压，当向第二触发二极管提供一个高于击穿电压V的电压时，第二触发二极管引导电流。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/152,805 | 2008-05-16 | ||
| US12/152,805 US7919817B2 (en) | 2008-05-16 | 2008-05-16 | Electrostatic discharge (ESD) protection applying high voltage lightly doped drain (LDD) CMOS technologies |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101587894A true CN101587894A (zh) | 2009-11-25 |
| CN101587894B CN101587894B (zh) | 2012-07-04 |
Family
ID=41315337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200910145695 Active CN101587894B (zh) | 2008-05-16 | 2009-05-15 | 应用互补金属氧化物半导体技术的静电释放保护 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7919817B2 (zh) |
| CN (1) | CN101587894B (zh) |
| TW (1) | TWI425621B (zh) |
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| KR20210071134A (ko) | 2019-12-05 | 2021-06-16 | 삼성전자주식회사 | 반도체 장치 |
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- 2009-05-15 TW TW98116144A patent/TWI425621B/zh active
- 2009-05-15 CN CN 200910145695 patent/CN101587894B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20110180845A1 (en) | 2011-07-28 |
| CN101587894B (zh) | 2012-07-04 |
| TWI425621B (zh) | 2014-02-01 |
| US8937356B2 (en) | 2015-01-20 |
| US20090283831A1 (en) | 2009-11-19 |
| TW200950061A (en) | 2009-12-01 |
| US7919817B2 (en) | 2011-04-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |