KR101258993B1 - Ｅｓｄ 보호소자 - Google Patents

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Abstract

개시된 기술은 반도체 기판; 상기 반도체 기판상에 형성되는 N웰; 상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰; 상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+플로팅 영역; 및 상기 P웰에 형성되는 P+플로팅 영역을 포함하는 ESD 보호소자에 관한 것이다.

Description

ＥＳＤ 보호소자{ESD PROTECTION DEVICE}
본 명세서에 개시된 기술은 ESD 보호소자에 관한 것이다. 보다 상세하게는 ESD 펄스로부터 회로를 보호하기 위한 ESD 보호소자에 관한 것이다.
전자 소자의 중요한 응용의 하나는 오프 상태 또는 차단 상태와 온 상태 또는 낮은 임피던스 상태 사이를 스위칭하는 것이다. 사이리스터는 쌍안정 재생 스위칭 특성을 가진 일반적인 반도체 PNPN 스위칭 소자군을 일컫는다. 트랜지스터가 온 상태를 유지하기 위해서는 베이스 구동 전류나 게이트 전압을 계속 인가하여야 한다. 유용한 소자의 특성은 제어 신호를 통하여 낮은 임피던스 상태로 스위칭하기 전에는 차단 상태를 유지하고 낮은 임피던스 상태로 들어간 이후에는 제어 신호를 계속 인가할 필요가 없어야 하는 것이다. SCR(Silicon Controlled Rectifier)은 사이리스터를 부르는 이름이다. SCR은 게이트 제어 단자가 달린 4층 PNPN 구조이다. SCR을 온 상태로 스위칭하는 데 필요한 전류는 보통 mA 범위이다. 게이트 전류는 꺼져도 SCR은 계속 전도 상태에 머무를 수 있다. SCR이 전도 상태로 일단 트리거되면 게이트는 소자를 더 이상 제어할 수 없다.
3중-웰 저전압 트리거 ESD 보호소자(ELECTRO-STATIC DISCHARGE PROTECTION DEVICE)는 고속/저전압 특성을 가지는 반도체 칩에 적용할 수 있는 ESD 보호소자를 제공하는데 그 목적이 있다. 3중-웰 저전압 트리거 ESD 보호소자는 CMOS 공정기술 중 하나인 딥 웰(DEEP WELL) 공정을 이용한다. 3중-웰 저전압 트리거 ESD 보호소자는 P형 기판상에 형성된 딥N형웰; 상기 딥N형웰의 내부에서 서로 접하도록 형성된 N형웰 및 P형웰; 및 상기 P형웰에 직접 바이어스 전압을 인가하기 위한 바이어스 인가 영역을 포함하는 것을 특징으로 한다.
도 1은 종래 SCR의 문제점을 설명하기 위한 도면이다. 도 1을 참조하면, SCR(100)은 반도체 기판(110), N웰(120) 및 P웰(130) 등을 포함한다. N형으로 도핑된 N웰(120)은 제1 P+영역(121)과 제1 N+영역(122)을 포함하며, 제1 P+영역(121)과 제1 N+영역(122)은 애노드(Anode, 140)와 연결된다. P형으로 도핑된 P웰(130)은 제2 P+영역(131)과 제2 N+영역(132)을 포함하며, 제2 P+영역(131)과 제2 N+영역(132)은 캐소드(Cathode, 150)와 연결된다. N웰(120)과 P웰(130)은 서로 접하고 있으며, 접합부에서 애벌런치 항복(Avalanche Breakdown)에 의한 트리거(Trigger) 동작을 하게 된다.
도 1의 SCR(100)은 애노드(140)를 통해 들어오는 ESD 전류를 방전한다. SCR(100)은 PNPN 사이리스터로 구성된다. 사이리스터는 제1 P+영역(121), N웰(120), P웰(130) 및 제2 N+영역(132)을 포함한다. 애노드(140)로 유입된 ESD 전류에 의해 전압이 증가함에 따라, 사이리스터를 구성하는 PNP트랜지스터의 에미터-베이스(Emitter-Base) 접합(Junction)이 순방향 바이어스(Forward Bias) 상태가 되고, PNP트랜지스터가 턴-온(Turn-On)된다. PNP트랜지스터를 통해 흐르는 전류는 P웰(130)로 흐르게 되며, 이 전류에 의해 NPN트랜지스터가 턴-온 된다. N웰(120)에서 캐소드(150)로 흐르는 NPN트랜지스터의 전류는 PNP트랜지스터의 순방향 바이어스(Bias)를 잡아주고, 결국 턴-온 된 두 개의 트랜지스터에 의해 SCR(100)은 트리거(Trigger)된다. 이를 통해 PNP트랜지스터에 더 이상 바이어스를 잡아 줄 필요가 없게 되어, 애노드(140) 전압은 최소값까지 감소하게 되는데, 이를 홀딩전압(Holding voltage)이라 한다. 그 이후 SCR(100)은 정궤환(Positive Feedback) 동작을 하여 애노드(140)를 통해 들어오는 ESD 전류를 효과적으로 방전할 수 있게 된다. 이러한 SCR(100)은 N웰(120)과 P웰(130) 사이의 애벌런치 항복에 의해 20V 이상의 트리거 전압과 2V 이하의 홀딩전압을 가지고 있다. SCR(100)은 20V의 높은 트리거 전압으로 인해, 내부회로의 MOSFET 게이트 산화막(Gate Oxide)이 파괴되거나 내부선로가 열화 손상되는 것을 막을 수 없게 되는 단점이 있다. 또한, SCR(100)은 낮은 홀딩전압으로 인하여 내부 회로(Core Circuit)의 정상적인 동작에 부하로서 미치는 영향을 최소화 시키지 못하고, 전압의 오버슈팅(Overshooting)이나 노이즈(Noise)에 의한 의도되지 않은 동작이 발생하여 내부 회로의 동작에 영향을 주는 단점이 있다.
도 2는 종래 LVTSCR의 문제점을 설명하기 위한 도면이다. 도 2를 참조하면, LVTSCR(Low Voltage Triggered SCR, 200)는 반도체 기판(210), N웰(220), P웰(230), N+플로팅 영역(223) 및 게이트(234) 등을 포함한다.
N웰(220)은 반도체 기판(210)에 위치하며, N+영역(221)보다 낮은 농도의 N형으로 도핑된다. N웰(220)은 제1 N+영역(221) 및 제1 P+영역(222)을 포함한다. 제1 N+영역(221)은 N웰(220)보다 높은 농도의 N형으로 도핑되며, 애노드(240)와 연결된다. 제1 P+영역(222)은 P웰(230)보다 높은 농도의 P형으로 도핑되며, 캐소드(250)와 연결된다.
P웰(230)은 N웰(220)과 접한다. P웰(230)은 P형으로 도핑되며, 제2 N+영역(231) 및 제2 P+영역(232)을 포함한다. 제2 N+영역(231)은 N웰(220)보다 높은 농도의 N형으로 도핑되며, 캐소드(250)에 연결된다. 제2 P+영역(232)는 P웰(230)보다 높은 농도의 P형으로 도핑되며, 캐소드(250)에 연결된다.
N+플로팅 영역(223)은 N웰(220) 및 P웰(230)의 접합영역에 형성된다. N+플로팅 영역(223)은 애노드(240)나 캐소드(250) 등에 연결되지 않는다. N+플로팅 영역(223)은 N형으로 도핑되며, N웰(220)보다 높은 농도로 도핑된다.
도 2의 LVTSCR은 일반적인 SCR과 ggNMOS의 장점을 이용한 구조로 되어 있다. N웰(220)과 P웰(230)의 접합영역에 형성된 N+플로팅 영역(223)과 P웰(230)에서의 항복전압에 의한 트리거 동작을 하게 된다. ggNMOS 구조를 사용하여 수평형(Lateral) NPN 트랜지스터의 베이스 폭을 NMOS의 채널 폭으로 최소화함으로써, 전류 이득을 높여 낮은 트리거 전압을 가질 수 있게 된다. 또한, 횡형(Vertical) PNP 트랜지스터의 베이스 폭도 최소화하여 낮은 트리거 전압을 얻을 수 있다. 그러나 LVTSCR은 여전히 낮은 홀딩전압으로 인하여 내부 회로의 정상적인 동작에 부하로서 미치는 영양을 최소화 시키지 못한다. 전압의 오버슈팅(Overshooting)이나 노이즈(Noise)에 의한 의도되지 않은 ESD 보호소자의 동작은 내부 회로의 동작에 치명적인 영향을 줄 수 있다.
최근에는 ESD 보호소자 설계 시, 내부 회로의 정상 동작(Normal Condition) 영역에서 오버슈팅 및 노이즈 등에 의한 얘기치 않은 보호회로의 동작을 막기 위하여 높은 홀딩전압을 갖는 ESD 보호소자를 설계하여 래치업(Latch-up) 면역(Immunity) 특성을 가진 반도체 칩에 대한 제품개발이 필요하다.
개시된 기술이 이루고자 하는 기술적 과제는 ESD 보호소자를 제공함에 있다. 보다 상세하지만 제한됨 없이, 낮은 트리거 전압과 높은 홀딩전압을 갖고, 래치업 현상을 방지하는 ESD 보호소자를 제공함에 있다.
상기의 기술적 과제를 해결하기 위해 개시된 기술은 반도체 기판; 상기 반도체 기판상에 형성되는 N웰; 상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰; 상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+플로팅 영역; 및 상기 P웰에 형성되는 P+플로팅 영역을 포함하는 ESD 보호소자를 제공한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시 예가 다음의 효과를 전부 포함해야 한다거나 다음의 효과만을 포함한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의해 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명에 의한 ESD 보호소자는 높은 홀딩전압으로 인하여 정상동작 상태에서의 래치-업 현상을 방지할 수 있는 장점이 있다. 또한, 본 발명에 의한 ESD 보호소자는 낮은 트리거 전압을 유도하여 효과적으로 동작하는 장점이 있다. 또한, 본 발명에 의한 ESD 보호소자는 공정상 추가적인 마스크의 추가 없이 제작할 수 있는 장점이 있다. 또한, 본 발명에 의한 ESD 보호소자는 삽입된 플로팅 영역의 길이를 조절하여 높은 홀딩전압을 얻을 수 있는 장점이 있다.
도 1은 종래 SCR의 문제점을 설명하기 위한 도면이다.
도 2는 종래 LVTSCR의 문제점을 설명하기 위한 도면이다.
도 3은 개시된 기술의 일 실시 예에 따른 ESD 보호소자를 설명하기 위한 도면이다.
도 4는 종래 SCR의 특성 곡선을 나타내는 그래프이다.
도 5는 개시된 기술의 일 실시 예에 따른 ESD 보호소자의 특성 곡선을 나타내는 그래프이다.
도 6은 종래 SCR의 I-V 특성을 나타내는 그래프이다.
도 7은 개시된 기술의 일 실시 예에 따른 ESD 보호소자의 I-V 특성을 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1 ” 또는 “제2 ” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 동작 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 3은 개시된 기술의 일 실시 예에 따른 ESD 보호소자를 나타내는 도면이다. 도 3을 참조하면, ESD 보호소자(300)는 반도체 기판(310), N웰(320), P웰(330), N+플로팅 영역(323), P+플로팅 영역(333) 및 게이트(334)를 포함한다. N웰(320)은 반도체 기판(310)에 위치하며, 제1 N+영역(321)보다 낮은 농도의 N형으로 도핑된다. N웰(320)은 제1 N+영역(321) 및 제1 P+영역(322)을 포함한다. 제1 N+영역(321)은 N형으로 도핑되며, N웰(320)보다 높은 농도로 도핑된다. 제1 P+영역(322)은 P형으로 도핑되며, P웰(330)보다 높은 농도로 도핑된다. 제1 N+영역(321) 및 제1 P+영역(322)은 애노드(340)와 연결된다. P웰(330)은 반도체 기판(310)에 위치하며, N웰(320)에 접한다. P웰(330)은 제2 P+영역(332)보다 낮은 농도의 P형으로 도핑된다. P웰(330)은 제2 N+영역(331), 제2 P+영역(332) 및 P+플로팅 영역(333)을 포함한다. 제2 N+영역(331)은 N형으로 도핑되며, N웰(320)보다 높은 농도로 도핑된다. 제2 N+영역(331)은 제2 P+영역(332)과 이격되어 배치될 수 있으며, 제2 P+영역(331)과 함께 캐소드(350)에 연결된다. 제2 P+영역(332)은 P형으로 도핑되며, P웰(330)보다 높은 농도로 도핑된다.
N+플로팅 영역(323)은 N웰(320) 및 P웰(330)의 접합영역에 형성된다. N+플로팅 영역(323)은 플로팅 되어 있다. 플로팅 되어 있다는 것은 애노드, 캐소드 등과 같은 단자와 연결되어 있지 않은 채 도핑되어 있다는 것을 의미할 수 있다. N+플로팅 영역(323)은 N형으로 도핑되며, N웰(320)보다 높은 농도로 도핑된다. N+플로팅 영역(323)의 길이(L1)는 조절될 수 있다.
P+플로팅 영역(333)은 제2 N+영역(331)과 제2 P+영역(332) 중 어느 한 영역과 N+플로팅 영역(323) 사이에 위치할 수 있다. P+플로팅 영역(333)의 길이(L2)는 마스크를 이용한 도핑 공정시 조절될 수 있다. P+플로팅 영역(333)은 P웰(330)에 플로팅 되어 있다. P+플로팅 영역(333)은 P형으로 도핑되며, P웰(330)보다 높은 농도로 도핑된다.
게이트(334)는 N+플로팅 영역(323) 및 P+플로팅 영역(333) 사이의 P웰(330)의 표면상에 배치되거나, N+플로팅 영역(323), P웰(330) 및 P+플로팅 영역(333)에 접속되도록 배치될 수 있다. 게이트(334)는 캐소드(350)에 연결될 수 있다.
예로서, N웰(320)의 도핑 농도는 1E17 atoms/cm^3, 제1 N+영역, 제2 N+영역 및 N+플로팅 영역(321, 331, 323)의 도핑 농도는 1E17 atoms/cm^3, P웰(330)의 도핑 농도는 1E17 atoms/cm^3, P+플로팅 영역(333)의 도핑 농도는 1E19 atoms/cm^3, 제1 및 제2 P+영역(322, 332)의 도핑 농도는 1E19 atoms/cm^3 일 수 있다. 도핑 농도는 공정에 따라 달라질 수 있다.
도 3의 ESD 보호소자(300)는 낮은 트리거(Trigger) 전압을 갖는다. 제1 N+영역(321)과 제1 P+영역(322)은 애노드(340)에 연결되며, 제2 N+영역(331)과 제2 P+영역(332)은 캐소드(350)에 연결된다. 캐소드(350)는 접지에 연결되어 ESD 경로를 제공하게 된다. ESD 펄스 인가시, 애노드(340)를 통해 유입된 전류는 PNP 트랜지스터의 이미터-베이스(Emitter-Base) 접합(Junction)이 순방향 바이어스(Forward Bias) 상태가 되고, PNP가 턴-온(Turn-On) 될 때, 삽입된 N+플로팅 영역(323)이 PNP 트랜지스터의 베이스 전류이득(Beta)을 감소시키게 된다. PNP 트랜지스터를 통해 흐르는 전류는 P웰(30)로 흐르게 되며, 이 전류에 의해 NPN 트랜지스터가 턴-온 되어 두 개의 트랜지스터는 트리거(Trigger)되어 PNP와 NPN 트랜지스터의 정궤환 동작(Positive Feedback)에 의해 애노드(340)의 전압이 최소값까지 감소하게 되어 홀딩전압이 잡히게 된다. 이 때 기존 ESD 보호소자인 SCR의 N웰과 P웰의 항복 전압이 아닌, N+플로팅 영역(323)과 P웰(330) 간의 항복전압으로 ESD 보호소자(300)의 트리거 전압은 낮아진다. 또한, 삽입된 게이트(334)의 표면에 강한 전계 및 채널폭(W)의 최소화로 ESD 보호소자(300)의 트리거 전압이 낮아진다.
ESD 보호소자(300)는 P웰(330)내에 형성된 P+플로팅 영역(333)에 의해 높은 홀딩전압을 갖는다. N+플로팅 영역(323)과 P+플로팅 영역(333)이 NPN과 PNP 트랜지스터의 베이스 길이를 조절하여 전류이득을 감소시키게 되어 홀딩전압이 높아지게 된다. P+플로팅 영역(333)으로 정공이 이동하며, P+플로팅 영역(333)은 정공의 이동량을 증가시켜, NPN트랜지스터의 베이스 전류를 증가시킨다. 증가된 베이스 전류는 전류이득(Beta)을 감소시켜 ESD 보호소자(300)는 높은 홀딩전압을 갖게 된다. P+플로팅 영역(333)의 길이(L2)를 조절하여 베이스 전류를 조절할 수 있으며, 길이가 길어질수록 베이스 전류가 증가하는 경향을 갖는다. 베이스 전류의 증가로 전류이득이 감소되어 홀딩전압이 높아지게 된다. 결국, ESD 보호소자(300)는 PNP 및 NPN트랜지스터의 정궤환 동작에 의해 기판 내부에서 전류 경로를 형성시켜 ESD 전류를 방전 시킨다. 상술한 바와 같이, ESD 보호소자(300)는 높은 홀딩전압을 갖는다.
도 4는 일반적인 SCR의 특성을 설명하기 위한 그래프이다. 도 1 및 도 4를 참조하면, 일반적인 SCR(100)의 트리거 전압(410) 및 홀딩전압(420)을 확인할 수 있다. 애노드(140)의 전압이 높아져 트리거 전압(410)이 되면, SCR(100)이 동작하여 ESD 전류를 방전시키게 된다. 트리거 된 SCR(100)은 ESD 전류방전 후 홀딩전압(420)을 갖게 된다. 이때, 홀딩전압(420)이 전원 전압보다 낮게 되면, 래치-업으로 인한 오작동이 발생할 수 있다.
도 5는 개시된 기술의 일 실시 예에 따른 ESD 보호소자의 특성을 설명하기 위한 그래프이다. 도 1, 도 3 및 도 5를 참조하면, ESD 보호소자(300)는 높은 홀딩전압 특성을 갖는다. ESD 보호소자(300)는 애노드(340)의 전압이 높아져 트리거 전압(530)이 되면 동작하여 ESD 전류를 방전시킨다. 트리거 된 ESD 보호소자(300)는 ESD 전류 방전 후 홀딩전압(521)을 갖게 된다. SCR(100)의 특성을 나타내는 그래프(510)과 ESD 보호소자(300)의 특성을 나타내는 그래프(520)와 비교하면, ESD 보호소자(3000)의 홀딩전압(521)이 SCR(100)의 홀딩전압(511)보다 높은 전압을 갖는 특성을 확인 할 수 있다.
도 6은 일반적인 SCR의 I-V 특성을 나타내는 그래프이며, 도 7은 개시된 기술의 일 실시 예에 따른 ESD 보호소자의 I-V 특성을 나타내는 그래프이다. 도 6을 참조하면, 일반적인 SCR은 트리거 전압이 약 20V의 값을 가지며, 홀딩전압은 약 1.5V의 값을 갖는 것을 알 수 있다. 반면에, 도 7을 참조하면, 개시된 발명의 일 실시 예에 따른 ESD 보호소자는 트리거 전압이 약 7.4V의 값을 가지며, 홀딩전압은 약 3.5V 이상의 값을 갖는 것을 확인할 수 있다. 즉, 개선된 ESD 보호소자의 홀딩전압이 더 높은 값을 가지는 것을 알 수 있다. 상술한 특성은 메디치 시뮬레이션 툴(MEDICI SIMULATION TOOL)을 이용하여 시뮬레이션 한 결과이다.
본 발명에 따른 ESD 보호소자는 전류 구동 능력이 우수하고, 트리거 전압이 낮고, 내부 회로 동작 전압 이상의 홀딩전압으로 동작하는 ESD 보호소자를 제공함으로써 집적회로에 안정성과 신뢰성을 제공한다. 본 발명에 따른 ESD 보호소자는 MOSFET 기반의 ESD 보호소자보다 면적 대비 전류 구동 능력이 우수하여, 내부회로 설계 면적 효율성이 향상된다.

Claims (5)

  1. 반도체 기판;
    상기 반도체 기판상에 형성되는 N웰;
    상기 반도체 기판상에 형성되며, 상기 N웰에 접하도록 형성되는 P웰;
    상기 N웰 및 상기 P웰의 접합영역에 형성되는 N+플로팅 영역; 및
    상기 P웰에 형성되는 P+플로팅 영역을 포함하며,
    상기 N+ 플로팅 영역과 상기 P + 플로팅 영역의 사이에는 상기 P 웰이 위치하는 ESD(Electro Static Discharge) 보호소자.
  2. 제 1항에 있어서,
    상기 N웰에 형성되며, 애노드에 연결되는 제1 N+영역 및 제1 P+영역; 및
    상기 P웰에 형성되며, 캐소드에 연결되는 제2 N+영역 및 제2 P+영역을 더 포함하는 ESD 보호소자.
  3. 제 2항에 있어서,
    상기 P+플로팅 영역은 상기 제2 N+영역과 제2 P+영역 중 어느 한 영역 및 상기 N+플로팅 영역 사이에 형성되는 ESD 보호소자.
  4. 제 3항에 있어서,
    상기 N+플로팅 영역, 상기 P+플로팅 영역 사이의 P웰 표면상에 배치되며, 상기 캐소드에 연결되는 게이트를 더 포함하는 ESD 보호소자.
  5. 제 4항에 있어서,
    상기 게이트는 접지에 연결되는 ESD 보호소자.
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