KR20000035771A - 정전 방전동안에 기생 바이폴라 트랜지스터의 영향을감소시키는 회로 및 방법 - Google Patents

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Abstract

회로(20)는 기생 바이폴라 장치내의 도전을 방지하도록 기생 바이폴라 장치의 베이스-에미터 전압이 순방향 바이어스되도록 N-채널 트랜지스터의 소스의 전압을 상승시키는 전류원(3)을 포함한다. 하나의 실시예에 있어서, 상대적으로 작은 저항기(26)가 N-채널 트랜지스터(24)의 소스와 접지사이에 연결된다. 상기 전류원(32)은 N-채널 트랜지스터(24)의 소스가 이벤트(event)동안에 상승되도록 작은 소스 저항기(26)를 통해 양(positive) ESD 이벤트동안의 ESD 전류의 일부가 향하도록 하는데 사용되며, 따라서 기생 바이폴라 장치의 스냅백을 방지한다.

Description

정전 방전동안에 기생 바이폴라 트랜지스터의 영향을 감소시키는 회로 및 방법{Circuit and method for reducing parasitic bipolar effects during electrostatic discharges}
발명의 분야
본 발명은 통상적으로 회로들에 관한 것이며, 특히 정전 방전동안에 기생 바이폴라 영향들을 감소시키는 회로 및 방법에 관한 것이다.
발명의 배경
집적 회로가 상기 집적 회로의 설계시 전압보다 높은 전압을 받을 때 손상 될 수 있다. 기계적 칩 캐리어, 기생 칩 기억 장치, 또는 심지어 인간과 같은 그러한 소스들로부터 발생하는, 정전 방전(“ESD”)은 집적 회로의 설계시 전압보다 훨씬 큰 전압을 발생시킬 수 있다. 예를 들어, 통상적인 인간의 몸은 4킬로볼트까지 정전 방전시킬 수 있다. 예를 들어 5볼트보다 낮은 전압에서 동작하는 집적 회로들에서, 그러한 크기의 정전 방전은 파괴적일 수 있다.
높은 전압, 또는 ESD 이벤트(event)들로부터 내부 회로를 보호하기 위해, 보호 회로들이 통상적으로 내부 회로와 집적회로의 입력/출력(“I/O”)핀들사이에 사용된다. ESD 이벤트들동안 회로 고장들을 일으키는 하나의 메카니즘은 “바이폴라 스냅백(snapback)”으로 알려진 현상이다.
도1은 부분적인 도식도 형태와 부분적인 횡단면도로서, 종래 기술에 따른 N-채널 금속-산화막 반도체(MOS)트랜지스터와 고유의 기생 바이폴라 트랜지스터를 도시한다. 도1은 NPN 바이폴라 장치가 소스에 연결된 에미터, 드레인에 연결된 컬렉터, N-채널 MOS 트랜지스터의 기판에 연결된 베이스를 가지는 P형 기판내에 형성된다. 도1에서, I/O 패드에 연결된 드레인과 함께 접지에 연결된 기판 타이(subst rate tie)와 소스가 도시된다. 양(positive) ESD 이벤트를 수신하는 I/O패드가 도시된다.
바이폴라 스냅백동안에, 본드패드(컬렉터)에 연결된 n+ 확산, 접지(에미터)에 연결된 n+확산에 의해 형성된 기생 바이폴라 트랜지스터는 “Rsub”라고 불리는 고유한 기판 저항을 통해 자기 바이어스 메카니즘에 의해 커다란 양의 ESD 항복 전류를 유도할 수 있다. 자기 바이어스는 애벌란시-발생 전자-홀 쌍들이 생성되는 곳에서 컬렉터/베이스 확산의 애벌란시-항복으로부터 생긴다. 애벌란시-발생 소스는 도1의 전류원 IGEN으로 도식적으로 도시되며, 이는 기판(홀) 전류를 나타낸다. 이런 영향으로부터 발생된 홀들은 고유한 기판 저항을 통해 기판 타이를 향해 이동하여, 트랜지스터부근의 기판 전위를 국부적으로 상승시킨다. 일단 이 전위가 대략 0.7V를 초과하면, 기생 바이폴라 트랜지스터의 베이스-에미터 접합(즉, p-기판에 n+)에 순방향 바이어스 시키기에 충분하며, 상기 트랜지스터가 턴온 된다. 드레인-소스 전압 및 기생 바이폴라 동작이 처음 발생하는 드레인 전류 포인트는 (VT1,IT1)으로 불리며, IT1은 드레인/기판 접합에서 애벌란시-발생에 의해 흐르는 전류이다. 보통, 예를 들어 출력 버퍼의 N-채널 MOS 트랜지스터내에 고유하게 포함된 바이폴라 장치는 스냅백에 가장 영향 받기 쉽다. 이 기생 바이폴라 트랜지스터는 ESD 이벤트를 받는 회로내의 빈번한 고장 요인이다.
이 기생 바이폴라 트랜지스터의 문제를 경감하기 위한 하나의 잘 알려진 해결 방법이 N-채널 MOS 트랜지스터의 드레인과 출력핀 사이에 연결된 안정기 저항을 부가시키는 것이다. 이 기술은 회로내의 바이폴라 도전의 경우, 임의의 항복 전류를 NMOS 트랜지스터(또는 단일 NMOS 트랜지스터를 형성하는 몇몇의 핑거(finger)들)을 동등하게 분배함에 의해 ESD 방지의 몇몇 부가된 조치를 보증한다. 안정기 저항은 다른 컬렉터-에미터 전압 VT2의 고장 포인트가 컬렉터-에미터 전압 VT1포인트보다 더 크다는 것을 보증하기 위해 부가되며, 전류는 기생 바이폴라 트랜지스터 내를 흐르기 시작한다. VT1과 VT2사이의 관계가 도2에 도시된다.
도2는 도1의 N-채널 트랜지스터의 드레인 전압 대 드레인 전류의 도표를 도시한다. 도2는 2개의 곡선들을 도시한다. 하나의 곡선은 통상적인 비-살리시 드(salicid)기술의 드레인-소스 전압 대 드레인 전류를 도시하며, 다른 곡선은 통상적인 살리시드기술의 드레인-소스 전압 대 드레인 전류를 도시한다. 몇몇의 NMOS 트랜지스터들(또는 단일 NMOS 트랜지스터를 형성하는 몇몇의 핑거들)이 기생 바이폴라 트랜지스터처럼 동작 할 때, 그러한 장치는 고유한 기생 바이폴라 트랜지스터의 “스냅백”전류-전압 특성들에 의존한다. 상술된 바와 같이, 전류는 임의의 컬렉터-에미터 전압(VT1)에서 그 바이폴라 트랜지스터를 통해 흐르기 시작한다. 그 후에 전류가 VT1으로 부터의 “스냅 백”을 증가 시킴에 따라 컬렉터-에미터 전압은 감소된다. 드레인 전압이 증가하고, 방향이 바뀜으로, 상기 전류가 또한 상승함에 따라 컬렉터-에미터 전압은 상승한다. 결국, 바이폴라 트랜지스터는 다른 특정 컬렉터-에미터 전압 VT2에서 고장 난다. 통상의 비-살리시드 기술에서, VT2는 트랜지스터에 의해 나타나는 온-저항은 아주 높기 때문에, 통상적으로 VT1보다 크다(즉, 도2의 선의 경사가 덜 가파르다). 통상의 살리시드 기술에서, VT2는 VT1보다 보통 작다. 왜냐하면 살리시드 소스/드레인 확산들이 장치의 낮은 유효한 일련의 저항에서 행해지기 때문이다(즉, 도2의 선의 경사가 더 가파르다). 어느 한쪽의 기술로, VT2는 안정기 저항의 형태로 일련의 저항을 부가함에 의해 VT1보다 크게 되도록 제어 될 수 있다. 이는 제1 NMOS 트랜지스터(또는 NMOS 트랜지스터의 핑거)가 제2 NMOS 트랜지스터가 턴온되는 전압보다 작은 전압에서 항복되지 않도록 한다. 이는 차례로 완전한 장치의 고장 전류가 스냅백되는 제1 세그먼트의 합이 아니라 개별적인 구성요소의 전체합이라는 것을 보증한다. 고장 전류는 도2에 도시된 제2 항복 전류 IT2이다. IT2의 값은 ESD 이벤트동안에 초과되어서는 안 되며, 만일 그렇지 않으면 상기 장치에 영구적인 손상을 가져온다. 따라서, 안정기 저항을 부가시키는 동기는 주어진 트랜지스터로부터 유용한 IT2전체의 양을 최대화시키고자 함이다. 통상적으로, IT2는 특정 기술의 특정한 제조 파라미터들에 의존하며, 다양한 기술에 의해 변경된다.
크기에 있어서 반도체 기술의 일반적인 경향은 각각의 새로운 기술의 발생으로 인한 IT1의 감소이다. 이는 얇고, 살리시드화된 소스/드레인 접합들과 대량으로 도핑된 P+ 기판들상의 애피택시얼 층을 사용하는 것과 같은 몇몇의 요인들에 의해서 이루어 진다. 또한 다수의 핑거 장치들내에 빈약한 폭-크기를 향상시켜, 살리시드 층은 제2 항복 고장 전류 임계값(IT2)을 감소시키기 위해 공지된 접합 깊이의 상당 부분을 또한 점유한다. 대량으로 도핑된 P+기판들(epi-substrates)상의 애피택시얼 층은 공지된 래치 업 효과(latch-up effect)를 억제하도록 진보된 기술들내에서 필요하게 된다. 에피-기판들은 매우 낮은 기판 저항을 억제하며, 이것이 기판의 전위가 칩 전체에 걸쳐 접지에 가까이 연결되도록 한다. 이는 래치 업 효과를 피하는데 바람직하지만, 이는 균일하게 바이폴라 동작을 개시하거나 유지하기 어렵기 되기 때문에 기생 바이폴라 트랜지스터의 동작을 몹시 방해한다.
도1은 부분적인 도식도 형태와 부분적인 횡단면도로서, 종래 기술에 따른 N-채널 MOS 트랜지스터와 고유의 기생 바이폴라 트랜지스터를 도시한 도면.
도2는 도1의 N-채널 MOS 트랜지스터의 드레인 전압 대 드레인 전류의 도표를 도시한 도면.
도3은 부분적인 도식도 형태와 부분적인 횡단면도로서, 본 발명에 따른 ESD 회로를 도시한 도면.
도4는 도식적인 도표 형태로서, 본 발명에 따른 ESD 회로를 도시한 도면.
※도면의 주요부분에 대한 부호의 설명※
3 : 전류원 30 : 패드
46 : ESD 레일 클램프 48 : 다이오드
양호한 실시예의 다음의 상세한 설명이 다음의 도면들과 관련하여 고려될 때, 본 발명을 더 잘 이해할 수 있다.
설명을 단순하고 명료하게 하기 위해, 도면들내에 도시된 소자들은 반드시 일정한 비율로 그려지지 않았다. 예를 들어, 상기 소자들의 몇몇의 치수들은 명료화시키기 위해 다른 소자들에 비하여 과장되었다. 또한, 적절한 곳의 참조 번호들은 대응하는 소자들 또는 유사한 소자들을 표시하도록 도면들 사이에 반복된다.
본 발명의 몇몇 실시예들이 아래에 상세히 기술되었지 만, 모든 실시예들에 공통되는 본 발명은 기생 바이폴라 장치내의 도전를 방지하도록, 기생 바이폴라 장치의 베이스-에미터 전압이 순방향 바이어스되도록 N-채널 트랜지스터의 소스의 전압을 상승시키는 회로 및 방법에 관한 것이다. 본 발명은 일단 VT1를 초과하면(즉, VT2= VT1과 IT2= IT1) 장치는 거의 순간적으로 파괴되며, 진보된 반도체 기술들을 사용하여 바이폴라 스냅백을 방지한다. 이런 장치들에 대하여, 고장 전류의 매우 낮은 값 IT2이 나타나므로, 일단 상기 장치가 파괴되면, 바이폴라 스냅백의 영향들을 개선하는데 충분하지 않다. 오히려, 이 기술들로서, 함께 스냅백을 피하는 것이 바람직하며, ESD 항복동안에 출력 버퍼 NMOS 장치가 스냅백하지 않도록, VT1의 값을 증가시키는 조치가 취해져야 한다. 이는 안정화(ballasting)와 같은 공지된 기술들로 스냅백한 후에 기생 바이폴라 동작을 제어하는 종래의 기술과 상당히 다르다.
도3은 N-채널 트랜지스터(24)의 소스와 접지사이에 상대적으로 작은 저항기(26)가 연결되는 하나의 실시예를 도시한다. 소스 주입 전류원(32)이 상기 이벤트동안에 N-채널 트랜지스터의 소스가 상승되도록 작은 소스 저항기를 통해 양 ESD 이벤트로 부터 ESD 전류의 일부가 향하게 하도록 사용되며, 따라서 고유의 기생 바이폴라 장치의 스냅백을 차례로 발생시키는 베이스-에미터 접합의 순방향 바이어스를 방지한다. 따라서, 양 전위는 트랜지스터(24)의 소스와 P-형 기판(애노드)사이에 형성된 다이오드의 캐소드(n+확산)에서, 저항기(26)를 통해 흐르는 전류에 의해 발생된다. 이 전위의 크기는 저항기(26)의 값 또는 소스 주입 전류원(32)의 상대적 세기를 조정함에 의해 쉽게 제어될 수 있다. 역으로, 트랜지스터(24)의 n+소스 확산에 의해 형성된 다이오드의 애노드(기판)의 전위는 일반적으로 다른 제조 파라미터들과 독립적으로 처리하기 어려운 애벌란시-발생율과 유효 기판 저항에 의해 제어된다. 따라서, 기술된 발명을 사용하여, 스냅백은 제조 처리시 다른 곳에서 필요한 다른 물리적 또는 전기적 파라미터들을 변경하거나 영향주지않는 방법으로 제어될 수 있다.
본 발명의 특정 실시예가 도4를 참조하여 상세히 지금 상세히 기술될 것이다.
도4는 도식적인 도표 형태로, 본 발명에 따른 출력 버퍼 회로(20)를 도시한다. 출력 버퍼 회로(20)는 ESD 보호 회로를 가지는 출력 버퍼 회로이며, P-채널 트랜지스터(22), N-채널 트랜지스터(24), 저항기(26), 패드(30), 추가적으로 소스 주입 바이어스 회로(33)와 소스 주입기 트래지스터(34)로 구성된 소스 주입 전류원(32), ESD 레일(rail) 클램프(46), 다이오드(48)를 포함한다. P-채널 트랜지스터(22),N-채널 트랜지스터(24) 모두는 출력 버퍼 회로를 형성한다. p- 채널 트랜지스터(22)는 드레인과 벽사이에 연결된 고유 다이오드(28)로 도시된다. P-채널 소스 주입기 트랜지스터(34)는 패드(30)에 연결된 소스, 게이트 및 저항기(26)의 한쪽 단자에 연결된 드레인을 가진다. P-채널 소스 주입기 트랜지스 터(34)의 게이트는 소스 주입 바이어스 회로(33)에 의해 바이어스 된다.
소스 주입 바이어스 회로(33)는 P-채널 트랜지스터들(36,38), 저항기들 (40,44), N-채널 트랜지스터(42)를 포함한다. P-채널 트랜지스터(36)는 VDD에 연결된 게이트, 패드(30)에 연결된 제1 소스 단자, 제2 드레인 단자를 갖는다. P-채널 트랜지스터(38)는 VDD라고 불리는 양 전원 전압 단자에 연결되는 소스, 접지에 연결된 게이트, 드레인을 갖는다. 저항기(40)는 P-채널 트랜지스터(38)의 드레인에 연결된 제1 단자와 제2 단자를 갖는다. N-채널 트랜지스터(42)는 저항기(40)의 제2 단자에 연결된 드레인, P-채널 트랜지스터(36)의 제2 드레인 단자에 연결된 게이트, VSS에 연결된 소스를 갖는다. 저항기(44)는 N-채널 트랜지스터(42)의 게이트에 연결된 제1 단자, VSS라고 불리는 접지 단자에 연결된 제2 단자를 갖는다. ESD 레일 클램프(46) 및 다이오드(48)는 VDD와 VSS사이에 연결된다. ESD 레일 클램프(46)는 회로(20)를 포함하는 집적회로의 고유 캐패시턴스일 수 으며, ESD 이벤트 동안에 VDD 와 VSS사이에 항복통로를 제공하는데 사용되는 능동 클램프 회로일 수 있다. 다이오드(46)는 VSS가 VDD보다 높게 다이오드 전압 강하(Vd)될때, 전류를 도전시킨다.
출력 버퍼 회로의 정상 동작시, 트랜지스터들(22,24)의 게이트들은 도4에 도시되지 않은 내부 회로들에 의해 바이어스 되어, 요구된 전압으로 패드(30)를 구동시킬 필요가 있으므로 P-채널 트랜지스터(22)또는 N-채널 트랜지스터(24)중 하나를 도전시킨다. 소스 주입 바이어스 회로(33)는 누설 전류를 최소화하기위해 비-도전 상태로 소스 주입기 트랜지스터(34)를 배치한다. P-채널 트랜지스터(36)는 실질적으로 비-도전적으로 되어, N-채널 트랜지스터(42)의 게이트의 전압을 낮게 하며, 트랜지스터(42)를 비-도전적으로 한다. 이는 차례로 저항기(40)의 제2 단자의 전압이 P-채널 소스 주입기 트랜지스터(34)가 실질적으로 비-도전적이 되도록 하기에 충분히 높게 한다.
양 ESD 이벤트 또는 다른 높은 전압 이벤트동안에, 소스 주입 바이어스 회로(33)는 P-채널 소스 주입기 트랜지스터(34)를 도전 상태로 유지 한다. P-채널 채널 소스 주입기 트랜지스터(34)는 그 다음에 전류원으로 기능한다. P-채널 트랜지스터(36)는 하나의 임계 전압를 초과하는 패드(30)에서의 전압이 VDD상에서 강하될 때, 도전적으로 되어, 상대적으로 높은 전압이 N-채널 트랜지스터(42)의 게이트에 공급된다. N-채널 트랜지스터(42)는 그다음에 도전적으로 되어 P-채널 트랜지스터(34)의 게이트가 낮게되게 하고, 소스 주입기 P-채널 트랜지스터(34)가 도전적이 되게 한다. ESD 전류의 일부는 P-채널 소스 주입기 트랜지스터(34)와 저항기(26)를 통하여 패드(30)로부터 VSS로 도전된다. ESD 이벤트 전류의 나머지는 P-채널 트랜지스터(22)의 고유 다이오드(28)를 통해 VDD로 흐르고, 그 다음에 ESD 레일 클램프를 통해 VSS로 흐른다.
ESD 전류의 일부가 소스 주입기 트랜지스터(34) 및 저항기(26)를 통해 흐르도록함에 의해, N-채널 트랜지스터(24)의 소스 전압은 증가되어, 따라서 고유 바이폴라 트랜지스터(도1과 도3에 도시된 바와 같이)의 에미터 전압을 상승시키며, 상기 고유 바이폴라 트랜지스터가 도전적으로 되는 것을 방지한다. 이는 상술된 바와 같이 정상적으로 발생하는 스냅백이 진보된, 살리시드(salcided) 기술을 사용하여 구성된 집적 회로들에 특히 해를 끼치는 전압을 넘어서 ESD 이벤트동안에 생성되는 패드 전압을 증가시킨다.
저항기(26)의 저항의 상한은 N-채널 트랜지스터(24)에 저항기(26)에 의해 발생되는 턴온 지연의 길이에 의해 결정된다. 기판의 전위가 매우 높게 상승될 수 없고, 기판이 접지에 연결되므로, N-채널 트랜지스터(24)의 소스상의 매우 작은 전압만이 기생 바이폴라 장치의 도전을 방지하기에 충분하다. N-채널 트랜지스터(24)의 소스는 바이폴라 스냅백이 발생됨을 방지하도록 기판상에 단지 다이오드 드롭(drop)될 필요가 있다. 기술된 실시예에서, 약10 옴 또는 그 보다 작은 저항 값을 가지는 저항기(26)가 구현된다.
대안적인 실시예에서, 소스 주입 바이어스 회로(33)를 사용하는 대신에, P-채널 주입기 트랜지스터(34)의 게이트는 VDD 에 직접 연결될 수 있다. 이 접근 방법이 소스 주입기 트랜지스터(34)가 저항기(26)내에 전류를 주입하도록 여전히 허용하지만, 전류의 양은 VDD 가 패드(30)와 교감하여 상승하기 시작함에 따라 감소한다. 이는 소스 주입기 트랜지스터(34)의 소스-게이트 전압이 상기 장치를 바이어스시키지 않는 크기로 감소시키게 한다. 그러나, 소스 주입 바이어스 회로(33)를 사용하는 이점은 만일 VDD가 패드(30)와 교감하여 움직이기 시작하면, P-채널 소스 주입기 트랜지스터(34)가 매우 도전적이 되기에 충분한 소스-게이트 전압이 유지된다는 점이며, 이는 트랜지스터(36)가 저항기(44)양단의 전압이 N-채널 트랜지스터(42)의 임계 전압을 초과하도록 저항기(44)에 단지 매우 작은 전류를 공급할 필요가 있기 때문이다. 트랜지스터(36)가 여전히 이 비-바이어스 효과에 영향받기 쉽지만, 저항기(44)의 값은 N-채널 트랜지스터(42)가 도전적이 되며, 트랜지스터 (34)의 게이트 전압이 P-채널 소스 주입기 트랜지스터(34)가 매우 도전적으로 되기에 충분히 낮음을 보증하도록 쉽게 제어 될 수 있다.
소스 주입기 트랜지스터(34)와 소스 주입기 바이어스 회로(33)에 의해 형성된 전류원(33)을 갖는 저항기(26)를 사용하면은 항복이 발생하기 전에 버퍼 회로의 ESD 범위를 크게 연장시키는데, 이것이 상기 장치가 고장나기 전에 ESD 보호 회로에 보다 큰 마진(margin)을 준다.
본 발명이 양호한 실시예에 의해 기술되었지만, 이는 본 발명이 다양한 방법들로 변경될수 있고, 특정하게 제시되거나 상술된 실시예이외에 많은 실시예들을 추측할 수 있음을 상기 기술에 숙련된 자들에 명백하다. 따라서, 첨부된 청구범위에 의해 본 발명의 참된 범위내에 있는 본 발명의 모든 변경들이 커버된다.

Claims (4)

  1. 반도체 장치에 있어서,
    단자;
    상기 단자에 연결된 제1 노드와, 상기 단자상의 정전 방전(ESD)에 응답하여 전류를 제공하는 제2 노드를 가지는 전류원;
    제1 전압 기준 노드에 연결된 제1 노드, 상기 전류원의 상기 제2 노드에 연결된 제2 노드를 가지는 제1 저항 소자;
    제어 전극, 상기 단자에 연결된 제1 전류 전극, 상기 전류원의 상기 제2 노드에 연결된 제2 전류 전극을 가지는 제1 트랜지스터를 포함하는, 반도체 장치.
  2. 반도체 장치의 트랜지스터를 바이어스하는 방법에 있어서,
    상기 트랜지스터의 제1 전류 전극에서 높은 전압 이벤트를 검출하는 단계;
    상기 높은 전압 이벤트를 검출하는 상기 단계에 응답하여 상기 트랜지스터의 제2 전류 전극을 바이어스 하는 단계를 포함하는데,
    상기 제2 전류 전극을 바이어스 하는 단계는 상기 트랜지스터와 연관된 p-n 접합의 순방향 바이어스를 방지하는, 방법.
  3. 반도체 장치에 있어서,
    본드 패드(bond pad);
    제어 노드, 상기 본드 패드에 연결된 제1 전류 전극, 제2 전류 전극을 가지는 N-형 트랜지스터;
    제어 노드, 제1 전압 기준 단자에 연결된 제1 전류 전극, 상기 N-형 트랜지스터의 상기 제1 전류 전극에 연결된 제2 전류 전극을 가지는 P-형 트랜지스터;
    전압을 제공하는 상기 N-형 트랜지스터의 상기 제2 전류 전극에 연결된 출력 노드, 상기 전압원의 상기 출력 노드에서 전압 값을 제어하는 상기 본드 패드에 연결된 입력 노드를 가지는 전압원을 포함하는, 반도체 장치.
  4. 반도체 장치에 있어서,
    높은 전압의 정전 방전(ESD)이벤트를 검출하는 수단;
    상기 검출 수단이 상기 높은 전압 ESD 이벤트를 검출할 때, p-n 접합이 순방향 바이어스 되는 것을 방지 하도록 p-n 접합을 바이어스하는 수단을 포함하는, 반도체 장치.
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