TW454306B - Circuit and method for reducing parasitic bipolar effects during electrostatic discharges - Google Patents

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4543 Ο 6 ^ 〆 _案號88119225 夕6 年_Γ月χΓ日 修正_ ( ' ...... 五、發明說明（1) 以前申請之參考 此申請曾於1998年11月30曰以申請號碼09/201, 392在美 國提出。 發明之範圍 本發明關於一電路，特別關於一電路及方法以在靜電放 電期間降低寄生雙極效應。 發明之背景 一積體電路在其承受積體電路設計電壓為高之電壓時， 可能受損。靜電放電（"ESD")，起源自如機械晶片載體， 塑膠晶片儲存裝置等來源，或甚至人體亦可產生高出積體 電路設計電壓許多倍之電壓。例如，人體可供應一高達4 KV之靜電放電。以操作於小於5 V之積體電路而言，如此 比例之靜電放電堪稱大破壞。 為保護積體電路不受高電壓，或ESD事件之害，通常在 内部電路與積體電路之輸入/輸出銷間利用一保護電路。 一種可在ESD事件時使積體電路失效之現象稱為“雙極急 返”。 圖1說明一Ν-通道金屬氧化物半導體（MOS)電晶體及一以 前技藝之固有寄生雙極電晶體之部份簡圖與部份剖面圖。 如圖1所說明，一ΝΡΝ雙極裝置在ρ基體中形成，其有一射 極搞合至源，一集極輕合至汲極，及一基極輕合至一 Ν-通 道MOS電晶體之基體。圖1中，基體結與源耦合至地，汲極 耦合至一 I/O墊。I/O墊顯示接收一 ESD事件。 在雙極急返期間，由一 η +擴散耦合至一結合片（集極）， 及一 η +擴散耦合至地（射極）形成之寄生雙極裝置，可由自

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衝器之Ν-通道MOS裝置中之雙極裝置最易受急返影響。此 寄生裝置常為在受到ESD事件之電路之失效點。 _連 減輕此寄生雙極問題之知名方案為增加一鎮流電卩且^ 接在N-通道MOS電晶體之汲極與一輸出銷之間s ^ ^ 保證，以均等分配通過NM0S電晶體之任何放電電流（或$ 分支形成一NM0S電晶體）方式，為在電路中之雙椏導$另 件之ESD保護之額外方法。鎮流電阻器之增加玎碟保在，電 一集極至射極失效點之電壓VT2大於集極至射極電廢Vt1 a’a冰 流在該點在寄生雙極電晶體中開始流動。VT1與^ Μ 於圖2中說明。 &晚 'll iS /竖 圖2說明圖1之N -通道M0S電晶體之汲極電流與淡视 _ 之關係。圖2顯示二條曲線。一曲線說明一典塑#自曲線 準矽化物技術之汲極電流對汲極至源電壓關係’另/ Λ愈 it s疯之** 說明典型自我對準矽化物技術之汲極電流與汲極矣Λ φ 〇β Μ Μ 0 S 電 壓之關係。當數個NM0S電晶體（或分支形成之爭

O:\61\61178.ptc 第6頁 454306 修正 案號 88119225 五、發明說明（3) 晶體）作為一個寄生雙極裝置時，此種裝置依賴固有雙極 電晶體之“急返”電流-電壓特性。如上述，電流在某一 集極至射極電壓，VT1開始流過雙極電晶體。其後，集極至 射極電壓在電流增加時降低，自VTi “急返”。當汲極電壓 增加時，此趨勢反轉，在電流上升時，導致集極至射極電 壓亦上升。最後，雙極電晶體在另一特別集極至射極電壓 VT2失效。在典型非自我對準矽化物技術中，VT2通常小於V T1，因為一自我對準矽化物源/汲極擴散可降低裝置之有效 串聯電阻（圖2之線斜坡更陡）。 在二技術中，以鎮流電阻器方式增加串聯電阻，VT2可被 控制而使大於Vn。此可保證第一NM0S (或NM0S電晶體之分 支）不會在小於第二NM0S電晶體導電之電壓崩潰。此點亦 可保證全裝置之之失效電流為其各組件之和，而非急返之 第一片段。圖2顯示失效電流為第二崩潰電流，Ιτ2。ΙΤ2之 值在ESD期間不能超過，否則將造成裝置之永久損壞。因 此，增加鎮流電阻器之動機為自一特定電晶體之可用ΙΤ2之 總值為最大。通常，IΤ2與特殊技術之構造參數有關，在各 技術中各有不同。 在半導體技術標定之趨勢為技術之每一新生代之IΤ2之降 低。此由數個因素造成，如使用淺，自我對準矽化物源/ 汲極接點，及使用重摻雜之Ρ+基體於外延層。除在多分支 裝置中提升不良寬度標定外，自我對準矽化物層亦消耗大 部份接點深度，亦稱為降低第二崩潰失效電流閾值（Ιτ2)。 重摻雜Ρ+基體上（epi-基體）之外延層在先進技術中所必 需，以防止知名之鎖存效應。E p i -基體之基體電阻甚低，

O:\61\61178.ptc 第7頁 454306 MM 88119P9R 發明說明（4) _广月 修正 因而可使其體電位緊密耦合 言，此點極為理邦、，盆^ 二片之地。在防止鎖存 勻發起及保持雙‘作用、。。雙極作用’因其不易均 圖式簡單說明 在配合以下之圖式及一較 發明有更佳之瞭解1中知佳具體實例之說明冑，可對本 電Γ體說之明部一///# &通道MOs電晶體及固有寄生雙極 電明體之部份簡圖，及部份為剖面圖。 踅桠 圖2說明圖1之N -通道|^〇8雪曰糾*丄 之關係圖。 通迢’電曰日體之汲極電流對汲極電壓 圖3 §尤明本發明之_ a E| 4 ^ Q〇 . 電路之郤份簡圖及部份剖面圖。 圖4說明本發明之ESD電路之簡圖。 』囬圍 應瞭解，為簡化及清晰計，圖 例如，某些組件對其他元件而言 =U =。 件。 麥号唬碼在圖中重複以代表對應或類比元 車乂佳具體貫例之詳細說明 以下將詳述本發明之數個齡杜日^ ^况月 體實例均在於一電體實例’…之各具 两，、，h L 6 叫及方法以升尚N-通道電晶體之源電 m f· # 4 :生雙極裝置之基極至射極電壓順向偏壓，以 Φ夕iff極裝置導電。本發明可防止在先進半導體技術 :ί:、返’因為當Vti超過發生時（即VT2 = VTl及IT，IT2)， 裝置立即文到損壞。因此等裝置，不足以在雙極急返效應 Ϊ t ί ’因為失效電流之值太低。®此此等技 術取好此避免急返，並需要增加、俾輸出缓衝器㈣⑽裝置

154306 SS_M19225 五、發明說明（5) 在ESD放電期間不致急返

-， 此與值& 以鎮流方法控制寄生雙極作用疗统方法試圖在急返後 ϋΐ 5¾ SI ® ^ /,.1 . +4. . $ 同 β 圖3顯示一具體實例，其中 Ν -通道電晶體（24)與地之間 相當 小之電阻器（2 S )耦合在 — 流源（32)用以自 •，. - · '丨ν . a “j防止款 … 俾Ν通道電晶體 廢’ s亥順向偏壓又造成固有雙極盤極至射極接點之順向偏 電位因電流通過電阻器26，而盡置之急返。因此，一正 &挪f低日瘦生於電晶體24之源與ρ型 土體（1%極）間形成之二極體之陰極(η+擴散）。Α電位之強 度可由調整電阻器之值’或源注入電流源之相對強度而予 以控制。反之，由電晶體2 4之η +源擴散形成之二極體之陽 極（基體）電位由雪崩產生率及有效基體電阻控制，其在其 他結構參數不.易設計。因此，利用本發明’急返可以控制 而其方式不影響其他在製造程序中需要之實際與電參數。 本發明之特殊具體實例將參考圖4予以詳細說明。 圖4以簡圖方式說明本發明之輸出緩衝器電路20 »輸出 緩衝器電路20為具有ESD保護之輸出緩衝器電路，包括Ρ-通道電晶體22，Ν -通道電晶體24，電阻器26 ’塾30，源注 入電流源3 2，其尚含源注人偏壓電路3 3，及源注入電晶體 34，ESD軌道鉗位器46及二極體48 βΡ-通道電晶體22及Ν-通道電晶體24共同形成一輪出缓衝器電路《Ρ-通道電晶體 22以其耦合至其汲極與阱間之固有二極體28予以說明》Ρ-通道源注入電晶體3 4有一源搞合至墊3 0 ’ 一閘及一没極輕 合至電組器26之一端《ρ-通道電晶體34由源注人電晶體33 所偏壓。 正ESD事件將ESD電流導入通過源、注入電流源（32)用以 之源在事件時升高，因而可防止、電阻器

O:\61\61178.ptc 第9頁 454306 _案號8gUi225 9P车日 修正____ 五、發明說明（6) 源注入偏壓電路33包括P -通道電晶體36及38，電阻器4〇 及44 ’及N -通道電晶體42 °P~通道電晶體36之閘極連接至 VDD，一第一源端點連接至墊3〇，及第二汲極端點。p”通 道電晶體38之/源連接至正電源供應電壓端點VDD，一閘 接至地’及一淚極。電阻器40之第一端點連接至p -通道電 晶體38之汲極，及第二端點《 N-通道電晶體42之汲極連接 至電阻器40之第二端點，一閘極連接至P-通道電晶體36之 第二汲極端點’及一源連接至VSS ^電阻器44之第一端點 接至N -通道電晶體42之閘極’第二端點接至地端sVSS。 ESD轨道鉗位器46及二極體48耦合至VDD與VSS之間。ESD轨 道甜位器46可能為併入電路20之積體電路之固有電容2〇， 或提供在ESD期間VDD及VSS間之放電路徑之主動甜位電 路。一極體48在VSS在二極體電壓降（Vd)在'VDI)之上時導· 電。 ， 輸出緩衝器電路正常作業期間，電晶體22及24之閘由内 部電路偏壓，該電路未示於圖4，造成p-通道電晶體2 2或 N_通道電晶體24之一導電以驅動墊30至所需之電壓。源、、主 入偏壓電路33將源注入電晶體34置於不導電狀態，以使漏 電電流最小^ P—通道電晶體36不導電，使N_通道電晶體42 之閘極電塵為低，因而使電晶體4 2不導電β此舉使電阻器 40之第二端點足夠高以使ρ_通道電晶體34為不導電。 1正ESD事件期間，或其他高電壓事件’源注入偏壓電 =33保持Ρ-通道源注入電晶體34為導電狀態^ 通道電晶 6在墊30之電壓超過一閲值電壓降vd{)以上時，造成一 高電壓供至N-通道電晶體42之閘極^ N_通道電晶體乜為導

第10頁 454306 __案號 88119225 ^ 年 月 >Γη - 五、發明說明（7) 電’使Ρ-通道電晶體3 4之閘極被拉低，保使源注入Ρ_電晶 體34為導電。ESD電流之一部份由墊30得導、通過Ρ—通道 電晶體34及電阻器26至VSS °ESD事件其餘電流經卜通道電 晶體22之二極體28至VDD，於是經ESD軌疽甜位器46至 VSS ° 以某些ESD電流通過源注入電晶體34及電阻器26，通 道電晶體24之源電壓即增加，因而升高固有雙極電晶體 (如圖1及圖3說明者）之射極電壓，阻止了固有雙極電晶體 之導電。此亦增加了墊電壓，該電壓可在ESD事件期間建 立，超過時會發生急返，如上所述，其可損壞利用自我對 準矽化物技術構成之積體電路》 電阻器26之電阻上限由N -通道電晶體24之電阻器26造成 之延遲之長度決定》N-通道電晶體24之源電壓之一部份即 足以防止寄生雙極裝置導電，因為基體之接地，故基體電 壓無法升高。卜通道電晶體24僅需—高於基體之二極體電 壓降即可防止雙極急返之發生。在說明之具體實例中，電 阻器26以具有約10歐姆電阻值或更少之電阻器實施。 在另一具體實例中’不用源注入偏壓電路33，p_通道源 注入電晶體34之閘可直接連接至VDI) ^此方案仍可使源注 入電晶體34注入電流至電阻器26 ,電流之量隨VDD與墊3〇 開始升咼時降低。此舉使源注入電晶體3 4之源至閘電壓降 低強度’而使裝置之偏壓解除。但利用源注入偏壓電路3 3 之優點為，如VDD與墊3〇開始移動，保持一足可使？_通道 源注入電晶體34導電之源至閘電壓，因為電晶體36僅需供 應小部份電流以使跨電阻器44之電壓超過N-通道電晶體u

O:\61\61178.ptc 第11頁 454306 _案號 88119225 五、發明說明（8) 年广月 修正 之閾值電壓。電晶體3 6仍然易受到解除偏壓之效應，電阻 器44之值容易調整俾N -通道電晶體42仍然導電，保正電晶 體3 4之閘極夠低，以使P-通道源注入電晶體3 4保持高度導 電。 利用電阻器2 6與由源注入電晶體34與源注入偏壓電路3 3 構成之電流源3 2可在崩潰發生前，大幅擴展缓衝器電路之 ESD範圍，其可使ESD保護電路在裝置失效前更多之邊際作 用0 本發明已經以較佳具體實例予以敘述，對精於此技藝者 可瞭解，本發明可以不同方式修改及有許多上述揭示以外 之其他具體實例。因此，附列之申請專利範圍可涵蓋在本 發明範圍内之本發明之所有修改。

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Claims (1)

1. 454306 _案號 88119225 年Γ月〆fa 修正_ 六、申請專利範圍 1. —種半導體裝置包含： 一端點； —電流源具有第一節點耦合至端點，及第二節點以 提供一電流以響應端點上之靜電放電（E S D ); 第一電阻元件具有第一節點耦合至第一電壓參考節 點，及第二節點耦合至電流源之第二節點；及 —第一電晶體具有控制電極，第一電流電極耦合至 端點，及一第二電流電極耦合至電流源之第二節點。 2. —種半導體裝置包含： —連接墊； 一具有控制節點之N型電晶體，第一電流電極耦合 至連接墊，及一第二電流電極； —具有控制節點之P型電晶體，一第一電流電極耦 合至第一電壓參考端點，一第二電流電極耦合至N型電晶 體之第一電流電極；及 —具有輸出節點之電壓源耦合至N型電晶體之第二 電流電極，以提供一電壓，及一輸入節點耦合至連接墊以 控制電壓源之輸出節點之電壓值。

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