JPS63104481A - 伝導度変調型たて型ｍｏｓｆｅｔ - Google Patents
伝導度変調型たて型ｍｏｓｆｅｔInfo
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- JPS63104481A JPS63104481A JP25121186A JP25121186A JPS63104481A JP S63104481 A JPS63104481 A JP S63104481A JP 25121186 A JP25121186 A JP 25121186A JP 25121186 A JP25121186 A JP 25121186A JP S63104481 A JPS63104481 A JP S63104481A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はドレイン側にソースと逆導電型の領域を付加し
てバイポーラ動作を利用するたて型ＭＯＳＦＥＴの構造
に関する。
てバイポーラ動作を利用するたて型ＭＯＳＦＥＴの構造
に関する。
だて型ＭＯＳＦＥＴの１種である絶縁ゲート型バイポー
ラトランジスタもしくはＩＧＴ、Ｃ０ＭＦＥＴなどと呼
ばれている素子は、電力用ＭＯＳＦＥＴの高速性や電力
制御が容易であるなどの性質と、バイポーラトランジス
タやサイリスタなどのようなバイポーラ素子の低いオン
電圧などの性質を併せ持つ半導体素子として注目されて
いるものである。
ラトランジスタもしくはＩＧＴ、Ｃ０ＭＦＥＴなどと呼
ばれている素子は、電力用ＭＯＳＦＥＴの高速性や電力
制御が容易であるなどの性質と、バイポーラトランジス
タやサイリスタなどのようなバイポーラ素子の低いオン
電圧などの性質を併せ持つ半導体素子として注目されて
いるものである。
しかしながら、このようなすぐれた性質をもってるＫも
かかわらず、この素子の構造上形成される寄生サイリス
タに起因してラッチアップ現象が生じやすく、そのため
素子の最大電流値が制限されることが一つの欠点となっ
ている。
かかわらず、この素子の構造上形成される寄生サイリス
タに起因してラッチアップ現象が生じやすく、そのため
素子の最大電流値が制限されることが一つの欠点となっ
ている。
第２図に通常の伝導度変調型のたて型ＭＯＳＦＥＴの構
造と動作を説明するためにその要部断面図を示す。第２
図はＮチャンネル素子の場合を示しであるが、Ｐチャン
ネル素子では第２図のＮ形とＰ形をすべて反転したもの
となる。
造と動作を説明するためにその要部断面図を示す。第２
図はＮチャンネル素子の場合を示しであるが、Ｐチャン
ネル素子では第２図のＮ形とＰ形をすべて反転したもの
となる。
第２図においてこの素子は正孔を注入するためのＰアノ
ード領域１．薄いＮバッファ領域２゜Ｎ−ドレイン領域
３．低抵抗Ｐ領域４．Ｐ基体領域５． Ｎ ソース領
域６．ゲート酸化膜７．ゲート電極８．カソード電極９
．およびアノード電極１０から構成されるたて型ＭＯＳ
ＦＥＴであり、通常のたて型ＭＯＳＦＥＴにビアノード
領域１を付加した構造になっている。Ｎバッファ領域２
はＯＦＦ時のパンチスルーの防止および正孔の注入量を
制御するために設けられている。低抵抗Ｐ領域４はラッ
チアップの防止用である。Ｐ領域４とＮ ソース領域６
とはカソード電極９で短絡されており、Ｐ アノード領
域１． Ｎ−ドレイン領域３．Ｐ領域４、Ｐ基体領域
５． Ｎ ソース領域６によりエミ。
ード領域１．薄いＮバッファ領域２゜Ｎ−ドレイン領域
３．低抵抗Ｐ領域４．Ｐ基体領域５． Ｎ ソース領
域６．ゲート酸化膜７．ゲート電極８．カソード電極９
．およびアノード電極１０から構成されるたて型ＭＯＳ
ＦＥＴであり、通常のたて型ＭＯＳＦＥＴにビアノード
領域１を付加した構造になっている。Ｎバッファ領域２
はＯＦＦ時のパンチスルーの防止および正孔の注入量を
制御するために設けられている。低抵抗Ｐ領域４はラッ
チアップの防止用である。Ｐ領域４とＮ ソース領域６
とはカソード電極９で短絡されており、Ｐ アノード領
域１． Ｎ−ドレイン領域３．Ｐ領域４、Ｐ基体領域
５． Ｎ ソース領域６によりエミ。
夕短絡形サイリスタと同様の構造をもっており、このサ
イリスタがラッチアップすることにより最大電流が制限
されるのである。
イリスタがラッチアップすることにより最大電流が制限
されるのである。
次にこの素子の動作を説明する。順方向阻止時はＭＯＳ
ＦＥＴが導通していないため、低抵抗Ｐ領域４．Ｐ基体
領域５．およびＮ−ドレイン領域３のＰＮ接合が逆方向
バイアスされ電流は流れない。このときゲート電極８に
しきい値以上の正電圧を印加するとＰ基体領域５の表面
にＮ形反転層が形成されてＭｏ５ｐＥＴ、ｂ＜導通し、
Ｎ−ドレイン領域３に電子が注入される。このためＮ−
ドレイン領域３に耐バッファ領域２を通してＰ アノー
ド領域１から正孔が注入され、Ｎ″′ドレイン領域３の
電子および正孔密度は熱平衡状態より非常に高（なるい
わゆる伝導度変調が生じオン抵抗は非常に低い値となる
。次にゲート電極８の正電圧を取り去ると、Ｎ−ドレイ
ン領域３への電子の注入が停止し、Ｎ−ドレイン領域３
の電子密度は減少するとともにビアノード領域１からの
正孔の注入も減少し素子は再度ＯＦＦ状態となる。
ＦＥＴが導通していないため、低抵抗Ｐ領域４．Ｐ基体
領域５．およびＮ−ドレイン領域３のＰＮ接合が逆方向
バイアスされ電流は流れない。このときゲート電極８に
しきい値以上の正電圧を印加するとＰ基体領域５の表面
にＮ形反転層が形成されてＭｏ５ｐＥＴ、ｂ＜導通し、
Ｎ−ドレイン領域３に電子が注入される。このためＮ−
ドレイン領域３に耐バッファ領域２を通してＰ アノー
ド領域１から正孔が注入され、Ｎ″′ドレイン領域３の
電子および正孔密度は熱平衡状態より非常に高（なるい
わゆる伝導度変調が生じオン抵抗は非常に低い値となる
。次にゲート電極８の正電圧を取り去ると、Ｎ−ドレイ
ン領域３への電子の注入が停止し、Ｎ−ドレイン領域３
の電子密度は減少するとともにビアノード領域１からの
正孔の注入も減少し素子は再度ＯＦＦ状態となる。
第３図はこの素子のラッチアップを発生する機構を説明
するだめの部分的な模型図であり、第２図と共通部分を
同一符号で表わしである。第３図において実線の矢印１
１は、Ｎソース領域６からＰ基体領域５の表面の反転層
を通りＮ−ドレイン領域３へ至る電子の流れ、点線の矢
印１２は電子による引力のため電子の流れ１１にできる
だけ近いパスを通る正孔の流れを示す。正孔は点線の矢
印１２のようＫＭＯＳＦＥＴのチャンネル部ではゲート
電極８の正の電位のために電子の流れ１］より下を流れ
、Ｎ＋ソース領域６の存在する部分ではＮ ソース領域
６とＰ基体領域との間のビルトインポテンシャルのため
Ｎ＋ソース領域６に流入することができず、Ｐ基体領域
５および低抵抗Ｐ領域４を通り、カソード電極９に流入
する。１３はこの正孔が流れる領域の抵抗を表わしたも
のであり、電流が増加するとこの抵抗１３によりＭＯＳ
ＦＥＴのチャンネル側のＮ＋ソース領域６とＰ基体領域
５の境界におけるＰ基体領域側の電位が上昇する。一方
Ｎソース領域６は電子の流れ、実線の矢印１１によって
Ｐ基体領域５との境界における電位は上昇するか、Ｎノ
ース領域６の抵抗が低いためにその値は小さい。これら
電位の差がＮソース領域６とＰ基体領域５との間のビル
トインポテンシャルに近づくと、Ｎ ７−ス領域６から
Ｐ基体領域５に電子が注入され、Ｐ＋アノード領域１．
Ｎ−ドレイン領域３３ Ｐ基体領域５、およびＮソース
領域６で構成される寄生サイリスタがラッチアップする
。このため電流はもはやＭＯＳゲートでは制御不能とな
る。低抵抗Ｐ領域４はＰ基体領域５および低抵抗Ｐ領域
４の抵抗１３を低下させ、ラッチアップが発生する電流
値を増加させることにより大きな電流までＭＯＳゲート
電圧で１ｕ１４御可能とするためのものである。
するだめの部分的な模型図であり、第２図と共通部分を
同一符号で表わしである。第３図において実線の矢印１
１は、Ｎソース領域６からＰ基体領域５の表面の反転層
を通りＮ−ドレイン領域３へ至る電子の流れ、点線の矢
印１２は電子による引力のため電子の流れ１１にできる
だけ近いパスを通る正孔の流れを示す。正孔は点線の矢
印１２のようＫＭＯＳＦＥＴのチャンネル部ではゲート
電極８の正の電位のために電子の流れ１］より下を流れ
、Ｎ＋ソース領域６の存在する部分ではＮ ソース領域
６とＰ基体領域との間のビルトインポテンシャルのため
Ｎ＋ソース領域６に流入することができず、Ｐ基体領域
５および低抵抗Ｐ領域４を通り、カソード電極９に流入
する。１３はこの正孔が流れる領域の抵抗を表わしたも
のであり、電流が増加するとこの抵抗１３によりＭＯＳ
ＦＥＴのチャンネル側のＮ＋ソース領域６とＰ基体領域
５の境界におけるＰ基体領域側の電位が上昇する。一方
Ｎソース領域６は電子の流れ、実線の矢印１１によって
Ｐ基体領域５との境界における電位は上昇するか、Ｎノ
ース領域６の抵抗が低いためにその値は小さい。これら
電位の差がＮソース領域６とＰ基体領域５との間のビル
トインポテンシャルに近づくと、Ｎ ７−ス領域６から
Ｐ基体領域５に電子が注入され、Ｐ＋アノード領域１．
Ｎ−ドレイン領域３３ Ｐ基体領域５、およびＮソース
領域６で構成される寄生サイリスタがラッチアップする
。このため電流はもはやＭＯＳゲートでは制御不能とな
る。低抵抗Ｐ領域４はＰ基体領域５および低抵抗Ｐ領域
４の抵抗１３を低下させ、ラッチアップが発生する電流
値を増加させることにより大きな電流までＭＯＳゲート
電圧で１ｕ１４御可能とするためのものである。
このラッチアップ現象は素子をターンオフする際にはさ
らに発生しやすい。第４図はこれを説明するための素子
の等価回路図であり、ＭＯＳ ｌ−ランリスタ１４．
ＰＮＰ トランジスタ１５および寄生ＮＰＮトランジ
スタ１６により構成され１３は第３図で説明した正孔電
流に対する抵抗であり、１７は寄生ＮＰＮトランジスタ
】６の接合容量を表わす。ＰＮＰ トランジスタ１５は
第２図のＰ基体領域５．Ｎ−ドレイン領域３．ビアノー
ド領域１で形成され、ＮＰＮ トランジスタ１６はＮソ
ース領域６．Ｐ基体領域５．Ｎ−ドレイン領域３により
形成される。
らに発生しやすい。第４図はこれを説明するための素子
の等価回路図であり、ＭＯＳ ｌ−ランリスタ１４．
ＰＮＰ トランジスタ１５および寄生ＮＰＮトランジ
スタ１６により構成され１３は第３図で説明した正孔電
流に対する抵抗であり、１７は寄生ＮＰＮトランジスタ
】６の接合容量を表わす。ＰＮＰ トランジスタ１５は
第２図のＰ基体領域５．Ｎ−ドレイン領域３．ビアノー
ド領域１で形成され、ＮＰＮ トランジスタ１６はＮソ
ース領域６．Ｐ基体領域５．Ｎ−ドレイン領域３により
形成される。
第４図において素子のターンオフ時にはＭＯＳトランジ
スタ１４がまずオフとなるため、ＰＮＰト−ｙ７ジスタ
１５のベースすなわち寄生ＮＰＮ ｌ−ランリスタ１６
のコレクタの電位が上昇し、接合容量１７を通って抵抗
１３に対し、矢印で示した充電電流１８が流れる。この
電流がターンオフする以前に流れていた点線の矢印で示
した正札電流１２に加わるために、寄生ＮＰＮ トラン
ジスタ１６のベース電位が上昇しラッチアップｈ″−発
生しやす（なるのである。
スタ１４がまずオフとなるため、ＰＮＰト−ｙ７ジスタ
１５のベースすなわち寄生ＮＰＮ ｌ−ランリスタ１６
のコレクタの電位が上昇し、接合容量１７を通って抵抗
１３に対し、矢印で示した充電電流１８が流れる。この
電流がターンオフする以前に流れていた点線の矢印で示
した正札電流１２に加わるために、寄生ＮＰＮ トラン
ジスタ１６のベース電位が上昇しラッチアップｈ″−発
生しやす（なるのである。
さらにこのラッチアップ現象はこのような素子において
均一に発生するのではなくゲートパッド部近傍やガード
リング近傍などのある特定な個所で発生しやすいとい５
問題もある。第５図は通常の素子におけるゲート電極パ
ッド近傍の部分断面図を示したものであり、第２図と共
通部分を同一符号で表わしである。第５図においてかは
セル部。
均一に発生するのではなくゲートパッド部近傍やガード
リング近傍などのある特定な個所で発生しやすいとい５
問題もある。第５図は通常の素子におけるゲート電極パ
ッド近傍の部分断面図を示したものであり、第２図と共
通部分を同一符号で表わしである。第５図においてかは
セル部。
２１はゲートパッド部であり、乙はゲートパッド部２１
に隣接する周端部のセル、２２はそのほかのセルを示す
。６ａはセル刀のＮソース領域、４ａはＰ＋領域である
。第５図斜線を施し、一点鎖線で区切った部分の３３お
よび３ｂは素子のオン状態において伝導度変調により多
数の正孔およ、び電子が存在する領域である。
に隣接する周端部のセル、２２はそのほかのセルを示す
。６ａはセル刀のＮソース領域、４ａはＰ＋領域である
。第５図斜線を施し、一点鎖線で区切った部分の３３お
よび３ｂは素子のオン状態において伝導度変調により多
数の正孔およ、び電子が存在する領域である。
ターンオフ時にはＰ領域４およびＰ領域５とＮ−領域３
の接合部から主に低不純物濃度のＮ−領域３の方向に空
乏層が成長し３ａおよび３ｂの領域に存在していた正孔
は空乏層の電界によってＰ領域４゜Ｐ領域５に流入する
。このとき３ａの領域はキャリアの拡散によってキャリ
アの拡散長附近まで拡がっており、ゲートパッド部２１
に隣接するセル部に流入する正孔の量は、そのほかの普
通のセル例えばｎに流入する正孔の量よりも多い。この
ことはセル部以外の例えばセルｎでは３ｂの領域の正孔
が流入するのみであるのに対し、セル部にはより広い領
域３ａの正孔が流入するからである。このためラッチア
ップはゲートパッド部２］に隣接する周端部のセル部の
方が、そのほかのセルよりも発生しやすい。しかもこの
ような電流集中によって温度が上昇するとさらにラッチ
アップが生じやすくなり遂には素子の破壊に至る。
の接合部から主に低不純物濃度のＮ−領域３の方向に空
乏層が成長し３ａおよび３ｂの領域に存在していた正孔
は空乏層の電界によってＰ領域４゜Ｐ領域５に流入する
。このとき３ａの領域はキャリアの拡散によってキャリ
アの拡散長附近まで拡がっており、ゲートパッド部２１
に隣接するセル部に流入する正孔の量は、そのほかの普
通のセル例えばｎに流入する正孔の量よりも多い。この
ことはセル部以外の例えばセルｎでは３ｂの領域の正孔
が流入するのみであるのに対し、セル部にはより広い領
域３ａの正孔が流入するからである。このためラッチア
ップはゲートパッド部２］に隣接する周端部のセル部の
方が、そのほかのセルよりも発生しやすい。しかもこの
ような電流集中によって温度が上昇するとさらにラッチ
アップが生じやすくなり遂には素子の破壊に至る。
本発明は上述の点に鑑みてなされたものであり、その目
的はドレイン側にソースと逆導電型の領域を付加し、バ
イポーラ動作を利用するたて型ＭＯＳＦＥＴの周端部の
ゲートパッドなどに隣接する特定のセルへの電流集中に
対してもラッチアップを生ずることのない素子構造を扶
供することにある。
的はドレイン側にソースと逆導電型の領域を付加し、バ
イポーラ動作を利用するたて型ＭＯＳＦＥＴの周端部の
ゲートパッドなどに隣接する特定のセルへの電流集中に
対してもラッチアップを生ずることのない素子構造を扶
供することにある。
〔発明の要点〕
本発明はゲートパッドなどに隣接する周端部のセルのよ
うに特定の個所に位置するセルに対してソース領域の巾
方向長さをその他の通常の位置にあるソース領域の長さ
より短くすることにより、この部分に電流集中が起きて
もラッチアップが生じないようにしたものである。
うに特定の個所に位置するセルに対してソース領域の巾
方向長さをその他の通常の位置にあるソース領域の長さ
より短くすることにより、この部分に電流集中が起きて
もラッチアップが生じないようにしたものである。
以下本発明を実施例に基づき説明する。
第１図は本発明の素子構造についてゲートパッド部近傍
の部分断面図であり、第５図と比較されるものである。
の部分断面図であり、第５図と比較されるものである。
第１図の第５図と共通する部分は同一符号を用いである
。第１図が第５図と異なる点はゲートパッド部２１に隣
接する周端部のセルお十 ′ のチャンネル領域に形成されたＮソース領域６ａの長さ
が短いことである。
。第１図が第５図と異なる点はゲートパッド部２１に隣
接する周端部のセルお十 ′ のチャンネル領域に形成されたＮソース領域６ａの長さ
が短いことである。
このようにすると寄生サイリスタにおけるエミッタ短絡
効果が大きく、すなわち、第４図の等価回路で示した抵
抗１３が小さくなり、この部分（（電流が集中してもラ
ッチアップは発生しにくい。
効果が大きく、すなわち、第４図の等価回路で示した抵
抗１３が小さくなり、この部分（（電流が集中してもラ
ッチアップは発生しにくい。
しかし、セル２３のほかのすべてのセルにこの構造を適
用すると、カソード電極９とＮソース領域６との接触面
積が小さくなり、接触不良や接触抵抗の増加などの原因
となり、電子の注入量の減少によって素子のオン電圧を
上昇させる。これに対して、本発明ではゲートパッド近
くの周端部のセルのみに対してＮソース領域の僅かな変
更を施すものであり、素子のオン電圧を上げることなく
電流集中に起因するラッチアップ現象の発生を防止する
ことができる。
用すると、カソード電極９とＮソース領域６との接触面
積が小さくなり、接触不良や接触抵抗の増加などの原因
となり、電子の注入量の減少によって素子のオン電圧を
上昇させる。これに対して、本発明ではゲートパッド近
くの周端部のセルのみに対してＮソース領域の僅かな変
更を施すものであり、素子のオン電圧を上げることなく
電流集中に起因するラッチアップ現象の発生を防止する
ことができる。
バイポーラ作用により伝導度変調を起こさせるたて型Ｍ
Ｏ３ＦＥＴは、大電流をとれる反面寄生サイリスタに起
因するラッチアップを発生し、素子を破壊させる危険性
をもっているのに対し１本発明では実施例で述べたごと
く、チャンネル部を形成している多くのセルのうち、例
えばゲートパッド部などの近傍に位置する周端部のセル
はターンオフ時には伝導度変調領域から流入するキャリ
アの量がそのほかのセルよりも多いために、ラッチアッ
プを生ずる可能性が大きいことから、とくに周端部に位
置するセルのソース領域の長さを、他のセルより短くす
ることにより、ソース領域直下の抵抗を小さくし、電流
集中によるう、チアツブの発生を防止したものである。
Ｏ３ＦＥＴは、大電流をとれる反面寄生サイリスタに起
因するラッチアップを発生し、素子を破壊させる危険性
をもっているのに対し１本発明では実施例で述べたごと
く、チャンネル部を形成している多くのセルのうち、例
えばゲートパッド部などの近傍に位置する周端部のセル
はターンオフ時には伝導度変調領域から流入するキャリ
アの量がそのほかのセルよりも多いために、ラッチアッ
プを生ずる可能性が大きいことから、とくに周端部に位
置するセルのソース領域の長さを、他のセルより短くす
ることにより、ソース領域直下の抵抗を小さくし、電流
集中によるう、チアツブの発生を防止したものである。
しかもソース領域の長さを短くするセルは周端部に位置
するものだけでよいから、本発明によれば素子のオン電
圧の上昇を招（こともないという利点もある。
するものだけでよいから、本発明によれば素子のオン電
圧の上昇を招（こともないという利点もある。
第１図は本発明の素子構造におけるゲートパッド部の部
分断面図、第２図はバイポーラ動作を用いた通常のたて
型ＭＯＳＦＥＴの要部断面図、第３図はラッチアップ機
構を説明するための第２図の部分模型図、第４図は第３
図の等価回路図、第５図は通常の素子におけるゲートパ
ッド部近傍の部分断面図である。 １・・・Ｐアノード領域、２・・・炉バッファ領域、３
・・・Ｎ−ドレイン領域、３ａ、３ｂ・・・伝導度変調
領域、４．４ａ・・・Ｐ１鷹、５−Ｐ基体領域、６，６
ａ・・・炉ソース領域、７・・・ゲート酸化膜、８・・
・ゲート電極、９・・・カソード電極、１０・・・アノ
ード電極、１１・・・電子電流、１２・・・正孔電流、
１３・・・抵抗、１４・・・ＭＯＳトランジスタ、１５
・・・ＰＮＰ ）ランリスタ、１６・・・ＮＰＮトラン
ジスタ、１７・・・接合容量、１８・・・充電電流、頷
・・・セル部、２１・・・ゲートパッド部、ｎ・・・セ
ル、お・・・周端部セル。
分断面図、第２図はバイポーラ動作を用いた通常のたて
型ＭＯＳＦＥＴの要部断面図、第３図はラッチアップ機
構を説明するための第２図の部分模型図、第４図は第３
図の等価回路図、第５図は通常の素子におけるゲートパ
ッド部近傍の部分断面図である。 １・・・Ｐアノード領域、２・・・炉バッファ領域、３
・・・Ｎ−ドレイン領域、３ａ、３ｂ・・・伝導度変調
領域、４．４ａ・・・Ｐ１鷹、５−Ｐ基体領域、６，６
ａ・・・炉ソース領域、７・・・ゲート酸化膜、８・・
・ゲート電極、９・・・カソード電極、１０・・・アノ
ード電極、１１・・・電子電流、１２・・・正孔電流、
１３・・・抵抗、１４・・・ＭＯＳトランジスタ、１５
・・・ＰＮＰ ）ランリスタ、１６・・・ＮＰＮトラン
ジスタ、１７・・・接合容量、１８・・・充電電流、頷
・・・セル部、２１・・・ゲートパッド部、ｎ・・・セ
ル、お・・・周端部セル。
Claims (1)
- １）一導電型のドレイン領域の裏面側に逆導電型のアノ
ード領域が付加され、表面側に酸化膜を介したゲート電
極と逆導電型基体領域が設けられており、この基体領域
にチャンネルを形成する一導電型ソース領域を備えた複
数個のセルとカソード電極が配列されてなる伝導度変調
型たて型ＭＯＳＦＥＴにおいて、複数個のセルのうち周
端部にはソース領域の巾方向長さが他のものより短いセ
ルを配設したことを特徴とする伝導度変調型たて型ＭＯ
ＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25121186A JPH0638500B2 (ja) | 1986-10-22 | 1986-10-22 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25121186A JPH0638500B2 (ja) | 1986-10-22 | 1986-10-22 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104481A true JPS63104481A (ja) | 1988-05-09 |
| JPH0638500B2 JPH0638500B2 (ja) | 1994-05-18 |
Family
ID=17219350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25121186A Expired - Lifetime JPH0638500B2 (ja) | 1986-10-22 | 1986-10-22 | 伝導度変調型たて型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638500B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04239179A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| US5169793A (en) * | 1990-06-08 | 1992-12-08 | Nippondenso Co., Ltd. | Method of making an insulated gate bipolar transistor having gate shield region |
| JP2007134714A (ja) * | 2005-11-09 | 2007-05-31 | Infineon Technologies Ag | 高い強度をもつパワーｉｇｂｔ |
| DE102005063580B3 (de) * | 2005-11-09 | 2017-01-05 | Infineon Technologies Ag | Leistungs-IGBT mit erhöhter Robustheit |
| CN116153992A (zh) * | 2023-04-21 | 2023-05-23 | 上海陆芯电子科技有限公司 | 一种逆导型绝缘栅双极型晶体管 |
-
1986
- 1986-10-22 JP JP25121186A patent/JPH0638500B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5169793A (en) * | 1990-06-08 | 1992-12-08 | Nippondenso Co., Ltd. | Method of making an insulated gate bipolar transistor having gate shield region |
| US5464992A (en) * | 1990-06-08 | 1995-11-07 | Nippondenso Co., Ltd. | Insulated gate bipolar transistor provided with a minority carrier extracting layer |
| JPH04239179A (ja) * | 1991-01-11 | 1992-08-27 | Nec Corp | 縦型ｍｏｓ電界効果トランジスタ |
| JP2007134714A (ja) * | 2005-11-09 | 2007-05-31 | Infineon Technologies Ag | 高い強度をもつパワーｉｇｂｔ |
| JP2012178583A (ja) * | 2005-11-09 | 2012-09-13 | Infineon Technologies Ag | 高い強度をもつパワーｉｇｂｔ |
| JP2012182470A (ja) * | 2005-11-09 | 2012-09-20 | Infineon Technologies Ag | 高い強度をもつパワーｉｇｂｔ |
| DE102005063580B3 (de) * | 2005-11-09 | 2017-01-05 | Infineon Technologies Ag | Leistungs-IGBT mit erhöhter Robustheit |
| CN116153992A (zh) * | 2023-04-21 | 2023-05-23 | 上海陆芯电子科技有限公司 | 一种逆导型绝缘栅双极型晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638500B2 (ja) | 1994-05-18 |
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