JP3116667B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【０００１】
【産業上の利用分野】本発明は、パワーデバイスなどに
用いられるｐｎｐｎ構造を有する半導体装置の構成に関
し、特に、２つのゲート電極を有するダブルゲート型半
導体装置に関するものである。
用いられるｐｎｐｎ構造を有する半導体装置の構成に関
し、特に、２つのゲート電極を有するダブルゲート型半
導体装置に関するものである。
【０００２】
【従来の技術】パワーエレクトロニクスにおける高性
能，小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの１つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。たとえば、バイポーラトランジスタに
ついては、高性能，高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、ＩＧＢＴ（伝導度変調型ト
ランジスタ）においては、高速応答を可能としたものも
登場している。これらのパワーデバイスは、バッテリー
により駆動され持ち運びが簡単なように小型化された電
気製品、インバータ装置、また、環境保護の面から採用
が検討されている電気自動車などに適用され、省電力化
の一役を担っている。そして、近年益々増大する電力需
要に対応するために、これらのパワー半導体デバイスに
対してもさらに省電力低損失化が要求されている。
能，小型化および低コスト化などの課題を解決するため
の最も重要なキーテクノロジーの１つとして、パワーデ
バイスの低損失化が挙げられ、オン電圧が低く、また、
ターンオフ時間が短いデバイスの開発が各方面で活発に
行なわれている。たとえば、バイポーラトランジスタに
ついては、高性能，高耐圧および大電流化が図られ、ま
た、種々の保護機能を内蔵したインテリジェントモジュ
ールも登場している。また、ＩＧＢＴ（伝導度変調型ト
ランジスタ）においては、高速応答を可能としたものも
登場している。これらのパワーデバイスは、バッテリー
により駆動され持ち運びが簡単なように小型化された電
気製品、インバータ装置、また、環境保護の面から採用
が検討されている電気自動車などに適用され、省電力化
の一役を担っている。そして、近年益々増大する電力需
要に対応するために、これらのパワー半導体デバイスに
対してもさらに省電力低損失化が要求されている。
【０００３】例えば、サイリスタ構造によるオン電圧の
低減、およびＭＯＳゲートデバイスによる高速，低駆動
電力化を目的としたＭＣＴ（ＭＯＳゲート・コントロー
ル・サイリスタ）が開発されている。このＭＣＴは、図
１０，図１１に示すような構造及び等価回路を有するデ
バイスであり、V.A.K.Templeの発表したペーパー（”MO
S controlled thyristors" IEEE International Electr
on Device Meeting Digest 1984 ）などに詳しい。この
ＭＣＴの構造は、アノード電極１が形成されたｐ+ 型の
半導体基板のアノード層２と、この上に形成されたｎ+
型のバッファ層３と、この上に形成されたｎ- 型のベー
ス層４と、このｎ- 型のベース層４の主面側に形成され
たウェル状のｐ型のベース領域５と、このｐ型のベース
領域５の主面側に形成されたウェル状のｎ型のカソード
領域６と、このｎ型のカソード領域６の主面側に形成さ
れたｐ+ 型のドレイン領域７と、このカソード領域６の
周縁部及びｐ型のベース領域５をバックゲート（チャネ
ル領域）としドレイン領域７からｎ- 型のベース層４に
亘ってゲート絶縁膜８を介して形成された単一のゲート
電極９と、ｎ型のカソード領域６及びｐ+ 型のドレイン
領域７の双方に導電接触するカソード電極１０とを有し
ている。ゲート電極９はオン用ＭＯＳＦＥＴ１２とオフ
用ＭＯＳＦＥＴ１４を併有しており、オン用ＭＯＳＦＥ
Ｔ１２は、ｐ型のベース領域５をバックゲート（チャネ
ル領域）とし、カソード領域６をソース領域とすると共
にｎ- 型のベース層４をドレイン領域とするｎチャネル
型の絶縁ゲート型電界効果トランジスタであり、オフ用
ＭＯＳＦＥＴ１４は、ドレイン領域７を有し、カソード
領域６をバックゲート（チャネル領域）とすると共にｐ
型のベース領域５をソース領域とするｐチャネル型の絶
縁ゲート型電界効果トランジスタである。また、ｐ+ 型
のアノード層２，ｎ+ 型のバッファ層３，ｎ- 型のベー
ス層４及びｐ型のベース領域５はｐｎｐ型バイポーラト
ランジスタＱpnpを構成しており、ｎ- 型のベース層
４，ｐ型のベース領域５及びｎ型のカソード領域６はｎ
ｐｎ型バイポーラトランジスタＱnpn を構成している。
低減、およびＭＯＳゲートデバイスによる高速，低駆動
電力化を目的としたＭＣＴ（ＭＯＳゲート・コントロー
ル・サイリスタ）が開発されている。このＭＣＴは、図
１０，図１１に示すような構造及び等価回路を有するデ
バイスであり、V.A.K.Templeの発表したペーパー（”MO
S controlled thyristors" IEEE International Electr
on Device Meeting Digest 1984 ）などに詳しい。この
ＭＣＴの構造は、アノード電極１が形成されたｐ+ 型の
半導体基板のアノード層２と、この上に形成されたｎ+
型のバッファ層３と、この上に形成されたｎ- 型のベー
ス層４と、このｎ- 型のベース層４の主面側に形成され
たウェル状のｐ型のベース領域５と、このｐ型のベース
領域５の主面側に形成されたウェル状のｎ型のカソード
領域６と、このｎ型のカソード領域６の主面側に形成さ
れたｐ+ 型のドレイン領域７と、このカソード領域６の
周縁部及びｐ型のベース領域５をバックゲート（チャネ
ル領域）としドレイン領域７からｎ- 型のベース層４に
亘ってゲート絶縁膜８を介して形成された単一のゲート
電極９と、ｎ型のカソード領域６及びｐ+ 型のドレイン
領域７の双方に導電接触するカソード電極１０とを有し
ている。ゲート電極９はオン用ＭＯＳＦＥＴ１２とオフ
用ＭＯＳＦＥＴ１４を併有しており、オン用ＭＯＳＦＥ
Ｔ１２は、ｐ型のベース領域５をバックゲート（チャネ
ル領域）とし、カソード領域６をソース領域とすると共
にｎ- 型のベース層４をドレイン領域とするｎチャネル
型の絶縁ゲート型電界効果トランジスタであり、オフ用
ＭＯＳＦＥＴ１４は、ドレイン領域７を有し、カソード
領域６をバックゲート（チャネル領域）とすると共にｐ
型のベース領域５をソース領域とするｐチャネル型の絶
縁ゲート型電界効果トランジスタである。また、ｐ+ 型
のアノード層２，ｎ+ 型のバッファ層３，ｎ- 型のベー
ス層４及びｐ型のベース領域５はｐｎｐ型バイポーラト
ランジスタＱpnpを構成しており、ｎ- 型のベース層
４，ｐ型のベース領域５及びｎ型のカソード領域６はｎ
ｐｎ型バイポーラトランジスタＱnpn を構成している。
【０００４】先ず、ゲート電極９に高電位を印加する
と、オン用ＭＯＳＦＥＴ１２が導通し、オフ用ＭＯＳＦ
ＥＴ１４は遮断状態のままである。このオン用ＭＯＳＦ
ＥＴ１２の導通によって、カソード電極１０，カソード
領域６，オン用ＭＯＳＦＥＴ１２のチャネル部を介して
ｎ- 型のベース層４へその多数キャリア（電子）が注入
されるので、それに呼応してアノード電極１，アノード
領域２及びバッファ層３を介してｎ- 型のベース層４へ
少数キャリア（正孔）が流入し、ｎ- 型のベース層４の
伝導度が変調される。これによりトランジスタＱpnp が
オンするので、トランジスタＱnpn もオンし、サイリス
タｐｎｐｎがターンオンする。このサイリスタのオン状
態では、図１２（ａ）に示すように、オン用ＭＯＳＦＥ
Ｔ１２を介した電子電流（図示実線矢印）が流れている
と共に、ｎ型カソード領域６とｐ型ベース領域５の接合
を介した正孔電流（図示破線矢印）及び電子電流が流れ
ており、ｎ型カソード領域６とｐ型ベース領域５のｐｎ
接合は順バイアスされている。
と、オン用ＭＯＳＦＥＴ１２が導通し、オフ用ＭＯＳＦ
ＥＴ１４は遮断状態のままである。このオン用ＭＯＳＦ
ＥＴ１２の導通によって、カソード電極１０，カソード
領域６，オン用ＭＯＳＦＥＴ１２のチャネル部を介して
ｎ- 型のベース層４へその多数キャリア（電子）が注入
されるので、それに呼応してアノード電極１，アノード
領域２及びバッファ層３を介してｎ- 型のベース層４へ
少数キャリア（正孔）が流入し、ｎ- 型のベース層４の
伝導度が変調される。これによりトランジスタＱpnp が
オンするので、トランジスタＱnpn もオンし、サイリス
タｐｎｐｎがターンオンする。このサイリスタのオン状
態では、図１２（ａ）に示すように、オン用ＭＯＳＦＥ
Ｔ１２を介した電子電流（図示実線矢印）が流れている
と共に、ｎ型カソード領域６とｐ型ベース領域５の接合
を介した正孔電流（図示破線矢印）及び電子電流が流れ
ており、ｎ型カソード領域６とｐ型ベース領域５のｐｎ
接合は順バイアスされている。
【０００５】次に、ゲート電極９に零又は負電位を印加
すると、オン用ＭＯＳＦＥＴ１２が遮断し、今度はオフ
用ＭＯＳＦＥＴ１４が導通する。このオフ用ＭＯＳＦＥ
Ｔ１４の導通によってｐ型のベース領域５の正孔（多数
キャリア）がそのチャネル，ドレイン領域７及びカソー
ド電極１０を介して引き抜かれるので、トランジスタＱ
npn がオフ状態となるため、トランジスタＱpnp もオフ
し、サイリスタｐｎｐｎがターンオフする。このよう
に、ＭＣＴは、ＭＯＳＦＥＴ１２のオンによりデバイス
をオンとするため、応答速度が速く、また、サイリスタ
をオン状態とするため、オン電圧も１Ｖ程度と非常に低
い。なお、ｎ+ 型のバッファ層３はアノード層２からｎ
- 型のベース層４への正孔（少数キャリア）の注入効率
を抑制してターンオフ時間を短縮するために形成されて
いる。
すると、オン用ＭＯＳＦＥＴ１２が遮断し、今度はオフ
用ＭＯＳＦＥＴ１４が導通する。このオフ用ＭＯＳＦＥ
Ｔ１４の導通によってｐ型のベース領域５の正孔（多数
キャリア）がそのチャネル，ドレイン領域７及びカソー
ド電極１０を介して引き抜かれるので、トランジスタＱ
npn がオフ状態となるため、トランジスタＱpnp もオフ
し、サイリスタｐｎｐｎがターンオフする。このよう
に、ＭＣＴは、ＭＯＳＦＥＴ１２のオンによりデバイス
をオンとするため、応答速度が速く、また、サイリスタ
をオン状態とするため、オン電圧も１Ｖ程度と非常に低
い。なお、ｎ+ 型のバッファ層３はアノード層２からｎ
- 型のベース層４への正孔（少数キャリア）の注入効率
を抑制してターンオフ時間を短縮するために形成されて
いる。
【０００６】
【発明が解決しようとする課題】しかしながら、ｎ+ 型
のバッファ層３の形成によって、ターンオフ時にｎ- 型
のベース層４への正孔注入を抑制したとしても、これは
アノード電極１からの新たな正孔注入を抑制するもので
あり、デバイス内に蓄積されたキャリアの流れを直接抑
制するものではない。すなわち、サイリスタ動作時にお
いては、ｎ- 型のベース層４からｐ型ベース領域５を介
してｎ型カソード領域６へ正孔が流れ込み、またｎ型カ
ソード領域６からｐ型ベース領域５を介してｎ- 型のベ
ース層４へ電子が流れ込んでおり、ｐ型ベース領域５と
ｎ型カソード領域６のｐｎ接合が順バイアス状態でｐｎ
接合の電位障壁が無くなっているため、図１２（ｂ）に
示すように、ターンオフの初期においてはオフ用ＭＯＳ
ＦＥＴ１４の導通によってｐ型のベース領域５中の正孔
の吐き出しが開始されても、依然としてｐ型ベース領域
５とｎ型カソード領域６のｐｎ接合は正孔電流の電圧降
下で順バイアス状態にあり、その電位障壁がなかなか回
復せず、しばらくその接合を介して電子電流が流れ続け
る。このため、ＭＣＴにおいてはターンオフ時間が長く
なり、電力損失を招くという問題点があった。
のバッファ層３の形成によって、ターンオフ時にｎ- 型
のベース層４への正孔注入を抑制したとしても、これは
アノード電極１からの新たな正孔注入を抑制するもので
あり、デバイス内に蓄積されたキャリアの流れを直接抑
制するものではない。すなわち、サイリスタ動作時にお
いては、ｎ- 型のベース層４からｐ型ベース領域５を介
してｎ型カソード領域６へ正孔が流れ込み、またｎ型カ
ソード領域６からｐ型ベース領域５を介してｎ- 型のベ
ース層４へ電子が流れ込んでおり、ｐ型ベース領域５と
ｎ型カソード領域６のｐｎ接合が順バイアス状態でｐｎ
接合の電位障壁が無くなっているため、図１２（ｂ）に
示すように、ターンオフの初期においてはオフ用ＭＯＳ
ＦＥＴ１４の導通によってｐ型のベース領域５中の正孔
の吐き出しが開始されても、依然としてｐ型ベース領域
５とｎ型カソード領域６のｐｎ接合は正孔電流の電圧降
下で順バイアス状態にあり、その電位障壁がなかなか回
復せず、しばらくその接合を介して電子電流が流れ続け
る。このため、ＭＣＴにおいてはターンオフ時間が長く
なり、電力損失を招くという問題点があった。
【０００７】そこで、本発明の課題は、上記問題点に鑑
み、ターンオフ時においてｐ型のベース領域とｎ型のカ
ソード領域とのｐｎ接合による電位障壁の回復を急速に
行なわせた後にＭＩＳＦＥＴをオフ状態とさせることに
より、ターンオフ動作の高速化を図り、ターンオフ時の
電力損失を低減可能の半導体装置を実現することにあ
る。
み、ターンオフ時においてｐ型のベース領域とｎ型のカ
ソード領域とのｐｎ接合による電位障壁の回復を急速に
行なわせた後にＭＩＳＦＥＴをオフ状態とさせることに
より、ターンオフ動作の高速化を図り、ターンオフ時の
電力損失を低減可能の半導体装置を実現することにあ
る。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明はＭＣＴの構造とＩＧＢＴの構造を併有する
ハイブリット構造を採用するものであり、ターンオフ時
の電流経路を変化させるため独立開閉可能の第３のＭＩ
ＳＦＥＴを設けたものである。即ち、本発明は、第１導
電型の第１半導体領域，第２導電型の第２半導体領域，
第１導電型の第３半導体領域及び第２導電型の第４半導
体領域とからなるサイリスタ構造と、第２導電型の第４
半導体領域の主面側に形成された第１導電型の第５半導
体領域と、第１導電型の第３半導体領域をバックゲート
（チャネル領域）とし第２導電型の第４半導体領域から
第２導電型の第２半導体領域に対しその多数キャリアを
注入可能の第１のＭＩＳＦＥＴと、第２導電型の第４半
導体領域をバックゲート（チャネル領域）とし第１導電
型の第３半導体領域から第１導電型の第５半導体領域に
対しその多数キャリアを引き抜き可能で第１のＭＩＳＦ
ＥＴのゲート電極を共用する第２のＭＩＳＦＥＴとを備
えた所謂ＭＣＴ構造の半導体装置において、第１導電型
の第３半導体領域の主面側においてそれを残して前記第
２導電型の第４半導体領域とは隔離した部位に形成され
た第２導電型の第６半導体領域と、第１導電型の第３半
導体領域をバックゲート（チャネル領域）とし第２導電
型の第６半導体領域から第２導電型の第２半導体領域に
対しその多数キャリアを注入可能で前記第１のＭＩＳＦ
ＥＴとは独立に開閉可能の第３のＭＩＳＦＥＴとを設け
たことを特徴とする。かかる構造においては、第１導電
型の第３半導体領域，第２導電型の第４半導体領域，第
１導電型の第５半導体領域及び第２導電型の第６半導体
領域の主面すべてに導電接触する電極部を設けても良い
し、また第２導電型の第４半導体領域，第１導電型の第
５半導体領域及び第２導電型の第６半導体領域の主面に
のみ導電接触する電極部を設けても良い。
に、本発明はＭＣＴの構造とＩＧＢＴの構造を併有する
ハイブリット構造を採用するものであり、ターンオフ時
の電流経路を変化させるため独立開閉可能の第３のＭＩ
ＳＦＥＴを設けたものである。即ち、本発明は、第１導
電型の第１半導体領域，第２導電型の第２半導体領域，
第１導電型の第３半導体領域及び第２導電型の第４半導
体領域とからなるサイリスタ構造と、第２導電型の第４
半導体領域の主面側に形成された第１導電型の第５半導
体領域と、第１導電型の第３半導体領域をバックゲート
（チャネル領域）とし第２導電型の第４半導体領域から
第２導電型の第２半導体領域に対しその多数キャリアを
注入可能の第１のＭＩＳＦＥＴと、第２導電型の第４半
導体領域をバックゲート（チャネル領域）とし第１導電
型の第３半導体領域から第１導電型の第５半導体領域に
対しその多数キャリアを引き抜き可能で第１のＭＩＳＦ
ＥＴのゲート電極を共用する第２のＭＩＳＦＥＴとを備
えた所謂ＭＣＴ構造の半導体装置において、第１導電型
の第３半導体領域の主面側においてそれを残して前記第
２導電型の第４半導体領域とは隔離した部位に形成され
た第２導電型の第６半導体領域と、第１導電型の第３半
導体領域をバックゲート（チャネル領域）とし第２導電
型の第６半導体領域から第２導電型の第２半導体領域に
対しその多数キャリアを注入可能で前記第１のＭＩＳＦ
ＥＴとは独立に開閉可能の第３のＭＩＳＦＥＴとを設け
たことを特徴とする。かかる構造においては、第１導電
型の第３半導体領域，第２導電型の第４半導体領域，第
１導電型の第５半導体領域及び第２導電型の第６半導体
領域の主面すべてに導電接触する電極部を設けても良い
し、また第２導電型の第４半導体領域，第１導電型の第
５半導体領域及び第２導電型の第６半導体領域の主面に
のみ導電接触する電極部を設けても良い。
【０００９】第３，第４，第５及び第６半導体領域の主
面に導電接触する電極部を設けた場合においては、第３
半導体領域内で、少なくとも当該領域と第６半導体領域
との接合面近傍に第１導電型の高濃度半導体領域を形成
することが望ましい。この高濃度半導体領域は、第４半
導体領域の主面側境界にまで拡がり、第３半導体領域の
深さと同程度又はそれ以上の深さのウェル領域であって
も良いし、また第４半導体領域の主面側境界にまで拡が
り、第３半導体領域よりも浅いウェル領域であっても良
い。
面に導電接触する電極部を設けた場合においては、第３
半導体領域内で、少なくとも当該領域と第６半導体領域
との接合面近傍に第１導電型の高濃度半導体領域を形成
することが望ましい。この高濃度半導体領域は、第４半
導体領域の主面側境界にまで拡がり、第３半導体領域の
深さと同程度又はそれ以上の深さのウェル領域であって
も良いし、また第４半導体領域の主面側境界にまで拡が
り、第３半導体領域よりも浅いウェル領域であっても良
い。
【００１０】他方、第４，第５及び第６半導体領域の主
面にのみ導電接触する電極部を設けた場合においては、
第３半導体領域内に第１導電型の高濃度埋め込み領域を
形成した構造を採用できる。また第３半導体領域内で、
少なくとも当該領域と第６半導体領域との接合面近傍に
第１導電型の高濃度半導体領域を形成しても良い。この
高濃度半導体領域は、第４半導体領域の主面側境界にま
で拡がり、第３半導体領域の深さと同程度又はそれ以上
の深さのウェル領域であっても良いし、また第４半導体
領域の主面側境界にまで拡がり、第３半導体領域よりも
浅いウェル領域であっても良い。
面にのみ導電接触する電極部を設けた場合においては、
第３半導体領域内に第１導電型の高濃度埋め込み領域を
形成した構造を採用できる。また第３半導体領域内で、
少なくとも当該領域と第６半導体領域との接合面近傍に
第１導電型の高濃度半導体領域を形成しても良い。この
高濃度半導体領域は、第４半導体領域の主面側境界にま
で拡がり、第３半導体領域の深さと同程度又はそれ以上
の深さのウェル領域であっても良いし、また第４半導体
領域の主面側境界にまで拡がり、第３半導体領域よりも
浅いウェル領域であっても良い。
【００１１】
【作用】かかる半導体装置においては、ターンオン時は
従来のＭＣＴと同様に動作する。即ち、第１のＭＩＳＦ
ＥＴをオンさせると共に、第３のＭＩＳＦＥＴをオンさ
せると、第２導電型の第２半導体領域にその多数キャリ
アが注入されるので、第１導電型の第１半導体領域，第
２導電型の第２半導体領域及び第１導電型の第３半導体
領域で形成される第２導電型のバイポーラトランジスタ
がオン状態になるので、これにより第２導電型の第２半
導体領域，第１導電型の第３半導体領域及び第２導電型
の第４半導体領域で形成される第１導電型のバイポーラ
トランジスタがオン状態となり、ｐｎｐｎ構造のサイリ
スタがターンオンする。かかるオン状態においては、第
１及び第２のＭＩＳＦＥＴを介した多数キャリアが流れ
ている。また第１導電型の第３半導体領域と第２導電型
の第４半導体領域とのｐｎ接合を介して電流（多数キャ
リアと少数キャリアの電流）が流れており、その接合の
電位障壁は消滅している。
従来のＭＣＴと同様に動作する。即ち、第１のＭＩＳＦ
ＥＴをオンさせると共に、第３のＭＩＳＦＥＴをオンさ
せると、第２導電型の第２半導体領域にその多数キャリ
アが注入されるので、第１導電型の第１半導体領域，第
２導電型の第２半導体領域及び第１導電型の第３半導体
領域で形成される第２導電型のバイポーラトランジスタ
がオン状態になるので、これにより第２導電型の第２半
導体領域，第１導電型の第３半導体領域及び第２導電型
の第４半導体領域で形成される第１導電型のバイポーラ
トランジスタがオン状態となり、ｐｎｐｎ構造のサイリ
スタがターンオンする。かかるオン状態においては、第
１及び第２のＭＩＳＦＥＴを介した多数キャリアが流れ
ている。また第１導電型の第３半導体領域と第２導電型
の第４半導体領域とのｐｎ接合を介して電流（多数キャ
リアと少数キャリアの電流）が流れており、その接合の
電位障壁は消滅している。
【００１２】次に、ターンオフの動作においては、先ず
第３のＭＩＳＦＥＴをオン状態に維持したまま、第１の
ＭＩＳＦＥＴをオフさせると共に、第２のＭＩＳＦＥＴ
をオンさせると、第２のＭＩＳＦＥＴを介して第１導電
型の第３半導体領域から多数キャリア（第２導電型の第
２半導体領域の少数キャリア）が引き抜かれる。この多
数引き抜き動作時においては第３のＭＩＳＦＥＴを介し
て第２導電型の第２半導体領域の多数キャリアが流れた
ままであるので、キャリアごとの電流経路が分離される
ことになる。このため、第１導電型の第３半導体領域と
第２導電型の第４半導体領域とのｐｎ接合を介して流れ
ようとする電流が消滅し、その電位障壁が急速に回復す
る。この直後の第２及び第３のＭＩＳＦＥＴをオフ状態
にすると、既に第１導電型の第３半導体領域と第２導電
型の第４半導体領域とのｐｎ接合に電位障壁が回復して
いるので、それを介した電流は生じない。このため、タ
ーンオフ時間を短縮することができ、電力損失を低減で
きる。
第３のＭＩＳＦＥＴをオン状態に維持したまま、第１の
ＭＩＳＦＥＴをオフさせると共に、第２のＭＩＳＦＥＴ
をオンさせると、第２のＭＩＳＦＥＴを介して第１導電
型の第３半導体領域から多数キャリア（第２導電型の第
２半導体領域の少数キャリア）が引き抜かれる。この多
数引き抜き動作時においては第３のＭＩＳＦＥＴを介し
て第２導電型の第２半導体領域の多数キャリアが流れた
ままであるので、キャリアごとの電流経路が分離される
ことになる。このため、第１導電型の第３半導体領域と
第２導電型の第４半導体領域とのｐｎ接合を介して流れ
ようとする電流が消滅し、その電位障壁が急速に回復す
る。この直後の第２及び第３のＭＩＳＦＥＴをオフ状態
にすると、既に第１導電型の第３半導体領域と第２導電
型の第４半導体領域とのｐｎ接合に電位障壁が回復して
いるので、それを介した電流は生じない。このため、タ
ーンオフ時間を短縮することができ、電力損失を低減で
きる。
【００１３】ここで、第１導電型の第３半導体領域，第
２導電型の第４半導体領域，第１導電型の第５半導体領
域及び第２導電型の第６半導体領域の主面にすべて導電
接触する電極部を設けた場合には、第１導電型の第３半
導体領域内に電極部に接続する寄生抵抗（拡散抵抗）が
存在することになるが、ターンオフ時にはこの拡散抵抗
を介しても電流が流れるので、上記ｐｎ接合に流れよう
とする電流を更に抑制することができる。従って、その
電位障壁の回復も更に急速であるので、ターンオフ時間
のなお一層の短縮化を達成できる。
２導電型の第４半導体領域，第１導電型の第５半導体領
域及び第２導電型の第６半導体領域の主面にすべて導電
接触する電極部を設けた場合には、第１導電型の第３半
導体領域内に電極部に接続する寄生抵抗（拡散抵抗）が
存在することになるが、ターンオフ時にはこの拡散抵抗
を介しても電流が流れるので、上記ｐｎ接合に流れよう
とする電流を更に抑制することができる。従って、その
電位障壁の回復も更に急速であるので、ターンオフ時間
のなお一層の短縮化を達成できる。
【００１４】第２導電型の第４半導体領域，第１導電型
の第５半導体領域及び第２導電型の第６半導体領域の主
面にのみ導電接触する電極部を設けた場合には、第２，
第３及び第４半導体領域で構成されるバイポーラトラン
ジスタがオンし易いので、オン電圧を低くできる。
の第５半導体領域及び第２導電型の第６半導体領域の主
面にのみ導電接触する電極部を設けた場合には、第２，
第３及び第４半導体領域で構成されるバイポーラトラン
ジスタがオンし易いので、オン電圧を低くできる。
【００１５】ここで、第３，第４，第５及び第６半導体
領域の主面に導電接触する電極部を設けた場合において
は、第３半導体領域内で、少なくとも当該領域と第６半
導体領域との接合面近傍に第１導電型の高濃度半導体領
域を形成することが望ましい。これは、第１導電型の高
濃度半導体領域が存在すると、電極に短絡する第６半導
体領域の接合面近傍の寄生抵抗が低抵抗化されているた
め、ターンオフ時においてその接合が順バイアスされ
ず、寄生トランジスタがオンし難くなる。従って、ラッ
チアップを抑制できるので、可制御ターンオフ電流の大
容量化を図ることができる。この高濃度半導体領域は、
第４半導体領域の主面側境界にまで拡がり、第３半導体
領域の深さと同程度又はそれ以上の深さのウェル領域で
あっても良いし、また第４半導体領域の主面側境界にま
で拡がり、第３半導体領域よりも浅いウェル領域であっ
ても良い。
領域の主面に導電接触する電極部を設けた場合において
は、第３半導体領域内で、少なくとも当該領域と第６半
導体領域との接合面近傍に第１導電型の高濃度半導体領
域を形成することが望ましい。これは、第１導電型の高
濃度半導体領域が存在すると、電極に短絡する第６半導
体領域の接合面近傍の寄生抵抗が低抵抗化されているた
め、ターンオフ時においてその接合が順バイアスされ
ず、寄生トランジスタがオンし難くなる。従って、ラッ
チアップを抑制できるので、可制御ターンオフ電流の大
容量化を図ることができる。この高濃度半導体領域は、
第４半導体領域の主面側境界にまで拡がり、第３半導体
領域の深さと同程度又はそれ以上の深さのウェル領域で
あっても良いし、また第４半導体領域の主面側境界にま
で拡がり、第３半導体領域よりも浅いウェル領域であっ
ても良い。
【００１６】他方、第４，第５及び第６半導体領域の主
面にのみ導電接触する電極部を設けた場合において、第
３半導体領域内に第１導電型の高濃度埋め込み領域を形
成したときには、第２ＭＩＳＦＥＴによるキャリア引き
抜き時の第３半導体領域の電流経路の経路抵抗（拡散抵
抗）が低抵抗であるため、第６半導体領域の接合が順バ
イアスされず、寄生トランジスタがオンし難くなる。従
って、ラッチアップを抑制できるので、可制御ターンオ
フ電流の大容量化を図ることができる。また第３半導体
領域内で、少なくとも当該領域と第６半導体領域との接
合面近傍に第１導電型の高濃度半導体領域を形成しても
良い。かかる場合も、同様に、キャリア引き抜き時の第
３半導体領域の電流経路の経路抵抗（拡散抵抗）は低抵
抗である。この高濃度半導体領域は、第４半導体領域の
主面側境界にまで拡がり、第３半導体領域の深さと同程
度又はそれ以上の深さのウェル領域であっても良いし、
また第４半導体領域の主面側境界にまで拡がり、第３半
導体領域よりも浅いウェル領域であっても良い。
面にのみ導電接触する電極部を設けた場合において、第
３半導体領域内に第１導電型の高濃度埋め込み領域を形
成したときには、第２ＭＩＳＦＥＴによるキャリア引き
抜き時の第３半導体領域の電流経路の経路抵抗（拡散抵
抗）が低抵抗であるため、第６半導体領域の接合が順バ
イアスされず、寄生トランジスタがオンし難くなる。従
って、ラッチアップを抑制できるので、可制御ターンオ
フ電流の大容量化を図ることができる。また第３半導体
領域内で、少なくとも当該領域と第６半導体領域との接
合面近傍に第１導電型の高濃度半導体領域を形成しても
良い。かかる場合も、同様に、キャリア引き抜き時の第
３半導体領域の電流経路の経路抵抗（拡散抵抗）は低抵
抗である。この高濃度半導体領域は、第４半導体領域の
主面側境界にまで拡がり、第３半導体領域の深さと同程
度又はそれ以上の深さのウェル領域であっても良いし、
また第４半導体領域の主面側境界にまで拡がり、第３半
導体領域よりも浅いウェル領域であっても良い。
【００１７】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００１８】〔実施例１〕図１は本発明の実施例１に係
る半導体装置の構造を示す断面図である。この半導体装
置の構造は、アノード電極１が導電接触するｐ+ 型の半
導体基板のアノード層２と、この上に形成されたｎ+ 型
のバッファ層３と、この上に形成された伝導度変調層と
してのｎ- 型のベース層４と、このｎ- 型のベース層４
の主面側に形成されたウェル状のｐ型のベース領域５
と、このｐ型のベース領域５の主面側において一方に偏
倚させて形成されたウェル状のｎ型のカソード領域１６
と、ｐ型のベース領域５の主面側において他方に偏倚し
ておりカソード領域１６とは隔離した部位に形成された
ｎ+ 型のソース領域１８と、ｎ型のカソード領域１６の
主面側に形成されたｐ+ 型のドレイン領域１７と、ｐ型
のベース領域５の周縁部の一方側においてｎ型のカソー
ド領域１６及びそのｐ型のベース領域５をバックゲート
（チャネル領域）としドレイン領域１７からｎ- 型のベ
ース層４に亘ってゲート絶縁膜８を介して形成された共
用ゲート型の第１のゲート電極１９と、ｐ型のベース領
域５の周縁部の他方側においてそのｐ型のベース領域５
をバックゲート（チャネル領域）としソース領域１８か
らｎ- 型のベース層４に亘ってゲート絶縁膜８を介して
形成された第２のゲート電極２０と、ｐ+ 型のドレイン
領域１７，ｎ型のカソード領域１６，ｐ型のベース領域
５及びｎ+ 型のソース領域１８のそれぞれに導電接触す
るカソード電極１５とを有している。
る半導体装置の構造を示す断面図である。この半導体装
置の構造は、アノード電極１が導電接触するｐ+ 型の半
導体基板のアノード層２と、この上に形成されたｎ+ 型
のバッファ層３と、この上に形成された伝導度変調層と
してのｎ- 型のベース層４と、このｎ- 型のベース層４
の主面側に形成されたウェル状のｐ型のベース領域５
と、このｐ型のベース領域５の主面側において一方に偏
倚させて形成されたウェル状のｎ型のカソード領域１６
と、ｐ型のベース領域５の主面側において他方に偏倚し
ておりカソード領域１６とは隔離した部位に形成された
ｎ+ 型のソース領域１８と、ｎ型のカソード領域１６の
主面側に形成されたｐ+ 型のドレイン領域１７と、ｐ型
のベース領域５の周縁部の一方側においてｎ型のカソー
ド領域１６及びそのｐ型のベース領域５をバックゲート
（チャネル領域）としドレイン領域１７からｎ- 型のベ
ース層４に亘ってゲート絶縁膜８を介して形成された共
用ゲート型の第１のゲート電極１９と、ｐ型のベース領
域５の周縁部の他方側においてそのｐ型のベース領域５
をバックゲート（チャネル領域）としソース領域１８か
らｎ- 型のベース層４に亘ってゲート絶縁膜８を介して
形成された第２のゲート電極２０と、ｐ+ 型のドレイン
領域１７，ｎ型のカソード領域１６，ｐ型のベース領域
５及びｎ+ 型のソース領域１８のそれぞれに導電接触す
るカソード電極１５とを有している。
【００１９】第１のゲート電極１９は多数キャリア注入
用の第１のＭＯＳＦＥＴ２１と多数キャリア引き抜き用
の第２のＭＯＳＦＥＴ２２とを併有しており、その第１
のＭＯＳＦＥＴ２１は、ｐ型のベース領域５をバックゲ
ート（チャネル領域）とし、カソード領域１６をソース
領域とすると共にｎ- 型のベース層４をドレイン領域と
するｎチャネル型の絶縁ゲート型電界効果トランジスタ
であり、第２のＭＯＳＦＥＴ２２は、ドレイン領域１７
を有し、カソード領域１６をバックゲート（チャネル領
域）とすると共にｐ型のベース領域５をソース領域とす
るｐチャネル型の絶縁ゲート型電界効果トランジスタで
ある。他方、第２のゲート電極２０は第１のゲート電極
１９とは独立にゲート電圧の制御が可能で、多数キャリ
ア注入用の第３のＭＯＳＦＥＴ２３を構成している。こ
の第３のＭＯＳＦＥＴ２３はソース領域１８を有し、ｐ
型のベース領域５をバックゲート（チャネル領域）とす
ると共にｎ- 型のベース層４をドレイン領域とするｎチ
ャネル型の絶縁ゲート型電界効果トランジスタである。
用の第１のＭＯＳＦＥＴ２１と多数キャリア引き抜き用
の第２のＭＯＳＦＥＴ２２とを併有しており、その第１
のＭＯＳＦＥＴ２１は、ｐ型のベース領域５をバックゲ
ート（チャネル領域）とし、カソード領域１６をソース
領域とすると共にｎ- 型のベース層４をドレイン領域と
するｎチャネル型の絶縁ゲート型電界効果トランジスタ
であり、第２のＭＯＳＦＥＴ２２は、ドレイン領域１７
を有し、カソード領域１６をバックゲート（チャネル領
域）とすると共にｐ型のベース領域５をソース領域とす
るｐチャネル型の絶縁ゲート型電界効果トランジスタで
ある。他方、第２のゲート電極２０は第１のゲート電極
１９とは独立にゲート電圧の制御が可能で、多数キャリ
ア注入用の第３のＭＯＳＦＥＴ２３を構成している。こ
の第３のＭＯＳＦＥＴ２３はソース領域１８を有し、ｐ
型のベース領域５をバックゲート（チャネル領域）とす
ると共にｎ- 型のベース層４をドレイン領域とするｎチ
ャネル型の絶縁ゲート型電界効果トランジスタである。
【００２０】この半導体装置の等価回路は、図２に示す
ように、図１１に示す従来のＭＣＴの等価回路とＩＧＢ
Ｔ（伝導度変調型ＭＯＳＦＥＴ）の等価回路を合わせた
回路構成を有している。即ち、この半導体装置は、ｐ+
型のアノード層２，ｎ+ 型のバッファ層３，ｎ- 型のベ
ース層４及びｐ型のベース領域５で形成されるｐｎｐ型
バイポーラトランジスタＱpnp と、ｎ- 型のベース層
４，ｐ型のベース領域５及びｎ型のカソード領域１６で
構成されるｎｐｎ型バイポーラトランジスタＱnp n とか
らなるｐｎｐｎ構造（サイリスタ構造）を有し、このｐ
ｎｐｎ構造を共用するＭＣＴ部３０とＩＧＢＴ部４０を
併有している。ＭＣＴ部３０は、トランジスタＱpnp ，
Ｑnpn と、トランジスタＱpnp のｎ- 型のベース層４と
ｎ型のカソード領域１６とを導通・遮断するｎチャネル
型の第１のＭＯＳＦＥＴ２１と、トランジスタＱnpn の
ｐ型のベース領域５とｐ+ 型のドレイン領域１７とを導
通・遮断するｐ型の第２のＭＯＳＦＥＴ２２とから構成
され、またＩＧＢＴ部４０は、トランジスタＱpnp ，Ｑ
npn と、トランジスタＱpnp のｎ- 型のベース層４とｎ
+ 型のソース領域１８を導通・遮断するｎ型の第３のＭ
ＯＳＦＥＴ２３とから構成されている。なお、本例にお
いては、カソード電極１５がｎ型のカソード領域１６と
ｎ+ 型のソース領域１８との間のｐ型のベース領域５の
一部にも導電接触された構造であるので、ｐ型のベース
領域５内の拡散抵抗Ｒがカソード電極１５に接続されて
いる。
ように、図１１に示す従来のＭＣＴの等価回路とＩＧＢ
Ｔ（伝導度変調型ＭＯＳＦＥＴ）の等価回路を合わせた
回路構成を有している。即ち、この半導体装置は、ｐ+
型のアノード層２，ｎ+ 型のバッファ層３，ｎ- 型のベ
ース層４及びｐ型のベース領域５で形成されるｐｎｐ型
バイポーラトランジスタＱpnp と、ｎ- 型のベース層
４，ｐ型のベース領域５及びｎ型のカソード領域１６で
構成されるｎｐｎ型バイポーラトランジスタＱnp n とか
らなるｐｎｐｎ構造（サイリスタ構造）を有し、このｐ
ｎｐｎ構造を共用するＭＣＴ部３０とＩＧＢＴ部４０を
併有している。ＭＣＴ部３０は、トランジスタＱpnp ，
Ｑnpn と、トランジスタＱpnp のｎ- 型のベース層４と
ｎ型のカソード領域１６とを導通・遮断するｎチャネル
型の第１のＭＯＳＦＥＴ２１と、トランジスタＱnpn の
ｐ型のベース領域５とｐ+ 型のドレイン領域１７とを導
通・遮断するｐ型の第２のＭＯＳＦＥＴ２２とから構成
され、またＩＧＢＴ部４０は、トランジスタＱpnp ，Ｑ
npn と、トランジスタＱpnp のｎ- 型のベース層４とｎ
+ 型のソース領域１８を導通・遮断するｎ型の第３のＭ
ＯＳＦＥＴ２３とから構成されている。なお、本例にお
いては、カソード電極１５がｎ型のカソード領域１６と
ｎ+ 型のソース領域１８との間のｐ型のベース領域５の
一部にも導電接触された構造であるので、ｐ型のベース
領域５内の拡散抵抗Ｒがカソード電極１５に接続されて
いる。
【００２１】ゲート電極１９とゲート電極２０に高電位
を印加すると、その直下のｐ型のベース領域５の主面側
に反転層が形成され、第１のＭＯＳＦＥＴ２１と第３の
ＭＯＳＦＥＴ２３が共にオンし、ｎ型のカソード領域１
６からｎ- 型のベース層４の一方へ多数キャリア（電
子）が注入されると共に、ｎ+ 型のソース領域１８から
ｎ- 型のベース層４の他方へ多数キャリア（電子）が注
入される。これによりｎ- 型のベース層４の伝導度が変
調され、アノード層２，バッファ層３，ｎ- 型のベース
層４及びｐ型のベース領域５で形成されるトランジスタ
Ｑpnp がオンすると共に、ｎ- 型のベース層４，ｐ型の
ベース領域５及びｎ型のカソード領域１６で形成される
トランジスタＱnpn もオンし、ｐｎｐｎ構造のサイリス
タがターンオンする。このターンオン時の電流経路は、
図３（ａ）に示すように、第１のＭＯＳＦＥＴ２１及び
第３のＭＯＳＦＥＴ２３を介した電子電流（実線矢印）
と、ｐ型のベース領域５とｎ型のカソード領域１６の接
合を介した電子電流及び正孔電流（破線矢印）と、カソ
ード領域１６の拡散抵抗（短絡抵抗）を介した電子電流
及び正孔電流が存在する。
を印加すると、その直下のｐ型のベース領域５の主面側
に反転層が形成され、第１のＭＯＳＦＥＴ２１と第３の
ＭＯＳＦＥＴ２３が共にオンし、ｎ型のカソード領域１
６からｎ- 型のベース層４の一方へ多数キャリア（電
子）が注入されると共に、ｎ+ 型のソース領域１８から
ｎ- 型のベース層４の他方へ多数キャリア（電子）が注
入される。これによりｎ- 型のベース層４の伝導度が変
調され、アノード層２，バッファ層３，ｎ- 型のベース
層４及びｐ型のベース領域５で形成されるトランジスタ
Ｑpnp がオンすると共に、ｎ- 型のベース層４，ｐ型の
ベース領域５及びｎ型のカソード領域１６で形成される
トランジスタＱnpn もオンし、ｐｎｐｎ構造のサイリス
タがターンオンする。このターンオン時の電流経路は、
図３（ａ）に示すように、第１のＭＯＳＦＥＴ２１及び
第３のＭＯＳＦＥＴ２３を介した電子電流（実線矢印）
と、ｐ型のベース領域５とｎ型のカソード領域１６の接
合を介した電子電流及び正孔電流（破線矢印）と、カソ
ード領域１６の拡散抵抗（短絡抵抗）を介した電子電流
及び正孔電流が存在する。
【００２２】次に、本デバイスのターンオフ動作時にお
いては、先ずゲート電極２０の電位を高電位のまま維持
し、ゲート電極１９に零又は負電位を印加すると、ゲー
ト電極１９の直下のｐ型のベース領域５の反転層は消滅
するが、ｎ型のカソード領域１６の表面に反転層が形成
されるため、第３のＭＯＳＦＥＴ２３はオン状態のまま
で、第１のＭＯＳＦＥＴ２１がオフ状態となると共に第
２のＭＯＳＦＥＴ２２がオン状態となる。これにより、
図３（ｂ）に示すように、ｐ型のベース領域５内の多数
キャリア（正孔）は第２のＭＯＳＦＥＴ２２により引き
抜かれる。この多数キャリア引き抜き動作は従来と同様
であるが、第２のＭＯＳＦＥＴ２２による引き抜き動作
時には第３のＭＯＳＦＥＴ２３もオン状態であり、これ
により電子電流がｎ- 型のベース層４からソース領域１
８へ流れており、ＩＧＢＴ動作が行なわれている。そし
て、主たる正孔電流の経路はｐ型のベース領域５の一方
側で、主たる電子電流の経路はｐ型のベース領域５の他
方側であり、ｐ型のベース領域５とｎ型のカソード領域
１６の接合を介した電流密度が非常に希薄になるため、
急速に順バイアス状態が解消され、ｎ型のカソード領域
１６の正孔引き抜き後、直ちにそのｐｎ接合の電位障壁
が回復する。この後直ちに第２のＭＯＳＦＥＴ２２及び
第３のＭＯＳＦＥＴ２３をオフ状態にしても、既に回復
した電位障壁の回復によって、その接合を介して電子電
流は流れないので、ターンオフ時間を短縮することがで
き、電力損失を低減可能である。換言すると、ターンオ
フ時の初期においては第３のＭＯＳＦＥＴ２３を介して
電子電流を流しておき、第２のＭＯＳＦＥＴ２２を介し
て正孔電流を引き抜くことにより、ｐ型のベース領域５
とｎ型のカソード領域１６の接合を介する電子電流を希
薄化して抑制し、その電位障壁を急速に回復させた後、
第２及び第３のＭＯＳＦＥＴ２２，２３をオフ状態とす
るものである。ここで、本例においては、カソード領域
１６とソース領域１８との間は非形成領域としてｐ型の
ベース領域５が残されており、これにカソード電極１５
が導電接触されている。このため、ｐ型のベース領域５
内にカソード電極１５に接続する拡散抵抗（短絡抵抗）
Ｒが存在している。従って、第２のＭＯＳＦＥＴ２２の
オンによる正孔引き抜き動作時においては、電流の一部
がｐ型のベース領域５とｎ型のカソード領域１６の接合
を迂回してこの拡散抵抗Ｒを介して流れるので、その接
合の電位障壁の回復を更に速めている。従って、ターン
オフ速度の高速化に寄与している。ただ、この拡散抵抗
（短絡抵抗）Ｒが存在すると、ターンオン時におけるト
ランジスタＱnpn がオンし難く、オン電圧が若干高くな
る。
いては、先ずゲート電極２０の電位を高電位のまま維持
し、ゲート電極１９に零又は負電位を印加すると、ゲー
ト電極１９の直下のｐ型のベース領域５の反転層は消滅
するが、ｎ型のカソード領域１６の表面に反転層が形成
されるため、第３のＭＯＳＦＥＴ２３はオン状態のまま
で、第１のＭＯＳＦＥＴ２１がオフ状態となると共に第
２のＭＯＳＦＥＴ２２がオン状態となる。これにより、
図３（ｂ）に示すように、ｐ型のベース領域５内の多数
キャリア（正孔）は第２のＭＯＳＦＥＴ２２により引き
抜かれる。この多数キャリア引き抜き動作は従来と同様
であるが、第２のＭＯＳＦＥＴ２２による引き抜き動作
時には第３のＭＯＳＦＥＴ２３もオン状態であり、これ
により電子電流がｎ- 型のベース層４からソース領域１
８へ流れており、ＩＧＢＴ動作が行なわれている。そし
て、主たる正孔電流の経路はｐ型のベース領域５の一方
側で、主たる電子電流の経路はｐ型のベース領域５の他
方側であり、ｐ型のベース領域５とｎ型のカソード領域
１６の接合を介した電流密度が非常に希薄になるため、
急速に順バイアス状態が解消され、ｎ型のカソード領域
１６の正孔引き抜き後、直ちにそのｐｎ接合の電位障壁
が回復する。この後直ちに第２のＭＯＳＦＥＴ２２及び
第３のＭＯＳＦＥＴ２３をオフ状態にしても、既に回復
した電位障壁の回復によって、その接合を介して電子電
流は流れないので、ターンオフ時間を短縮することがで
き、電力損失を低減可能である。換言すると、ターンオ
フ時の初期においては第３のＭＯＳＦＥＴ２３を介して
電子電流を流しておき、第２のＭＯＳＦＥＴ２２を介し
て正孔電流を引き抜くことにより、ｐ型のベース領域５
とｎ型のカソード領域１６の接合を介する電子電流を希
薄化して抑制し、その電位障壁を急速に回復させた後、
第２及び第３のＭＯＳＦＥＴ２２，２３をオフ状態とす
るものである。ここで、本例においては、カソード領域
１６とソース領域１８との間は非形成領域としてｐ型の
ベース領域５が残されており、これにカソード電極１５
が導電接触されている。このため、ｐ型のベース領域５
内にカソード電極１５に接続する拡散抵抗（短絡抵抗）
Ｒが存在している。従って、第２のＭＯＳＦＥＴ２２の
オンによる正孔引き抜き動作時においては、電流の一部
がｐ型のベース領域５とｎ型のカソード領域１６の接合
を迂回してこの拡散抵抗Ｒを介して流れるので、その接
合の電位障壁の回復を更に速めている。従って、ターン
オフ速度の高速化に寄与している。ただ、この拡散抵抗
（短絡抵抗）Ｒが存在すると、ターンオン時におけるト
ランジスタＱnpn がオンし難く、オン電圧が若干高くな
る。
【００２３】〔実施例２〕ところで、ベース領域５の拡
散抵抗（短絡抵抗）Ｒを介して流れる電流が大きすぎる
か、又は拡散抵抗Ｒ自体が大きすぎると、ＩＧＢＴ部４
０がラッチアップしてしまう。即ち、ｎ- 型のベース層
４，ｐ型のベース領域５及びｎ型のカソード領域１６は
サイリスタ構造のｎｐｎ型トランジスタＱnpn を構成し
ているが、図２の等価回路に示すように、ベース領域５
とソース領域１８のｐｎ接合はｎ-型のベース層４，ｐ
型のベース領域５及びｎ+ 型のソース領域１８で構成さ
れる寄生ｎｐｎ型トランジスタＱ′npn のベース・エミ
ッタ接合であり、寄生ｎｐｎ型トランジスタＱ′npn は
トランジスタＱnpn に並列接続している。このため、拡
散抵抗Ｒの電圧降下量が大きいと、ベース領域５とソー
ス領域１８のｐｎ接合が順バイアスされ、寄生トランジ
スタＱ′npn がオン状態となり、ＩＧＢＴ部４０がラッ
チアップするおそれがある。このラッチアップが起これ
ば、第３ＭＯＳＦＥＴ２３をオフしてもサイリスタがタ
ーンオフしないことになる。このようにＭＣＴ部３０と
ＩＧＢＴ部４０の併存する構造においては、今度はＩＧ
ＢＴ部４０の寄生トランジスタＱ′npn が軽視できず、
ターンオフ時にラッチアップしてしまう新たな問題が生
じ、可制御ターンオフ電流（電流容量）を大きくするこ
とができなくなる。
散抵抗（短絡抵抗）Ｒを介して流れる電流が大きすぎる
か、又は拡散抵抗Ｒ自体が大きすぎると、ＩＧＢＴ部４
０がラッチアップしてしまう。即ち、ｎ- 型のベース層
４，ｐ型のベース領域５及びｎ型のカソード領域１６は
サイリスタ構造のｎｐｎ型トランジスタＱnpn を構成し
ているが、図２の等価回路に示すように、ベース領域５
とソース領域１８のｐｎ接合はｎ-型のベース層４，ｐ
型のベース領域５及びｎ+ 型のソース領域１８で構成さ
れる寄生ｎｐｎ型トランジスタＱ′npn のベース・エミ
ッタ接合であり、寄生ｎｐｎ型トランジスタＱ′npn は
トランジスタＱnpn に並列接続している。このため、拡
散抵抗Ｒの電圧降下量が大きいと、ベース領域５とソー
ス領域１８のｐｎ接合が順バイアスされ、寄生トランジ
スタＱ′npn がオン状態となり、ＩＧＢＴ部４０がラッ
チアップするおそれがある。このラッチアップが起これ
ば、第３ＭＯＳＦＥＴ２３をオフしてもサイリスタがタ
ーンオフしないことになる。このようにＭＣＴ部３０と
ＩＧＢＴ部４０の併存する構造においては、今度はＩＧ
ＢＴ部４０の寄生トランジスタＱ′npn が軽視できず、
ターンオフ時にラッチアップしてしまう新たな問題が生
じ、可制御ターンオフ電流（電流容量）を大きくするこ
とができなくなる。
【００２４】図４は本発明の実施例２に係る半導体装置
の構造を示す断面図である。この実施例２に係る半導体
構造は上記の新たな問題点を解決するものであり、ｐ型
のベース領域５内においてはこれとｎ+ 型のソース領域
１８の接合面近傍部位を含んだ領域にｐ+ 型のウェル２
５が形成されている。この高濃度のウェル２５は深く形
成されている。ここで、例えばｐ型のベース領域５の濃
度は１×１０16〜５×１０17cm-3，深さは２〜２０μｍ
で、ｐ+ 型のウェル２５は１×１０17〜５×１０19cm
-3, 深さは２〜２０μｍに設定される。勿論、ウェル２
５の深さはベース領域５の深さと同程度であっても良い
し、またそれ以上の深さでも良い。この高濃度のウェル
２５における表面側の拡がり部分は、第３のＭＯＳＦＥ
Ｔ２３のチャネル部にかからないよう接合面をカバース
するように形成する。これは接合面の周囲に分布する拡
散抵抗ＲB を低減するためである。また本例においては
カソード電極１５直下のカソード領域１６とソース領域
１８に挟まれた部位も高濃度化されており、全体として
拡散抵抗Ｒの値を小さく設定してある。
の構造を示す断面図である。この実施例２に係る半導体
構造は上記の新たな問題点を解決するものであり、ｐ型
のベース領域５内においてはこれとｎ+ 型のソース領域
１８の接合面近傍部位を含んだ領域にｐ+ 型のウェル２
５が形成されている。この高濃度のウェル２５は深く形
成されている。ここで、例えばｐ型のベース領域５の濃
度は１×１０16〜５×１０17cm-3，深さは２〜２０μｍ
で、ｐ+ 型のウェル２５は１×１０17〜５×１０19cm
-3, 深さは２〜２０μｍに設定される。勿論、ウェル２
５の深さはベース領域５の深さと同程度であっても良い
し、またそれ以上の深さでも良い。この高濃度のウェル
２５における表面側の拡がり部分は、第３のＭＯＳＦＥ
Ｔ２３のチャネル部にかからないよう接合面をカバース
するように形成する。これは接合面の周囲に分布する拡
散抵抗ＲB を低減するためである。また本例においては
カソード電極１５直下のカソード領域１６とソース領域
１８に挟まれた部位も高濃度化されており、全体として
拡散抵抗Ｒの値を小さく設定してある。
【００２５】このような深いｐ+ 型のウェル２５を設け
た構造は、いわばバイポーラトランジスタのグラフトベ
ース（graft base) 構造と同様な構造を発揮する。即
ち、図４に示す拡散抵抗ＲB を含めた抵抗Ｒが低抵抗化
する。従って、サイリスタのターンオフ時においてｐ型
のベース領域５とｎ+ 型のソース領域１８の接合面近傍
部位に瞬間的に増加する電流が流れても、電圧降下量が
大きくならず、その接合が順バイアスされずに済み、寄
生トランジスタＱ′npn が作動しない。これによってラ
ッチアップを防止することができ、可制御ターンオフ電
流を大きくすることが可能となる。
た構造は、いわばバイポーラトランジスタのグラフトベ
ース（graft base) 構造と同様な構造を発揮する。即
ち、図４に示す拡散抵抗ＲB を含めた抵抗Ｒが低抵抗化
する。従って、サイリスタのターンオフ時においてｐ型
のベース領域５とｎ+ 型のソース領域１８の接合面近傍
部位に瞬間的に増加する電流が流れても、電圧降下量が
大きくならず、その接合が順バイアスされずに済み、寄
生トランジスタＱ′npn が作動しない。これによってラ
ッチアップを防止することができ、可制御ターンオフ電
流を大きくすることが可能となる。
【００２６】〔実施例３〕図５は本発明の実施例３に係
る半導体装置の構造を示す断面図である。この実施例３
に係る半導体構造も上記の新たな問題を解決するもので
ある。実施例２の構造と異なり、ｐ型のベース領域５よ
りも浅い高濃度のｐ+ 型のウェル２６が形成されてい
る。ｐ+ 型のウェル２６は、ｐ型のベース領域５内にお
いて、これとｎ+ 型のソース領域１８の接合面近傍部位
を含んでいる。ここで、例えばｐ型のベース領域５の濃
度は１×１０16〜５×１０17cm-3，深さは２〜２０μｍ
で、ｐ+ 型のウェル２６は１×１０18〜１×１０20cm
-3, 深さは０．５〜２μｍに設定される。実施例２にお
けるウェル２５は深い拡散により形成されるので、高濃
度化が不十分な場合もあり、またウェル２５とベース５
の境界が傾斜濃度となってしまうので、境界を第３のＭ
ＯＳＦＥＴ２３のチャネル部までギリギリに近接させる
ことは難しい。しかし、本例の浅いｐ+ 型のウェル２６
では、フォトプロセスにより段階濃度の境界を第３のＭ
ＯＳＦＥＴ２３のチャネル部及びカソード領域１６の主
面側境界までギリギリに接近させることが可能で、且つ
高濃度化が容易である。即ち、実施例２の構造に比べ
て、拡散抵抗ＲB を含めた抵抗Ｒの低抵抗化が確実であ
る。本例もまたターンオフ時のラッチアップの抑制を確
実に実現でき、可制御ターンオフ電流を大容量化でき
る。なお、本例の浅いｐ+ 型のウェル２６と実施例２の
深いウェル２５とが併存する構造を採用しても良い。
る半導体装置の構造を示す断面図である。この実施例３
に係る半導体構造も上記の新たな問題を解決するもので
ある。実施例２の構造と異なり、ｐ型のベース領域５よ
りも浅い高濃度のｐ+ 型のウェル２６が形成されてい
る。ｐ+ 型のウェル２６は、ｐ型のベース領域５内にお
いて、これとｎ+ 型のソース領域１８の接合面近傍部位
を含んでいる。ここで、例えばｐ型のベース領域５の濃
度は１×１０16〜５×１０17cm-3，深さは２〜２０μｍ
で、ｐ+ 型のウェル２６は１×１０18〜１×１０20cm
-3, 深さは０．５〜２μｍに設定される。実施例２にお
けるウェル２５は深い拡散により形成されるので、高濃
度化が不十分な場合もあり、またウェル２５とベース５
の境界が傾斜濃度となってしまうので、境界を第３のＭ
ＯＳＦＥＴ２３のチャネル部までギリギリに近接させる
ことは難しい。しかし、本例の浅いｐ+ 型のウェル２６
では、フォトプロセスにより段階濃度の境界を第３のＭ
ＯＳＦＥＴ２３のチャネル部及びカソード領域１６の主
面側境界までギリギリに接近させることが可能で、且つ
高濃度化が容易である。即ち、実施例２の構造に比べ
て、拡散抵抗ＲB を含めた抵抗Ｒの低抵抗化が確実であ
る。本例もまたターンオフ時のラッチアップの抑制を確
実に実現でき、可制御ターンオフ電流を大容量化でき
る。なお、本例の浅いｐ+ 型のウェル２６と実施例２の
深いウェル２５とが併存する構造を採用しても良い。
【００２７】〔実施例４〕図６は本発明の実施例４に係
る半導体装置の構造を示す断面図であり、図７は実施例
４の等価回路図を示す。図６及び図７において、実施例
１に係る図１及び図２に示す部分と同一部分には同一参
照符号を付し、その説明は省略する。
る半導体装置の構造を示す断面図であり、図７は実施例
４の等価回路図を示す。図６及び図７において、実施例
１に係る図１及び図２に示す部分と同一部分には同一参
照符号を付し、その説明は省略する。
【００２８】この半導体装置の実施例１のものと異なる
点は、カソード電極１５ａ，１５ｂの構造にある。即
ち、カソード領域１６とソース領域１８との間は非形成
領域としてｐ型のベース領域５が残されているが、これ
にはカソード電極が導電接触していない。カソード電極
は、電極部１５ａを以てドレイン領域１７及びカソード
領域１６に導電接触し、また電極部１５ｂを以てソース
領域１５ｂに導電接触している。従って、ｐ型のベース
領域５内には実施例１のようなカソード電極１５に接続
する拡散抵抗Ｒは存在しない。このため、ターンオフ時
にｐ型のベース領域５内のキャリアが直接カソード電極
に対して流れることはないので、ベース領域５とカソー
ド領域１６との接合による電位障壁の回復速度は実施例
１に比して若干遅くなるものの、ターンオン時にはトラ
ジスタＱnpn がオンし易いので、オン電圧を低くでき
る。勿論、本例においてもターンオフ時の初期に第３の
ＭＯＳＦＥＴ２３を介して電子電流を流しておき、第２
のＭＯＳＦＥＴ２２で正孔を引く抜くことにより、ｐ型
のベース領域５とｎ型のカソード領域１６の接合を介す
る電子電流を希薄化して抑制し、その電位障壁を急速に
回復させてから、第２及び第３のＭＯＳＦＥＴ２２，２
３をオフ状態とするものであるので、従来のＭＣＴに比
してターンオフ時間の短縮化が図れている。
点は、カソード電極１５ａ，１５ｂの構造にある。即
ち、カソード領域１６とソース領域１８との間は非形成
領域としてｐ型のベース領域５が残されているが、これ
にはカソード電極が導電接触していない。カソード電極
は、電極部１５ａを以てドレイン領域１７及びカソード
領域１６に導電接触し、また電極部１５ｂを以てソース
領域１５ｂに導電接触している。従って、ｐ型のベース
領域５内には実施例１のようなカソード電極１５に接続
する拡散抵抗Ｒは存在しない。このため、ターンオフ時
にｐ型のベース領域５内のキャリアが直接カソード電極
に対して流れることはないので、ベース領域５とカソー
ド領域１６との接合による電位障壁の回復速度は実施例
１に比して若干遅くなるものの、ターンオン時にはトラ
ジスタＱnpn がオンし易いので、オン電圧を低くでき
る。勿論、本例においてもターンオフ時の初期に第３の
ＭＯＳＦＥＴ２３を介して電子電流を流しておき、第２
のＭＯＳＦＥＴ２２で正孔を引く抜くことにより、ｐ型
のベース領域５とｎ型のカソード領域１６の接合を介す
る電子電流を希薄化して抑制し、その電位障壁を急速に
回復させてから、第２及び第３のＭＯＳＦＥＴ２２，２
３をオフ状態とするものであるので、従来のＭＣＴに比
してターンオフ時間の短縮化が図れている。
【００２９】〔実施例５〕ところで、実施例４の構造に
おいても、図７の等価回路に示すように、ベース領域５
とソース領域１８のｐｎ接合はｎ- 型のベース層４，ｐ
型のベース領域５及びｎ+ 型のソース領域１８で構成さ
れる寄生ｎｐｎ型トランジスタＱ′npn のベース・エミ
ッタ接合であり、寄生ｎｐｎ型トランジスタＱ′npn は
トランジスタＱnpn に並列接続している。ベース領域５
はカソード電極１５ａ，１５ｂと直接導電接触していな
いため、実施例１〜３の構造におけるような電極に短絡
する拡散抵抗Ｒは存在せず、ターンオフ時にはベース領
域５内の正孔は専ら第２のＭＯＳＦＥＴ２２を介して引
き抜かれるが、その正孔電流が大きすぎる場合や、その
引き抜き経路の寄生ベース抵抗（拡散抵抗）Ｒ′B が大
きすぎると、その電圧降下量が大きくなり、ベース領域
５とソース領域１８のｐｎ接合が順バイアスされ、寄生
トランジスタＱ′npn がオン状態となり、ＩＧＢＴ部４
０がラッチアップするおそれがある。このラッチアップ
が起これば、第３ＭＯＳＦＥＴ２３をオフしてもサイリ
スタがターンオフしないことになる。実施例４において
も、ＩＧＢＴ部４０の寄生トランジスタＱ′npn が軽視
できず、ターンオフ時にラッチアップしてしまう新たな
問題が生じ、可制御ターンオフ電流（電流容量）を大き
くすることができなくなる。
おいても、図７の等価回路に示すように、ベース領域５
とソース領域１８のｐｎ接合はｎ- 型のベース層４，ｐ
型のベース領域５及びｎ+ 型のソース領域１８で構成さ
れる寄生ｎｐｎ型トランジスタＱ′npn のベース・エミ
ッタ接合であり、寄生ｎｐｎ型トランジスタＱ′npn は
トランジスタＱnpn に並列接続している。ベース領域５
はカソード電極１５ａ，１５ｂと直接導電接触していな
いため、実施例１〜３の構造におけるような電極に短絡
する拡散抵抗Ｒは存在せず、ターンオフ時にはベース領
域５内の正孔は専ら第２のＭＯＳＦＥＴ２２を介して引
き抜かれるが、その正孔電流が大きすぎる場合や、その
引き抜き経路の寄生ベース抵抗（拡散抵抗）Ｒ′B が大
きすぎると、その電圧降下量が大きくなり、ベース領域
５とソース領域１８のｐｎ接合が順バイアスされ、寄生
トランジスタＱ′npn がオン状態となり、ＩＧＢＴ部４
０がラッチアップするおそれがある。このラッチアップ
が起これば、第３ＭＯＳＦＥＴ２３をオフしてもサイリ
スタがターンオフしないことになる。実施例４において
も、ＩＧＢＴ部４０の寄生トランジスタＱ′npn が軽視
できず、ターンオフ時にラッチアップしてしまう新たな
問題が生じ、可制御ターンオフ電流（電流容量）を大き
くすることができなくなる。
【００３０】図８は本発明の実施例５に係る半導体装置
の構造を示す断面図である。この実施例５に係る半導体
構造は上記の新たな問題点を解決するものであり、ｐ型
のベース領域５内においてはこれとｎ+ 型のソース領域
１８の接合面近傍部位の直下も含みｐ+ 型の埋め込み領
域２７が形成されている。この高濃度の埋め込み領域２
７はソース領域１８のうち第３のＭＯＳＦＥＴ２３のチ
ャネル部の直下から第２のＭＯＳＦＥＴ２２のチャネル
部の直下にわたり形成することが望ましい。引き抜かれ
る正孔の長い経路をすべて高濃度化し、低抵抗化するた
めである。従って、サイリスタのターンオフ時において
引き抜かれる正孔電流が多くても、寄生ベース抵抗（拡
散抵抗）Ｒ′B による電圧降下量が大きくならず、ｐ型
のベース領域５とｎ+ 型のソース領域１８の接合が順バ
イアスされずに済み、寄生トランジスタＱ′npn が作動
しない。これによってラッチアップを防止することがで
き、可制御ターンオフ電流を大きくすることが可能とな
る。
の構造を示す断面図である。この実施例５に係る半導体
構造は上記の新たな問題点を解決するものであり、ｐ型
のベース領域５内においてはこれとｎ+ 型のソース領域
１８の接合面近傍部位の直下も含みｐ+ 型の埋め込み領
域２７が形成されている。この高濃度の埋め込み領域２
７はソース領域１８のうち第３のＭＯＳＦＥＴ２３のチ
ャネル部の直下から第２のＭＯＳＦＥＴ２２のチャネル
部の直下にわたり形成することが望ましい。引き抜かれ
る正孔の長い経路をすべて高濃度化し、低抵抗化するた
めである。従って、サイリスタのターンオフ時において
引き抜かれる正孔電流が多くても、寄生ベース抵抗（拡
散抵抗）Ｒ′B による電圧降下量が大きくならず、ｐ型
のベース領域５とｎ+ 型のソース領域１８の接合が順バ
イアスされずに済み、寄生トランジスタＱ′npn が作動
しない。これによってラッチアップを防止することがで
き、可制御ターンオフ電流を大きくすることが可能とな
る。
【００３１】〔実施例６〕図９は本発明の実施例６に係
る半導体装置の構造を示す断面図である。この実施例６
に係る半導体構造も上記の新たな問題を解決するもので
ある。実施例５の構造と異なり、ｐ型のベース領域５内
においてはこれとｎ+ 型のソース領域１８の接合面近傍
部位を含んだ領域にｐ+ 型のウェル２８が形成されてい
る。この高濃度のウェル２８は深く形成されている。こ
こで、例えばｐ型のベース領域５の濃度は１×１０16〜
５×１０17cm-3，深さは２〜２０μｍで、ｐ+ 型のウェ
ル２５は１×１０17〜５×１０19cm-3, 深さは２〜２０
μｍに設定される。勿論、ウェル２８の深さはベース領
域５の深さと同程度であっても良いし、またそれ以上の
深さでも良い。また浅い別のｐ+ 型のウェルと併存した
構造でも良い。この高濃度のウェル２８における表面側
の拡がり部分は、第３のＭＯＳＦＥＴ２３のチャネル部
にかからないよう接合面をカバーするように形成する。
これは接合面の周囲に分布する拡散抵抗Ｒ′B を低減す
るためである。サイリスタのターンオフ時において引き
抜かれる正孔電流が多くても、寄生ベース抵抗（拡散抵
抗）Ｒ′B が低抵抗化されているため、その電圧降下量
が大きくならず、ｐ型のベース領域５とｎ+ 型のソース
領域１８の接合が順バイアスされずに済み、寄生トラン
ジスタＱ′npn が作動しない。これによってラッチアッ
プを防止することができ、可制御ターンオフ電流を大き
くすることが可能となる。なお、本例の高濃度のウェル
と実施例５における高濃度の埋め込み領域とが併存した
構造であっても良い。
る半導体装置の構造を示す断面図である。この実施例６
に係る半導体構造も上記の新たな問題を解決するもので
ある。実施例５の構造と異なり、ｐ型のベース領域５内
においてはこれとｎ+ 型のソース領域１８の接合面近傍
部位を含んだ領域にｐ+ 型のウェル２８が形成されてい
る。この高濃度のウェル２８は深く形成されている。こ
こで、例えばｐ型のベース領域５の濃度は１×１０16〜
５×１０17cm-3，深さは２〜２０μｍで、ｐ+ 型のウェ
ル２５は１×１０17〜５×１０19cm-3, 深さは２〜２０
μｍに設定される。勿論、ウェル２８の深さはベース領
域５の深さと同程度であっても良いし、またそれ以上の
深さでも良い。また浅い別のｐ+ 型のウェルと併存した
構造でも良い。この高濃度のウェル２８における表面側
の拡がり部分は、第３のＭＯＳＦＥＴ２３のチャネル部
にかからないよう接合面をカバーするように形成する。
これは接合面の周囲に分布する拡散抵抗Ｒ′B を低減す
るためである。サイリスタのターンオフ時において引き
抜かれる正孔電流が多くても、寄生ベース抵抗（拡散抵
抗）Ｒ′B が低抵抗化されているため、その電圧降下量
が大きくならず、ｐ型のベース領域５とｎ+ 型のソース
領域１８の接合が順バイアスされずに済み、寄生トラン
ジスタＱ′npn が作動しない。これによってラッチアッ
プを防止することができ、可制御ターンオフ電流を大き
くすることが可能となる。なお、本例の高濃度のウェル
と実施例５における高濃度の埋め込み領域とが併存した
構造であっても良い。
【００３２】
【発明の効果】以上説明したように、本発明は、従来の
第１及び第２のＭＩＳＦＥＴを備えたＭＣＴ構造におい
て、いわばカソード領域を第４半導体領域と第６半導体
領域とに独立に分離し、第６半導体領域を用いて独立制
御可能の第３のＭＩＳＦＥＴを設けてＩＧＢＴ部を形成
した点に特徴を有するものである。従って、次の効果を
奏する。
第１及び第２のＭＩＳＦＥＴを備えたＭＣＴ構造におい
て、いわばカソード領域を第４半導体領域と第６半導体
領域とに独立に分離し、第６半導体領域を用いて独立制
御可能の第３のＭＩＳＦＥＴを設けてＩＧＢＴ部を形成
した点に特徴を有するものである。従って、次の効果を
奏する。
【００３３】 ターンオフの動作においては、先ず第
３のＭＩＳＦＥＴをオン状態に維持したまま、第１のＭ
ＩＳＦＥＴをオフさせると共に、第２のＭＩＳＦＥＴを
オンさせると、第２のＭＩＳＦＥＴを介して第１導電型
の第３半導体領域から多数キャリア（第２導電型の第２
半導体領域の少数キャリア）が引き抜かれる。この多数
引き抜き動作時においては第３のＭＩＳＦＥＴを介して
第２導電型の第２半導体領域の多数キャリアが流れたま
まであるので、キャリアごとの電流経路が分離される。
このため、第１導電型の第３半導体領域と第２導電型の
第４半導体領域とのｐｎ接合を介して流れようとする電
流が消滅し、その電位障壁が急速に回復する。この直後
の第２及び第３のＭＩＳＦＥＴをオフ状態にすると、既
に第１導電型の第３半導体領域と第２導電型の第４半導
体領域とのｐｎ接合に電位障壁が回復しているので、そ
れを介した電流は生じない。このため、ターンオフ時間
を短縮することができ、電力損失を低減できる。
３のＭＩＳＦＥＴをオン状態に維持したまま、第１のＭ
ＩＳＦＥＴをオフさせると共に、第２のＭＩＳＦＥＴを
オンさせると、第２のＭＩＳＦＥＴを介して第１導電型
の第３半導体領域から多数キャリア（第２導電型の第２
半導体領域の少数キャリア）が引き抜かれる。この多数
引き抜き動作時においては第３のＭＩＳＦＥＴを介して
第２導電型の第２半導体領域の多数キャリアが流れたま
まであるので、キャリアごとの電流経路が分離される。
このため、第１導電型の第３半導体領域と第２導電型の
第４半導体領域とのｐｎ接合を介して流れようとする電
流が消滅し、その電位障壁が急速に回復する。この直後
の第２及び第３のＭＩＳＦＥＴをオフ状態にすると、既
に第１導電型の第３半導体領域と第２導電型の第４半導
体領域とのｐｎ接合に電位障壁が回復しているので、そ
れを介した電流は生じない。このため、ターンオフ時間
を短縮することができ、電力損失を低減できる。
【００３４】 第１導電型の第３半導体領域，第２導
電型の第４半導体領域，第１導電型の第５半導体領域及
び第２導電型の第６半導体領域の主面にすべて導電接触
する電極部を設けた場合には、第１導電型の第３半導体
領域内に電極部に接続する寄生抵抗（拡散抵抗）が存在
することになるが、ターンオフ時にはこの拡散抵抗を介
しても電流が流れるので、上記ｐｎ接合に流れようとす
る電流を抑制することができる。従って、その電位障壁
の回復も更に急速であるので、ターンオフ時間のなお一
層の短縮化を達成できる。
電型の第４半導体領域，第１導電型の第５半導体領域及
び第２導電型の第６半導体領域の主面にすべて導電接触
する電極部を設けた場合には、第１導電型の第３半導体
領域内に電極部に接続する寄生抵抗（拡散抵抗）が存在
することになるが、ターンオフ時にはこの拡散抵抗を介
しても電流が流れるので、上記ｐｎ接合に流れようとす
る電流を抑制することができる。従って、その電位障壁
の回復も更に急速であるので、ターンオフ時間のなお一
層の短縮化を達成できる。
【００３５】 第４，第５及び第６半導体領域の主面
にのみ導電接触する電極部を設けた場合には、第２，第
３及び第４半導体領域で構成されるバイポーラトランジ
スタがオンし易いので、オン電圧を低くできる。
にのみ導電接触する電極部を設けた場合には、第２，第
３及び第４半導体領域で構成されるバイポーラトランジ
スタがオンし易いので、オン電圧を低くできる。
【００３６】 第３，第４，第５及び第６半導体領域
の主面に導電接触する電極部を設けた場合において、第
３半導体領域内で、少なくとも当該領域と第６半導体領
域との接合面近傍に第１導電型の高濃度半導体領域が形
成されているときには、電極に短絡する第６半導体領域
の接合面近傍の寄生抵抗が低抵抗化されているため、タ
ーンオフ時におけてその接合が順バイアスされず、寄生
トランジスタがオンし難くなる。従って、ラッチアップ
を抑制できるので、可制御ターンオフ電流の大容量化を
図ることができる。
の主面に導電接触する電極部を設けた場合において、第
３半導体領域内で、少なくとも当該領域と第６半導体領
域との接合面近傍に第１導電型の高濃度半導体領域が形
成されているときには、電極に短絡する第６半導体領域
の接合面近傍の寄生抵抗が低抵抗化されているため、タ
ーンオフ時におけてその接合が順バイアスされず、寄生
トランジスタがオンし難くなる。従って、ラッチアップ
を抑制できるので、可制御ターンオフ電流の大容量化を
図ることができる。
【００３７】 他方、第４，第５及び第６半導体領域
の主面にのみ導電接触する電極部を設けた場合におい
て、第３半導体領域内に第１導電型の高濃度埋め込み領
域が形成されているときには、第２ＭＩＳＦＥＴによる
キャリア引く抜き時の第３半導体領域の電流経路の経路
抵抗（拡散抵抗）が低抵抗であるため、第６半導体領域
の接合が順バイアスされず、寄生トランジスタがオンし
難くなる。従って、ラッチアップを抑制できるので、可
制御ターンオフ電流の大容量化を図ることができる。ま
た第３半導体領域内で、少なくとも当該領域と第６半導
体領域との接合面近傍に第１導電型の高濃度半導体領域
が形成されているときにも、同様の効果が発揮される。
の主面にのみ導電接触する電極部を設けた場合におい
て、第３半導体領域内に第１導電型の高濃度埋め込み領
域が形成されているときには、第２ＭＩＳＦＥＴによる
キャリア引く抜き時の第３半導体領域の電流経路の経路
抵抗（拡散抵抗）が低抵抗であるため、第６半導体領域
の接合が順バイアスされず、寄生トランジスタがオンし
難くなる。従って、ラッチアップを抑制できるので、可
制御ターンオフ電流の大容量化を図ることができる。ま
た第３半導体領域内で、少なくとも当該領域と第６半導
体領域との接合面近傍に第１導電型の高濃度半導体領域
が形成されているときにも、同様の効果が発揮される。
【図１】本発明の実施例１に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図２】同半導体装置の等価回路を示す回路図である。
【図３】（ａ）は同半導体装置のサイリスタ状態におけ
る電流の流れを示す断面図、（ｂ）は同半導体装置のト
ランジスタ状態における電流の流れを示す断面図であ
る。
る電流の流れを示す断面図、（ｂ）は同半導体装置のト
ランジスタ状態における電流の流れを示す断面図であ
る。
【図４】本発明の実施例２に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図５】本発明の実施例３に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図６】本発明の実施例４に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図７】同半導体装置の等価回路を示す回路図である。
【図８】本発明の実施例５に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図９】本発明の実施例６に係る半導体装置の構造を示
す断面図である。
す断面図である。
【図１０】従来のＭＣＴの構造の一例を示す断面図であ
る。
る。
【図１１】図１０に示すＭＣＴの等価回路を示す回路図
である。
である。
【図１２】（ａ）は図１０に示すＭＣＴのサイリスタ状
態における電流の流れを示す断面図、（ｂ）は同半導体
装置のトランジスタ状態における電流の流れを示す断面
図である。
態における電流の流れを示す断面図、（ｂ）は同半導体
装置のトランジスタ状態における電流の流れを示す断面
図である。
１・・・アノード電極 ２・・・ｐ+ 型のアノード層 ３・・・ｎ+ 型のバッファ層 ４・・・ｎ- 型のベース層 ５・・・ｐ型のベース領域 ８・・・ゲート絶縁膜 １５・・・カソード電極 １５ａ，１５ｂ・・・電極部 １６・・・ｎ型のカソード領域 １７・・・ｐ+ 型のドレイン領域 １８・・・ｎ+ 型のソース領域 １９・・・第１のゲート電極 ２０・・・第２のゲート電極 ２１・・・第１のＭＯＳＦＥＴ ２２・・・第２のＭＯＳＦＥＴ ２３・・・第３のＭＯＳＦＥＴ ２５・・・ｐ+ 型の深いウェル ２６・・・ｐ+ 型の浅いウェル ２７・・・ｐ+ 型の埋め込み領域 ２８・・・ｐ+ 型の深いウェル Ｑpnp ・・・ｐｎｐ型バイポーラトランジスタ Ｑnpn ・・・ｎｐｎ型バイポーラトランジスタ Ｑ′npn ・・寄生ｎｐｎ型バイポーラトランジスタ ３０・・・ＭＣＴ部 ４０・・・ＩＧＢＴ部 Ｒ，ＲB,Ｒ′B ・・・拡散抵抗。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−136372（ＪＰ，Ａ) 特開 昭63−209172（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特開 昭63−211675（ＪＰ，Ａ) 特開 昭60−202967（ＪＰ，Ａ) 特開 平１−128576（ＪＰ，Ａ) 特開 平２−12969（ＪＰ，Ａ) 実開 平２−146457（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74 H01L 29/78 655 H01L 29/78 656
Claims (10)
- 【請求項１】 第１導電型の第１半導体領域，第２導電
型の第２半導体領域，第１導電型の第３半導体領域及び
第２導電型の第４半導体領域とからなるサイリスタ構造
と、第２導電型の第４半導体領域の主面側に形成された
第１導電型の第５半導体領域と、第１導電型の第３半導
体領域をバックゲートとし第２導電型の第４半導体領域
から第２導電型の第２半導体領域に対しその多数キャリ
アを注入可能の第１のＭＩＳＦＥＴと、第２導電型の第
４半導体領域をバックゲートとし第１導電型の第３半導
体領域から第１導電型の第５半導体領域に対しその多数
キャリアを引き抜き可能で第１のＭＩＳＦＥＴのゲート
電極を共用する第２のＭＩＳＦＥＴとを備えた半導体装
置であって、 第１導電型の第３半導体領域の主面側においてそれを残
して前記第２導電型の第４半導体領域とは隔離した部位
に形成された第２導電型の第６半導体領域と、第１導電
型の第３半導体領域をバックゲートとし第２導電型の第
６半導体領域から第２導電型の第２半導体領域に対しそ
の多数キャリアを注入可能で前記第１のＭＩＳＦＥＴと
は独立に開閉可能の第３のＭＩＳＦＥＴとを有すること
を特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
第１導電型の第３半導体領域，第２導電型の第４半導体
領域，第１導電型の第５半導体領域及び第２導電型の第
６半導体領域の主面にすべて導電接触する電極部を有す
ることを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記第１導電型の第３半導体領域内で、少なくとも当該
領域と前記第２導電型の第６半導体領域との接合面近傍
に形成された第１導電型の高濃度半導体領域を有するこ
とを特徴とする半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、
前記第１導電型の高濃度半導体領域は、前記第２導電型
の第４半導体領域の主面側境界にまで拡がり、前記第１
導電型の第３半導体領域の深さと同程度又はそれ以上の
深さのウェル領域であることを特徴とする半導体装置。 - 【請求項５】 請求項３又は請求項４に記載の半導体装
置において、前記第１導電型の高濃度半導体領域は、前
記第２導電型の第４半導体領域の主面側境界にまで拡が
り、前記第１導電型の第３半導体領域よりも浅いウェル
領域であることを特徴とする半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、
第２導電型の第４半導体領域，第１導電型の第５半導体
領域及び第２導電型の第６半導体領域の主面にのみ導電
接触する電極部を有することを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、
前記第１導電型の第３半導体領域内に形成された第１導
電型の高濃度埋め込み領域を有することを特徴とする半
導体装置。 - 【請求項８】 請求項６又は請求項７に記載の半導体装
置において、前記第１導電型の第３半導体領域内で、少
なくとも当該領域と前記第２導電型の第６半導体領域と
の接合面近傍に形成された第１導電型の高濃度半導体領
域を有することを特徴とする半導体装置。 - 【請求項９】 請求項８に記載の半導体装置において、
前記第１導電型の高濃度半導体領域は、前記第２導電型
の第４半導体領域の主面側境界にまで拡がり、前記第１
導電型の第３半導体領域の深さと同程度又はそれ以上の
深さのウェル領域であることを特徴とする半導体装置。 - 【請求項１０】 請求項８又は請求項９に記載の半導体
装置において、前記第１導電型の高濃度半導体領域は、
前記第２導電型の第４半導体領域の主面側境界にまで拡
がり、前記第１導電型の第３半導体領域よりも浅いウェ
ル領域であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05178430A JP3116667B2 (ja) | 1993-03-23 | 1993-07-20 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-62279 | 1993-03-23 | ||
| JP6227993 | 1993-03-23 | ||
| JP05178430A JP3116667B2 (ja) | 1993-03-23 | 1993-07-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334187A JPH06334187A (ja) | 1994-12-02 |
| JP3116667B2 true JP3116667B2 (ja) | 2000-12-11 |
Family
ID=26403345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05178430A Expired - Fee Related JP3116667B2 (ja) | 1993-03-23 | 1993-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3116667B2 (ja) |
Families Citing this family (3)
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| JP3586193B2 (ja) * | 1998-04-27 | 2004-11-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE102005038441B4 (de) * | 2005-08-12 | 2010-08-05 | Infineon Technologies Ag | Feldeffekthalbleiterbauelement und Verfahren zur Herstellung desselben |
-
1993
- 1993-07-20 JP JP05178430A patent/JP3116667B2/ja not_active Expired - Fee Related
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| JPH06334187A (ja) | 1994-12-02 |
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