JP3182862B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3182862B2 JP3182862B2 JP10659092A JP10659092A JP3182862B2 JP 3182862 B2 JP3182862 B2 JP 3182862B2 JP 10659092 A JP10659092 A JP 10659092A JP 10659092 A JP10659092 A JP 10659092A JP 3182862 B2 JP3182862 B2 JP 3182862B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- diffusion region
- electrode
- conductivity
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は伝導度変調型ＭＩＳＦＥ
Ｔ，その制御回路および半導体装置に関し、特に、その
内部の寄生トランジスタを制御する寄生トランジスタ制
御電極を備える伝導度変調型ＭＩＳＦＥＴ，その制御回
路および半導体装置に関するものである。
Ｔ，その制御回路および半導体装置に関し、特に、その
内部の寄生トランジスタを制御する寄生トランジスタ制
御電極を備える伝導度変調型ＭＩＳＦＥＴ，その制御回
路および半導体装置に関するものである。
【０００２】
【従来の技術】伝導度変調型ＭＩＳＦＥＴ（絶縁ゲート
型バイポーラトランジスタ，ＩＧＢＴ）は、パワーＭＯ
ＳＦＥＴと同様な構造でありながら、内部にバイポーラ
トランジスタを有しており、電圧制御型素子であって、
オン電圧が低い等の特徴を有する。その代表的な構造
を、図９に示す。この図において、４１は伝導度変調型
ＭＯＳＦＥＴであり、ドレイン電極５１が接続されるド
レイン領域であるｐ+ 型半導体基板４２と、その表面側
に形成されたｎ型バッファ層４３と、その表面側にエピ
タキシャル形成されたｎ- 型伝導度変調層４４とを備え
ている。この伝導度変調層４４の表面側には、シリコン
酸化膜４５の上に形成されたポリシリコンゲート４６を
マスクとしてｐ型チャネル拡散領域４７が拡散形成され
ており、さらに、その表面側にはｎ+ 型ソース拡散領域
４８が形成されている。なお、ポリシリコンゲート４６
には、ゲート端子５２を介してゲート電位が印加され
る。
型バイポーラトランジスタ，ＩＧＢＴ）は、パワーＭＯ
ＳＦＥＴと同様な構造でありながら、内部にバイポーラ
トランジスタを有しており、電圧制御型素子であって、
オン電圧が低い等の特徴を有する。その代表的な構造
を、図９に示す。この図において、４１は伝導度変調型
ＭＯＳＦＥＴであり、ドレイン電極５１が接続されるド
レイン領域であるｐ+ 型半導体基板４２と、その表面側
に形成されたｎ型バッファ層４３と、その表面側にエピ
タキシャル形成されたｎ- 型伝導度変調層４４とを備え
ている。この伝導度変調層４４の表面側には、シリコン
酸化膜４５の上に形成されたポリシリコンゲート４６を
マスクとしてｐ型チャネル拡散領域４７が拡散形成され
ており、さらに、その表面側にはｎ+ 型ソース拡散領域
４８が形成されている。なお、ポリシリコンゲート４６
には、ゲート端子５２を介してゲート電位が印加され
る。
【０００３】このような伝導度変調型ＭＯＳＦＥＴ（以
下ＩＧＢＴ）４１においては、ｎ+型ソース拡散領域４
８、ｐ型チャネル拡散領域４７、ｎ- 型伝導度変調層４
４（ｎ型のバッファ層４３）とにより、ｎｐｎ構造の寄
生トランジスタが構成されている。このため、ＩＧＢＴ
４１に大電流が通電されると、ｎ+ 型ソース拡散領域４
８直下のｐ型チャネル拡散領域４７における電圧降下に
起因して、寄生トランジスタがオン状態となり、ｎ+ 型
ソース拡散領域４８，ｐ型チャネル拡散領域４７，ｎ-
型伝導度変調層４４（ｎ型のバッファ層４３）およびｐ
+ 型半導体基板４２によって構成される寄生サイリスタ
がオン状態（ラッチアップ現象）となる。従って、ＩＧ
ＢＴ４１のターンオフコントロールが不可能になる。そ
こで、ｐ型チャネル拡散領域４７の内部にｐ+ 型拡散領
域４９を形成し、ソース電極５０をソース拡散領域４８
のみならず、このｐ+ 型拡散領域４９にも抵抗性接続す
るように設置し、チャネル拡散領域４７における電圧降
下を抑制し、ラッチアップ現象の発生を防止している。
下ＩＧＢＴ）４１においては、ｎ+型ソース拡散領域４
８、ｐ型チャネル拡散領域４７、ｎ- 型伝導度変調層４
４（ｎ型のバッファ層４３）とにより、ｎｐｎ構造の寄
生トランジスタが構成されている。このため、ＩＧＢＴ
４１に大電流が通電されると、ｎ+ 型ソース拡散領域４
８直下のｐ型チャネル拡散領域４７における電圧降下に
起因して、寄生トランジスタがオン状態となり、ｎ+ 型
ソース拡散領域４８，ｐ型チャネル拡散領域４７，ｎ-
型伝導度変調層４４（ｎ型のバッファ層４３）およびｐ
+ 型半導体基板４２によって構成される寄生サイリスタ
がオン状態（ラッチアップ現象）となる。従って、ＩＧ
ＢＴ４１のターンオフコントロールが不可能になる。そ
こで、ｐ型チャネル拡散領域４７の内部にｐ+ 型拡散領
域４９を形成し、ソース電極５０をソース拡散領域４８
のみならず、このｐ+ 型拡散領域４９にも抵抗性接続す
るように設置し、チャネル拡散領域４７における電圧降
下を抑制し、ラッチアップ現象の発生を防止している。
【０００４】
【発明が解決しようとする課題】このような構成の伝導
度変調型ＭＯＳＦＥＴ４１において、ソース電極５０を
アース状態、ドレイン電極５１を正電位とした状態で、
ゲート電極５２に正電位を印加すると、ポリシリコンゲ
ート４６にシリコン酸化膜４５を介して対峙するｐ型チ
ャネル拡散領域４７の表面側５３に反転層が形成され
る。従って、この反転層を介して、電子がｎ- 型伝導度
変調層４４に注入され、これと共に、ｐ+ 型半導体基板
４２から正孔が注入される。これにより、ｎ- 型伝導度
変調層４４は伝導度変調状態となり、オン抵抗が低下す
る。たとえば、図１０に実線６１で示す電流を伝導度変
調型ＭＯＳＦＥＴ４１に流すと、実線６２でオン電圧変
化を示すように、ｎ- 型伝導度変調層４４が充分に伝導
度変調状態になっていない期間ｔ11において、伝導度変
調型ＭＯＳＦＥＴ４１に大きな過渡オン電圧ＶP が発生
する。その後、期間ｔ12において、ｎ- 型伝導度変調層
４４が伝導度変調状態になると、オン電圧が低下する。
このように、低いオン電圧を示すことがＩＧＢＴ（伝導
度変調型ＭＯＳＦＥＴ）４１の特徴である。
度変調型ＭＯＳＦＥＴ４１において、ソース電極５０を
アース状態、ドレイン電極５１を正電位とした状態で、
ゲート電極５２に正電位を印加すると、ポリシリコンゲ
ート４６にシリコン酸化膜４５を介して対峙するｐ型チ
ャネル拡散領域４７の表面側５３に反転層が形成され
る。従って、この反転層を介して、電子がｎ- 型伝導度
変調層４４に注入され、これと共に、ｐ+ 型半導体基板
４２から正孔が注入される。これにより、ｎ- 型伝導度
変調層４４は伝導度変調状態となり、オン抵抗が低下す
る。たとえば、図１０に実線６１で示す電流を伝導度変
調型ＭＯＳＦＥＴ４１に流すと、実線６２でオン電圧変
化を示すように、ｎ- 型伝導度変調層４４が充分に伝導
度変調状態になっていない期間ｔ11において、伝導度変
調型ＭＯＳＦＥＴ４１に大きな過渡オン電圧ＶP が発生
する。その後、期間ｔ12において、ｎ- 型伝導度変調層
４４が伝導度変調状態になると、オン電圧が低下する。
このように、低いオン電圧を示すことがＩＧＢＴ（伝導
度変調型ＭＯＳＦＥＴ）４１の特徴である。
【０００５】従来の回路構成においては、その動作周波
数が数ｋＨｚ〜数１０ｋＨｚであるため、この過渡オン
電圧ＶP は問題とならず、伝導度変調型ＭＯＳＦＥＴ４
１に対しては、アノードショート構造を採用する等、主
としてターンオフ特性の改善が施されてきた。しかしな
がら、動作周波数がさらに高い場合には、ｎ- 型伝導度
変調層４４が伝導度変調状態となる前に、ターンオフ動
作になってしまうので、伝導度変調型ＭＯＳＦＥＴ４１
の長所たるべき低オン電圧という特徴が発揮されず、逆
に、過渡オン電圧ＶP に起因するノイズの発生や損失の
増大等が問題となる。
数が数ｋＨｚ〜数１０ｋＨｚであるため、この過渡オン
電圧ＶP は問題とならず、伝導度変調型ＭＯＳＦＥＴ４
１に対しては、アノードショート構造を採用する等、主
としてターンオフ特性の改善が施されてきた。しかしな
がら、動作周波数がさらに高い場合には、ｎ- 型伝導度
変調層４４が伝導度変調状態となる前に、ターンオフ動
作になってしまうので、伝導度変調型ＭＯＳＦＥＴ４１
の長所たるべき低オン電圧という特徴が発揮されず、逆
に、過渡オン電圧ＶP に起因するノイズの発生や損失の
増大等が問題となる。
【０００６】そこで、本発明においては、上記の問題点
に鑑み、動作周波数が高い場合においても、その動作周
波数に追従して低オン抵抗化が可能なＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）を実現すること目的としている。
に鑑み、動作周波数が高い場合においても、その動作周
波数に追従して低オン抵抗化が可能なＩＧＢＴ（伝導度
変調型ＭＯＳＦＥＴ）を実現すること目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明においては、伝導度変調型ＭＩＳＦＥＴ内部
の寄生トランジスタを逆に利用して、速やかに伝導度変
調状態を誘起させることにより、ターンオン動作におけ
る過渡オン特性を改善し、さらに、ターンオフ時におい
ては、事前に寄生トランジスタの動作を停止させ、ター
ンオフ特性を維持可能とするようにしている。すなわ
ち、本発明は、第１導電型の伝導度変調層と、この伝導
度変調層上に形成されたゲート電極を備える第１導電型
のＭＩＳ部と、このＭＩＳ部を構成する第２導電型のチ
ャネル拡散層の表面側に形成されソース電極が接続され
る第１導電型のソース領域と、伝導度変調層と導電接続
するようにＭＩＳ部と対峙して形成され、ドレイン電極
が接続される第２導電型のドレイン領域とを有する伝導
度変調型ＭＩＳＦＥＴにおいて、まず、チャネル拡散層
に、寄生トランジスタ制御用電極を導電接続するように
している。従って、この場合には、伝導度変調型ＭＩＳ
ＦＥＴが、寄生トランジスタ制御用電極（寄生トランジ
スタのベース電極），ソース電極，ゲート電極およびド
レイン電極を有している。
に、本発明においては、伝導度変調型ＭＩＳＦＥＴ内部
の寄生トランジスタを逆に利用して、速やかに伝導度変
調状態を誘起させることにより、ターンオン動作におけ
る過渡オン特性を改善し、さらに、ターンオフ時におい
ては、事前に寄生トランジスタの動作を停止させ、ター
ンオフ特性を維持可能とするようにしている。すなわ
ち、本発明は、第１導電型の伝導度変調層と、この伝導
度変調層上に形成されたゲート電極を備える第１導電型
のＭＩＳ部と、このＭＩＳ部を構成する第２導電型のチ
ャネル拡散層の表面側に形成されソース電極が接続され
る第１導電型のソース領域と、伝導度変調層と導電接続
するようにＭＩＳ部と対峙して形成され、ドレイン電極
が接続される第２導電型のドレイン領域とを有する伝導
度変調型ＭＩＳＦＥＴにおいて、まず、チャネル拡散層
に、寄生トランジスタ制御用電極を導電接続するように
している。従って、この場合には、伝導度変調型ＭＩＳ
ＦＥＴが、寄生トランジスタ制御用電極（寄生トランジ
スタのベース電極），ソース電極，ゲート電極およびド
レイン電極を有している。
【０００８】そして、寄生トランジスタ制御電極とソー
ス電極とを、ショート状態およびオープン状態のいずれ
かの状態に制御可能なスイッチング素子又は外部ＭＩＳ
ＦＥを有することを特徴とする。
ス電極とを、ショート状態およびオープン状態のいずれ
かの状態に制御可能なスイッチング素子又は外部ＭＩＳ
ＦＥを有することを特徴とする。
【０００９】スイッチング素子としては、伝導度変調層
上に形成されたＭＩＳＦＥＴであることが望ましい。
上に形成されたＭＩＳＦＥＴであることが望ましい。
【００１０】その伝導度変調層上に形成されたＭＩＳＦ
ＥＴを構成する制御ドレイン領域と制御ゲート電極と
は、寄生トランジスタ制御電極と接続されていることが
望ましい。
ＥＴを構成する制御ドレイン領域と制御ゲート電極と
は、寄生トランジスタ制御電極と接続されていることが
望ましい。
【００１１】
【作用】本発明に係る伝導度変調型ＭＩＳＦＥＴにおい
ては、第１導電型の伝導度変調層，第２導電型のチャネ
ル拡散領域および第１導電型のソース領域によって構成
される寄生トランジスタのベース領域たるチャネル拡散
領域に寄生トランジスタ制御電極が導電接続されてい
る。従って、この寄生トランジスタ制御電極は、第２導
電型のドレイン領域，第１導電型の伝導度変調層，第２
導電型のチャネル拡散領域および第１導電型のソース領
域によって構成される寄生サイリスタのゲート電極と見
做すこともできる。
ては、第１導電型の伝導度変調層，第２導電型のチャネ
ル拡散領域および第１導電型のソース領域によって構成
される寄生トランジスタのベース領域たるチャネル拡散
領域に寄生トランジスタ制御電極が導電接続されてい
る。従って、この寄生トランジスタ制御電極は、第２導
電型のドレイン領域，第１導電型の伝導度変調層，第２
導電型のチャネル拡散領域および第１導電型のソース領
域によって構成される寄生サイリスタのゲート電極と見
做すこともできる。
【００１２】このような構成の伝導度変調型ＭＩＳＦＥ
Ｔにおいて、寄生トランジスタ制御電極とソース電極と
をオープン状態にして、ターンオン動作させると、通常
の伝導度変調型ＭＩＳＦＥＴの動作に加えて、ソース領
域直下のチャネル拡散領域を通過する正孔電流と、この
チャネル拡散領域の短絡抵抗とに起因して、電圧降下が
発生し、チャネル拡散領域はソース領域に対し正電位と
なる。このため、寄生トランジスタがオン状態、すなわ
ち寄生サイリスタがオン状態（寄生ラッチアップ現象）
となる。このような状態においては、通常の伝導度変調
型ＭＩＳＦＥＴとしてのキャリヤの注入経路であるＭＩ
Ｓ部から伝導度変調層への第１導電型キャリヤ（多数キ
ャリヤ）の注入、およびドレイン領域から伝導度変調層
への第２導電型キャリヤ（少数キャリヤ）の注入に加え
て、寄生サイリスタによる伝導度変調層への第１導電型
キャリヤおよび第２導電型キャリヤの注入が生じる。従
って、伝導度変調層は速やかに伝導度変調状態になるの
で、伝導度変調型ＭＩＳＦＥＴの過渡オン特性は、ター
ンオン動作の初期から低オン電圧である定常オン電圧に
なり、高い過渡オン電圧が発生しない。
Ｔにおいて、寄生トランジスタ制御電極とソース電極と
をオープン状態にして、ターンオン動作させると、通常
の伝導度変調型ＭＩＳＦＥＴの動作に加えて、ソース領
域直下のチャネル拡散領域を通過する正孔電流と、この
チャネル拡散領域の短絡抵抗とに起因して、電圧降下が
発生し、チャネル拡散領域はソース領域に対し正電位と
なる。このため、寄生トランジスタがオン状態、すなわ
ち寄生サイリスタがオン状態（寄生ラッチアップ現象）
となる。このような状態においては、通常の伝導度変調
型ＭＩＳＦＥＴとしてのキャリヤの注入経路であるＭＩ
Ｓ部から伝導度変調層への第１導電型キャリヤ（多数キ
ャリヤ）の注入、およびドレイン領域から伝導度変調層
への第２導電型キャリヤ（少数キャリヤ）の注入に加え
て、寄生サイリスタによる伝導度変調層への第１導電型
キャリヤおよび第２導電型キャリヤの注入が生じる。従
って、伝導度変調層は速やかに伝導度変調状態になるの
で、伝導度変調型ＭＩＳＦＥＴの過渡オン特性は、ター
ンオン動作の初期から低オン電圧である定常オン電圧に
なり、高い過渡オン電圧が発生しない。
【００１３】一方、寄生サイリスタがオン状態のままで
は、伝導度変調型ＭＩＳＦＥＴはラッチアップ状態にあ
り、ターンオフのコントロールが不可能である。そこ
で、ターンオン動作の後には、たとえば外部ＭＩＳＦＥ
Ｔまたは同一基板上に形成されたＭＩＳＦＥＴなどのス
イッチング素子を介して、ソース電極と寄生トランジス
タ制御電極とをショートさせて、寄生トランジスタをタ
ーンオフさせる。これにより、通常の伝導度変調型ＭＩ
ＳＦＥＴの動作状態に戻り、ＭＩＳ部のゲート電極から
の駆動信号に基づいて、伝導度変調型ＭＩＳＦＥＴをタ
ーンオフさせることができる。
は、伝導度変調型ＭＩＳＦＥＴはラッチアップ状態にあ
り、ターンオフのコントロールが不可能である。そこ
で、ターンオン動作の後には、たとえば外部ＭＩＳＦＥ
Ｔまたは同一基板上に形成されたＭＩＳＦＥＴなどのス
イッチング素子を介して、ソース電極と寄生トランジス
タ制御電極とをショートさせて、寄生トランジスタをタ
ーンオフさせる。これにより、通常の伝導度変調型ＭＩ
ＳＦＥＴの動作状態に戻り、ＭＩＳ部のゲート電極から
の駆動信号に基づいて、伝導度変調型ＭＩＳＦＥＴをタ
ーンオフさせることができる。
【００１４】さらに、この伝導度変調型ＭＩＳＦＥＴを
制御するスイッチング素子としてＭＩＳＦＥＴを用いる
場合は、ＭＩＳＦＥＴを構成する制御ゲート電極に寄生
トランジスタ制御電極と同電位を印加することにより、
伝導度変調型ＭＩＳＦＥＴに電流が流れて寄生トランジ
スタ制御電極の電位がＭＩＳＦＥＴの閾値電位を越える
と自動的にＭＩＳＦＥＴがオン状態となる。その結果、
寄生トランジスタ制御電極とソース電極とが接続され、
伝導度変調型ＭＩＳＦＥＴのチャネル拡散領域の電位が
ソース領域の略同じとなるため、寄生トランジスタはオ
フとなる。従って、伝導度変調型ＭＩＳＦＥＴは通常の
動作状態となり、ターンオフさせることができる。この
ように、制御ゲート電極と寄生トランジスタ制御電極と
を接続することにより、従来と同様の３端子構造の半導
体装置で、高周波に追従可能な低オン抵抗の半導体スイ
ッチング素子を実現することができる。
制御するスイッチング素子としてＭＩＳＦＥＴを用いる
場合は、ＭＩＳＦＥＴを構成する制御ゲート電極に寄生
トランジスタ制御電極と同電位を印加することにより、
伝導度変調型ＭＩＳＦＥＴに電流が流れて寄生トランジ
スタ制御電極の電位がＭＩＳＦＥＴの閾値電位を越える
と自動的にＭＩＳＦＥＴがオン状態となる。その結果、
寄生トランジスタ制御電極とソース電極とが接続され、
伝導度変調型ＭＩＳＦＥＴのチャネル拡散領域の電位が
ソース領域の略同じとなるため、寄生トランジスタはオ
フとなる。従って、伝導度変調型ＭＩＳＦＥＴは通常の
動作状態となり、ターンオフさせることができる。この
ように、制御ゲート電極と寄生トランジスタ制御電極と
を接続することにより、従来と同様の３端子構造の半導
体装置で、高周波に追従可能な低オン抵抗の半導体スイ
ッチング素子を実現することができる。
【００１５】
【実施例】つぎに、添付図面に基づいて、本発明の実施
例について説明する。
例について説明する。
【００１６】〔実施例１〕図１は本発明の実施例１に係
る伝導度変調型ＭＯＳＦＥＴ（以下、ＩＧＢＴと称
す。）を備えた半導体装置の構成を示す断面図である。
る伝導度変調型ＭＯＳＦＥＴ（以下、ＩＧＢＴと称
す。）を備えた半導体装置の構成を示す断面図である。
【００１７】図において、半導体装置１は、ドレイン領
域たるｐ+ 型半導体基板２と、その表面側に形成された
ｎ+ 型バッファ層３と、その表面側にエピタキシャル形
成されたｎ- 型伝導度変調層４とを有し、その表面側に
は、ＩＧＢＴ１ａの複数のＭＯＳ部が形成されている。
これらの各ＭＯＳ部においては、シリコン酸化膜５の上
に形成されたそれぞれのポリシリコンゲート６をマスク
とした２重拡散によってｐ型チャネル拡散領域７および
その表面側のｎ+ 型ソース拡散領域８が形成されてお
り、ポリシリコンゲート６，ｐ型チャネル拡散領域７お
よびｎ+ 型ソース拡散領域８によって、ＩＧＢＴ１ａの
第１のＭＯＳ部１１ａ，第２のＭＯＳ部１１ｂおよび第
３のＭＯＳ部１１ｃがそれぞれ構成されている。
域たるｐ+ 型半導体基板２と、その表面側に形成された
ｎ+ 型バッファ層３と、その表面側にエピタキシャル形
成されたｎ- 型伝導度変調層４とを有し、その表面側に
は、ＩＧＢＴ１ａの複数のＭＯＳ部が形成されている。
これらの各ＭＯＳ部においては、シリコン酸化膜５の上
に形成されたそれぞれのポリシリコンゲート６をマスク
とした２重拡散によってｐ型チャネル拡散領域７および
その表面側のｎ+ 型ソース拡散領域８が形成されてお
り、ポリシリコンゲート６，ｐ型チャネル拡散領域７お
よびｎ+ 型ソース拡散領域８によって、ＩＧＢＴ１ａの
第１のＭＯＳ部１１ａ，第２のＭＯＳ部１１ｂおよび第
３のＭＯＳ部１１ｃがそれぞれ構成されている。
【００１８】本例の半導体装置１においては、これらの
ＭＯＳ部のうち、第１のＭＯＳ１１ａには、ｐ型チャネ
ル拡散領域７の表面側におけるｎ+ 型ソース拡散領域８
とは離隔した領域にｐ+ 型コンタクト領域９が形成され
ており、このｐ+ 型コンタクト領域９のみに寄生トラン
ジスタ制御電極１３が抵抗性接続している一方、ｎ+型
ソース拡散領域８のみにソース電極１２ａが導電接続し
ており、ソース電極１２ａはｐ+ 型コンタクト領域９に
導電接続していない。これに対して、その他の第２およ
び第３のＭＯＳ部１１ｂ，１１ｃにおいては、そのソー
ス電極１２ｂ，１２ｃは、従来のＩＧＢＴと同様に、ｎ
+ 型ソース拡散領域８に導電接続していると共に、ｐ型
チャネル拡散領域７自身にも導電接続している。ここ
で、ＩＧＢＴ１ａの各ＭＯＳ部に対しては、それらのソ
ース電極１２ａ，１２ｂ，１２ｃのいずれにも、外付け
配線層としての第１の配線層５５ａを介してソース端子
Ｓが導電接続している。なお、各ポリシリコンゲート６
には、ゲート電極１４を介して第１のゲート端子Ｇ1 が
導電接続し、さらに、ドレイン電極１０にはドレイン端
子Ｄが導電接続している。
ＭＯＳ部のうち、第１のＭＯＳ１１ａには、ｐ型チャネ
ル拡散領域７の表面側におけるｎ+ 型ソース拡散領域８
とは離隔した領域にｐ+ 型コンタクト領域９が形成され
ており、このｐ+ 型コンタクト領域９のみに寄生トラン
ジスタ制御電極１３が抵抗性接続している一方、ｎ+型
ソース拡散領域８のみにソース電極１２ａが導電接続し
ており、ソース電極１２ａはｐ+ 型コンタクト領域９に
導電接続していない。これに対して、その他の第２およ
び第３のＭＯＳ部１１ｂ，１１ｃにおいては、そのソー
ス電極１２ｂ，１２ｃは、従来のＩＧＢＴと同様に、ｎ
+ 型ソース拡散領域８に導電接続していると共に、ｐ型
チャネル拡散領域７自身にも導電接続している。ここ
で、ＩＧＢＴ１ａの各ＭＯＳ部に対しては、それらのソ
ース電極１２ａ，１２ｂ，１２ｃのいずれにも、外付け
配線層としての第１の配線層５５ａを介してソース端子
Ｓが導電接続している。なお、各ポリシリコンゲート６
には、ゲート電極１４を介して第１のゲート端子Ｇ1 が
導電接続し、さらに、ドレイン電極１０にはドレイン端
子Ｄが導電接続している。
【００１９】また、ｎ- 型伝導度変調層４の表面側にお
いて、ＩＧＢＴ１ａの形成領域と離隔した領域には、シ
リコン酸化膜５の上に形成されたポリシリコンゲート５
１をマスクとした２重拡散により、ｐ型チャネル拡散領
域５２，その表面側のｎ+ 型ソース拡散領域５３および
ｎ+ 型ドレイン拡散領域５４が形成されており、ポリシ
リコンゲート５１，ｐ型チャネル拡散領域５２，ｎ+ 型
ソース拡散領域５３およびｎ+ 型ドレイン拡散領域５４
によって、横型の内蔵ＭＯＳＦＥＴ１ｂが形成されてい
る。ここで、ｎ+ 型ソース拡散領域５３およびｐ型チャ
ネル拡散領域５２にはソース電極５６，ｎ+ 型ドレイン
拡散領域５４およびｐ型チャネル拡散領域５２にはドレ
イン電極５７が導電接続しており、そのうち、ソース電
極５６は外付け配線層としての第２の配線層５５ｂを介
して、ＩＧＢＴ１ａの第１のＭＯＳ部１１ａの寄生トラ
ンジスタ制御電極１３に導電接続している一方、ドレイ
ン電極５７は第３の配線層５５ｃを介して、ＩＧＢＴ１
ａの各ソース電極１２ａ，１２ｂ，１２ｃに導電接続し
ている。また、内蔵ＭＯＳＦＥＴ１ｂのゲート電極５１
は第２のゲート端子Ｇ2 に導電接続している。従って、
本例の半導体装置１は、ＩＧＢＴ１ａの側のドレイン端
子Ｄ、ＩＧＢＴ１ａの各ソース電極１２ａ，１２ｂ，１
２ｃおよび内蔵ＭＯＳＦＥＴ１ｂのドレイン電極５７が
導電接続するソース端子Ｓと、ＩＧＢＴ１ａのゲート電
極１４に導電接続する第１のゲート端子Ｇ1 と、内蔵Ｍ
ＯＳＦＥＴ１ｂのゲート電極５９に導電接続する第２の
ゲート端子Ｇ2 とからなる４端子構造を有している。
いて、ＩＧＢＴ１ａの形成領域と離隔した領域には、シ
リコン酸化膜５の上に形成されたポリシリコンゲート５
１をマスクとした２重拡散により、ｐ型チャネル拡散領
域５２，その表面側のｎ+ 型ソース拡散領域５３および
ｎ+ 型ドレイン拡散領域５４が形成されており、ポリシ
リコンゲート５１，ｐ型チャネル拡散領域５２，ｎ+ 型
ソース拡散領域５３およびｎ+ 型ドレイン拡散領域５４
によって、横型の内蔵ＭＯＳＦＥＴ１ｂが形成されてい
る。ここで、ｎ+ 型ソース拡散領域５３およびｐ型チャ
ネル拡散領域５２にはソース電極５６，ｎ+ 型ドレイン
拡散領域５４およびｐ型チャネル拡散領域５２にはドレ
イン電極５７が導電接続しており、そのうち、ソース電
極５６は外付け配線層としての第２の配線層５５ｂを介
して、ＩＧＢＴ１ａの第１のＭＯＳ部１１ａの寄生トラ
ンジスタ制御電極１３に導電接続している一方、ドレイ
ン電極５７は第３の配線層５５ｃを介して、ＩＧＢＴ１
ａの各ソース電極１２ａ，１２ｂ，１２ｃに導電接続し
ている。また、内蔵ＭＯＳＦＥＴ１ｂのゲート電極５１
は第２のゲート端子Ｇ2 に導電接続している。従って、
本例の半導体装置１は、ＩＧＢＴ１ａの側のドレイン端
子Ｄ、ＩＧＢＴ１ａの各ソース電極１２ａ，１２ｂ，１
２ｃおよび内蔵ＭＯＳＦＥＴ１ｂのドレイン電極５７が
導電接続するソース端子Ｓと、ＩＧＢＴ１ａのゲート電
極１４に導電接続する第１のゲート端子Ｇ1 と、内蔵Ｍ
ＯＳＦＥＴ１ｂのゲート電極５９に導電接続する第２の
ゲート端子Ｇ2 とからなる４端子構造を有している。
【００２０】ここで、ＩＧＢＴ１ａの側、たとえば第１
のＭＯＳ部１１ａでは、ｐ型チャネル拡散領域７，ｎ-
型伝導度変調層４およびｐ+ 型半導体基板２によって、
ｎ-型伝導度変調層４（ｎ+ 型バッファ層３）をｎベー
スとするｐｎｐ構造のトランジスタが構成されている一
方、ｎ+ 型ソース拡散領域８，ｐ型チャネル拡散領域７
およびｎ- 型伝導度変調層４によって、ｎｐｎ構造の寄
生トレンジスタが形成されており、このｎｐｎ構造の寄
生トランジスタのｐベースたるｐ型チャネル拡散領域７
に、寄生トランジスタ制御電極１３は導電接続されてい
る。従って、寄生トランジスタ制御電極１３は、ｎ+ 型
ソース拡散領域８，ｐ型チャネル拡散領域７，ｎ- 型伝
導度変調層４（ｎ+ 型バッファ層３）およびｐ+ 型半導
体基板２とによって構成されるｎｐｎｐ構造の寄生サイ
リスタのゲート電極とも見做しうる。
のＭＯＳ部１１ａでは、ｐ型チャネル拡散領域７，ｎ-
型伝導度変調層４およびｐ+ 型半導体基板２によって、
ｎ-型伝導度変調層４（ｎ+ 型バッファ層３）をｎベー
スとするｐｎｐ構造のトランジスタが構成されている一
方、ｎ+ 型ソース拡散領域８，ｐ型チャネル拡散領域７
およびｎ- 型伝導度変調層４によって、ｎｐｎ構造の寄
生トレンジスタが形成されており、このｎｐｎ構造の寄
生トランジスタのｐベースたるｐ型チャネル拡散領域７
に、寄生トランジスタ制御電極１３は導電接続されてい
る。従って、寄生トランジスタ制御電極１３は、ｎ+ 型
ソース拡散領域８，ｐ型チャネル拡散領域７，ｎ- 型伝
導度変調層４（ｎ+ 型バッファ層３）およびｐ+ 型半導
体基板２とによって構成されるｎｐｎｐ構造の寄生サイ
リスタのゲート電極とも見做しうる。
【００２１】次に、この構成の半導体装置１の主要部の
等価回路、すなわちＩＧＢＴ１ａの第１のＭＯＳ部１１
ａ側および内蔵ＭＯＳＦＥＴ１ｂの等価回路を、図２を
参照して、説明する。
等価回路、すなわちＩＧＢＴ１ａの第１のＭＯＳ部１１
ａ側および内蔵ＭＯＳＦＥＴ１ｂの等価回路を、図２を
参照して、説明する。
【００２２】この図に示すように、半導体装置１のＩＧ
ＢＴ１ａの側において、ソース端子Ｓとドレイン端子Ｄ
の間には、ｎ- 型伝導度変調層４（ｎ+ 型バッファ層
３）をｎベースとするｐｎｐ構造のトランジスタ２１
と、第１のＭＯＳ部１１ａのポリシリコンゲート６など
にゲート電極１４を介して導電接続するゲート端子Ｇ1
と、ｐ型チャネル拡散領域７をｐベースとするｎｐｎ構
造の寄生トランジスタ２２とを有する。ここで、Ｒは、
ｎ+ 型ソース拡散領域８の直下におけるｐ型チャネル拡
散領域７の短絡抵抗であり、この短絡抵抗Ｒに並列接続
された状態、すなわちＩＧＢＴ１ａのソース電極１２ａ
と寄生トランジスタ制御電極１３との間に、スイッチン
グ素子としての内蔵ＭＯＳＦＥＴ１ｂが接続されてい
る。なお、ここに使用する内蔵ＭＯＳＦＥＴ１ｂは、Ｉ
ＧＢＴ１ａとソース電位で接続されているため、大きな
耐圧を必要とせず、極めて小容量のもので充分である。
ＢＴ１ａの側において、ソース端子Ｓとドレイン端子Ｄ
の間には、ｎ- 型伝導度変調層４（ｎ+ 型バッファ層
３）をｎベースとするｐｎｐ構造のトランジスタ２１
と、第１のＭＯＳ部１１ａのポリシリコンゲート６など
にゲート電極１４を介して導電接続するゲート端子Ｇ1
と、ｐ型チャネル拡散領域７をｐベースとするｎｐｎ構
造の寄生トランジスタ２２とを有する。ここで、Ｒは、
ｎ+ 型ソース拡散領域８の直下におけるｐ型チャネル拡
散領域７の短絡抵抗であり、この短絡抵抗Ｒに並列接続
された状態、すなわちＩＧＢＴ１ａのソース電極１２ａ
と寄生トランジスタ制御電極１３との間に、スイッチン
グ素子としての内蔵ＭＯＳＦＥＴ１ｂが接続されてい
る。なお、ここに使用する内蔵ＭＯＳＦＥＴ１ｂは、Ｉ
ＧＢＴ１ａとソース電位で接続されているため、大きな
耐圧を必要とせず、極めて小容量のもので充分である。
【００２３】つぎに、半導体装置１の動作を、図３に示
すタイミングチャートも参照して、説明する。ここで、
実線３１は半導体装置１（ＩＧＢＴ１ａの側）の第１の
ゲート端子Ｇ1 に印加されるゲート駆動信号ＶG1を、実
線３２は半導体装置１（ＭＯＳＦＥＴ１ｂの側）の第２
のゲート端子Ｇ2 に印加されるゲート駆動信号ＶG2を、
実線３３は半導体装置１（ＩＧＢＴ１ａ）のソース端子
Ｓとドレイン端子Ｄとの間の電流波形Ｉ1 を、破線３４
は半導体装置１（ＩＧＢＴ１ａ）のソース端子Ｓとドレ
イン端子Ｄとの間の電圧波形Ｖ1 を示す。
すタイミングチャートも参照して、説明する。ここで、
実線３１は半導体装置１（ＩＧＢＴ１ａの側）の第１の
ゲート端子Ｇ1 に印加されるゲート駆動信号ＶG1を、実
線３２は半導体装置１（ＭＯＳＦＥＴ１ｂの側）の第２
のゲート端子Ｇ2 に印加されるゲート駆動信号ＶG2を、
実線３３は半導体装置１（ＩＧＢＴ１ａ）のソース端子
Ｓとドレイン端子Ｄとの間の電流波形Ｉ1 を、破線３４
は半導体装置１（ＩＧＢＴ１ａ）のソース端子Ｓとドレ
イン端子Ｄとの間の電圧波形Ｖ1 を示す。
【００２４】まず、ＩＧＢＴ１ａの側において、ソース
電極１２ａ，１２ｂ，１２ｃを最低電位としてのアース
状態とし、ドレイン電極１０を正電位とする。この状態
では、ＩＧＢＴ１ａ，内蔵ＭＯＳＦＥＴ１ｂおよび寄生
トランジスタ２２（寄生サイリスタ）はオフ状態にあ
る。
電極１２ａ，１２ｂ，１２ｃを最低電位としてのアース
状態とし、ドレイン電極１０を正電位とする。この状態
では、ＩＧＢＴ１ａ，内蔵ＭＯＳＦＥＴ１ｂおよび寄生
トランジスタ２２（寄生サイリスタ）はオフ状態にあ
る。
【００２５】次に、タイミングｔ1 おいて、ゲート駆動
信号ＶG1のパルスがゲート端子Ｇ1に印加されると、Ｉ
ＧＢＴ１ａの側において、ポリシリコンゲート６が正電
位となって、このポリシリコンゲート６にシリコン酸化
膜５を介して対峙するｐ型チャネル拡散領域７の表面側
７ａに反転層が形成され、この反転層を介して、電子が
ｎ- 型伝導度変調層４に注入されると共に、ｐ+ 型半導
体基板４２から正孔がｎ- 型伝導度変調層４に注入され
る。ここで、ソース電極１２ａは、ｎ+ 型ソース拡散領
域８のみに導電接続し、ｐ+ 型コンタクト領域９には導
電接続していないため、ｎ+ 型ソース拡散領域８直下に
おける短絡抵抗Ｒが比較的大きいので、ｐ型チャネル拡
散領域７における正孔電流と短絡抵抗Ｒとに起因する電
圧降下が発生すると、ｐ型チャネル拡散領域７がｎ+ 型
ソース拡散領域８に対し正電位となり、ｎ+ 型ソース拡
散領域８，ｐ型チャネル拡散領域７およびｎ- 型伝導度
変調層４が形成する寄生トランジスタ２２がオン状態に
なる（ラッチアップ現象）。すなわち、寄生サイリスタ
がオン状態となって、ｎ+ 型ソース拡散領域８からｐ型
チャネル拡散領域７に電子が注入され、さらに、電子は
ｎ- 型伝導度変調層４に注入される。このため、ＩＧＢ
Ｔ１ａには、通常の電子注入通路に加えて、寄生トラン
ジスタ（寄生サイリスタ）よる電子注入通路が形成され
るため、ターンオン動作と同時に、ｎ- 型伝導度変調層
４に電子が速やかにコレクトされると共に、ｐ+ 型半導
体基板２から正孔も速やかに注入されるので、ｎ- 型伝
導度変調層４はターンオン動作の初期から伝導度変調状
態となる。それ故、実線３３で示す電流Ｉ1 を半導体装
置１に流した場合であっても、破線３４で示すように、
オン電圧Ｖ1 はターンオフ動作の初期から低いオン電圧
を示し、破線３５で示す従来のＩＧＢＴのオン電圧Ｖ2
のように、高い過渡オン電圧が発生しない。すなわち、
本例の半導体装置１は、従来のＩＧＢＴのようなダイオ
ード型の過渡特性を示さず、サイリスタ型の過渡特性を
示す。
信号ＶG1のパルスがゲート端子Ｇ1に印加されると、Ｉ
ＧＢＴ１ａの側において、ポリシリコンゲート６が正電
位となって、このポリシリコンゲート６にシリコン酸化
膜５を介して対峙するｐ型チャネル拡散領域７の表面側
７ａに反転層が形成され、この反転層を介して、電子が
ｎ- 型伝導度変調層４に注入されると共に、ｐ+ 型半導
体基板４２から正孔がｎ- 型伝導度変調層４に注入され
る。ここで、ソース電極１２ａは、ｎ+ 型ソース拡散領
域８のみに導電接続し、ｐ+ 型コンタクト領域９には導
電接続していないため、ｎ+ 型ソース拡散領域８直下に
おける短絡抵抗Ｒが比較的大きいので、ｐ型チャネル拡
散領域７における正孔電流と短絡抵抗Ｒとに起因する電
圧降下が発生すると、ｐ型チャネル拡散領域７がｎ+ 型
ソース拡散領域８に対し正電位となり、ｎ+ 型ソース拡
散領域８，ｐ型チャネル拡散領域７およびｎ- 型伝導度
変調層４が形成する寄生トランジスタ２２がオン状態に
なる（ラッチアップ現象）。すなわち、寄生サイリスタ
がオン状態となって、ｎ+ 型ソース拡散領域８からｐ型
チャネル拡散領域７に電子が注入され、さらに、電子は
ｎ- 型伝導度変調層４に注入される。このため、ＩＧＢ
Ｔ１ａには、通常の電子注入通路に加えて、寄生トラン
ジスタ（寄生サイリスタ）よる電子注入通路が形成され
るため、ターンオン動作と同時に、ｎ- 型伝導度変調層
４に電子が速やかにコレクトされると共に、ｐ+ 型半導
体基板２から正孔も速やかに注入されるので、ｎ- 型伝
導度変調層４はターンオン動作の初期から伝導度変調状
態となる。それ故、実線３３で示す電流Ｉ1 を半導体装
置１に流した場合であっても、破線３４で示すように、
オン電圧Ｖ1 はターンオフ動作の初期から低いオン電圧
を示し、破線３５で示す従来のＩＧＢＴのオン電圧Ｖ2
のように、高い過渡オン電圧が発生しない。すなわち、
本例の半導体装置１は、従来のＩＧＢＴのようなダイオ
ード型の過渡特性を示さず、サイリスタ型の過渡特性を
示す。
【００２６】この状態のＩＧＢＴ１ａの側において、寄
生トランジスタ２２（寄生サイリスタ）はオン状態であ
って、ゲート駆動信号ＶG1による制御が不可能である。
そこで、タイミングｔ2 において、第２のゲート端子Ｇ
2 にゲート駆動信号ＶG2のパルスを印加して、ＭＯＳＦ
ＥＴ１ｂをオン状態とすると、そのｎ+ 型ソース拡散領
域５３とｎ+ 型ドレイン拡散領域５４とが導通状態にな
って、ＩＧＢＴ１ａの側のｐ型チャネル拡散領域７とｎ
+ 型ソース拡散領域８とがショート状態になる。このた
め、ｐ型チャネル拡散領域７の正孔がｐ+ 型コンタクト
領域９を介してソース端子Ｓの側に抽出され、ｐ型チャ
ネル拡散領域７とｎ+ 型ソース拡散領域８とが同電位に
なって、寄生トランジスタ２２はオフ状態となる。その
結果、タイミングｔ2 以降、ＩＧＢＴ１ａは、通常のＩ
ＧＢＴの動作状態に復帰し、タイミングｔ3 において、
ゲート駆動信号ＶG1に制御されてターンオフする。
生トランジスタ２２（寄生サイリスタ）はオン状態であ
って、ゲート駆動信号ＶG1による制御が不可能である。
そこで、タイミングｔ2 において、第２のゲート端子Ｇ
2 にゲート駆動信号ＶG2のパルスを印加して、ＭＯＳＦ
ＥＴ１ｂをオン状態とすると、そのｎ+ 型ソース拡散領
域５３とｎ+ 型ドレイン拡散領域５４とが導通状態にな
って、ＩＧＢＴ１ａの側のｐ型チャネル拡散領域７とｎ
+ 型ソース拡散領域８とがショート状態になる。このた
め、ｐ型チャネル拡散領域７の正孔がｐ+ 型コンタクト
領域９を介してソース端子Ｓの側に抽出され、ｐ型チャ
ネル拡散領域７とｎ+ 型ソース拡散領域８とが同電位に
なって、寄生トランジスタ２２はオフ状態となる。その
結果、タイミングｔ2 以降、ＩＧＢＴ１ａは、通常のＩ
ＧＢＴの動作状態に復帰し、タイミングｔ3 において、
ゲート駆動信号ＶG1に制御されてターンオフする。
【００２７】このように、本例に係る半導体装置１にお
いては、通常のＩＧＢＴ１ａが有するソース電極１２
ａ，１２ｂ，１２ｃ，ドレイン電極１０およびゲート電
極１１に加えて、寄生トランジスタ２２をターンオン動
作およびターンオフ動作させるための寄生トランジスタ
制御電極１３と、ソース電極１２ａと寄生トランジスタ
制御電極１３との間に接続されてそれらをショート状態
またはオープン状態にスイッチングするＭＯＳＦＥＴ１
ｂとを有する。このため、ＭＯＳＦＥＴ１ｂをオフ状態
として、ＩＧＢＴ１ａの側において、２つのトランジス
タの正帰還によって、ｎ- 型伝導度変調層４へのキャリ
ヤの注入速度を高めて、ｎ- 型伝導度変調層４を速やか
に伝導度変調状態にし、ＩＧＢＴ１ａをターンオフ動作
の初期から定常オン状態とする。従って、動作周波数が
高い場合であっても、ＩＧＢＴ１ａはオン動作初期から
低オン電圧を示すので、オン損失が低く、ノイズの発生
も防止できる。それ故、本例の半導体装置１を、たとえ
ば電源装置のスイッチング回路に使用すると、スイッチ
ング損失が低いので、変換効率を高めることができる。
一方、ＩＧＢＴ１ａの第１のＭＯＳ部１ａはラッチアッ
プ現象が発生しやすい構造になっているが、過渡ターン
オン動作以降、寄生トランジスタ制御電極１３は、ＭＯ
ＳＦＥＴ１ｂのオン動作によってソース電極１２ａとシ
ョート状態になると共に、ｐ+ 型コンタクト領域９を介
してｐ型チャネル拡散領域７に確実に抵抗性接続してい
るので、そのラッチアップ状態を解除すると共に、ラッ
チアップ現象の再発も防止している。
いては、通常のＩＧＢＴ１ａが有するソース電極１２
ａ，１２ｂ，１２ｃ，ドレイン電極１０およびゲート電
極１１に加えて、寄生トランジスタ２２をターンオン動
作およびターンオフ動作させるための寄生トランジスタ
制御電極１３と、ソース電極１２ａと寄生トランジスタ
制御電極１３との間に接続されてそれらをショート状態
またはオープン状態にスイッチングするＭＯＳＦＥＴ１
ｂとを有する。このため、ＭＯＳＦＥＴ１ｂをオフ状態
として、ＩＧＢＴ１ａの側において、２つのトランジス
タの正帰還によって、ｎ- 型伝導度変調層４へのキャリ
ヤの注入速度を高めて、ｎ- 型伝導度変調層４を速やか
に伝導度変調状態にし、ＩＧＢＴ１ａをターンオフ動作
の初期から定常オン状態とする。従って、動作周波数が
高い場合であっても、ＩＧＢＴ１ａはオン動作初期から
低オン電圧を示すので、オン損失が低く、ノイズの発生
も防止できる。それ故、本例の半導体装置１を、たとえ
ば電源装置のスイッチング回路に使用すると、スイッチ
ング損失が低いので、変換効率を高めることができる。
一方、ＩＧＢＴ１ａの第１のＭＯＳ部１ａはラッチアッ
プ現象が発生しやすい構造になっているが、過渡ターン
オン動作以降、寄生トランジスタ制御電極１３は、ＭＯ
ＳＦＥＴ１ｂのオン動作によってソース電極１２ａとシ
ョート状態になると共に、ｐ+ 型コンタクト領域９を介
してｐ型チャネル拡散領域７に確実に抵抗性接続してい
るので、そのラッチアップ状態を解除すると共に、ラッ
チアップ現象の再発も防止している。
【００２８】なお、本例に係る半導体装置１において
は、内蔵ＭＯＳＦＥＴ１ｂからＩＧＢＴ１ａ側への配線
接続に外付け配線層を利用したが、これに限らず、半導
体基板の表面に形成された配線層を利用することもでき
る。
は、内蔵ＭＯＳＦＥＴ１ｂからＩＧＢＴ１ａ側への配線
接続に外付け配線層を利用したが、これに限らず、半導
体基板の表面に形成された配線層を利用することもでき
る。
【００２９】〔実施例２〕次に、本発明の実施例２に係
るＩＧＢＴを備える半導体装置について、図４を参照し
て、説明する。ここで、本例の半導体装置は、そのＩＧ
ＢＴ側の寄生トランジスタの制御を、実施例１の半導体
装置における内蔵ＭＯＳＦＥＴに代えて、外部に設けら
れた制御回路の外部ＭＯＳＦＥＴによって行うものであ
る。また、実施例２に係るＩＧＢＴの基本構成は、実施
例１の半導体装置の基本構成と同様になっているため、
対応する部分には同符号を付してある。
るＩＧＢＴを備える半導体装置について、図４を参照し
て、説明する。ここで、本例の半導体装置は、そのＩＧ
ＢＴ側の寄生トランジスタの制御を、実施例１の半導体
装置における内蔵ＭＯＳＦＥＴに代えて、外部に設けら
れた制御回路の外部ＭＯＳＦＥＴによって行うものであ
る。また、実施例２に係るＩＧＢＴの基本構成は、実施
例１の半導体装置の基本構成と同様になっているため、
対応する部分には同符号を付してある。
【００３０】図４は、本例の伝導度変調型ＭＯＳＦＥＴ
（以下、ＩＧＢＴと称す。）の構成を示す断面図であ
る。
（以下、ＩＧＢＴと称す。）の構成を示す断面図であ
る。
【００３１】図において、１はＩＧＢＴであり、ドレイ
ン領域たるｐ+ 型半導体基板２と、その表面側に形成さ
れたｎ+ 型バッファ層３と、その表面側にエピタキシャ
ル形成されたｎ- 型伝導度変調層４と、その表面側のシ
リコン酸化膜５の上に形成されたポリシリコンゲート６
をマスクとして２重拡散により形成されたｐ型チャネル
拡散領域７およびその表面側のｎ+ 型ソース拡散領域８
とを有し、ポリシリコンゲート６，ｐ型チャネル拡散領
域７およびｎ+ 型ソース拡散領域８によってＭＯＳ部が
形成されている。ここで、ｎ+ 型ソース拡散領域８は、
ｐ型チャネル拡散領域７の表面側に環状に形成されてお
り、本例においては、その内側でｎ+ 型ソース拡散領域
８とは離隔した領域にｐ+ 型コンタクト領域９が形成さ
れ、このｐ+ 型コンタクト領域９に寄生トランジスタ制
御電極１３が抵抗性接続している。また、ＩＧＢＴ１ａ
は、ｐ+ 型半導体基板２にドレイン電極１０を介して導
電接続するドレイン端子Ｄと、ｐ+ 型半導体基板２の表
面側でポリシリコンゲート６にゲート電極１４を介して
導電接続するゲート端子、すなわち第１のゲート端子Ｇ
1 と、ｎ+ 型ソース拡散領域８のみにソース電極１２を
介して導電接続するソース端子Ｓ1 と、ｐ+ 型コンタク
ト領域９（ｐ型チャネル拡散領域７）に寄生トランジス
タ制御電極１３を介して導電接続する寄生トランジスタ
制御端子Ｓ2とからなる四端子構造を有する。
ン領域たるｐ+ 型半導体基板２と、その表面側に形成さ
れたｎ+ 型バッファ層３と、その表面側にエピタキシャ
ル形成されたｎ- 型伝導度変調層４と、その表面側のシ
リコン酸化膜５の上に形成されたポリシリコンゲート６
をマスクとして２重拡散により形成されたｐ型チャネル
拡散領域７およびその表面側のｎ+ 型ソース拡散領域８
とを有し、ポリシリコンゲート６，ｐ型チャネル拡散領
域７およびｎ+ 型ソース拡散領域８によってＭＯＳ部が
形成されている。ここで、ｎ+ 型ソース拡散領域８は、
ｐ型チャネル拡散領域７の表面側に環状に形成されてお
り、本例においては、その内側でｎ+ 型ソース拡散領域
８とは離隔した領域にｐ+ 型コンタクト領域９が形成さ
れ、このｐ+ 型コンタクト領域９に寄生トランジスタ制
御電極１３が抵抗性接続している。また、ＩＧＢＴ１ａ
は、ｐ+ 型半導体基板２にドレイン電極１０を介して導
電接続するドレイン端子Ｄと、ｐ+ 型半導体基板２の表
面側でポリシリコンゲート６にゲート電極１４を介して
導電接続するゲート端子、すなわち第１のゲート端子Ｇ
1 と、ｎ+ 型ソース拡散領域８のみにソース電極１２を
介して導電接続するソース端子Ｓ1 と、ｐ+ 型コンタク
ト領域９（ｐ型チャネル拡散領域７）に寄生トランジス
タ制御電極１３を介して導電接続する寄生トランジスタ
制御端子Ｓ2とからなる四端子構造を有する。
【００３２】このような構成のＩＧＢＴ１ａにおいて
も、実施例１の半導体装置と同様に、ｐ型チャネル拡散
領域７，ｎ- 型伝導度変調層４（ｎ+ 型バッファ層３）
およびｐ+ 型半導体基板２とによって、ｎ- 型伝導度変
調層４をｎベースとするｐｎｐ構造のトランジスタが構
成されている一方、ｎ+ 型ソース拡散領域８，ｐ型チャ
ネル拡散領域７およびｎ- 型伝導度変調層４によって、
ｎｐｎ構造の寄生トレンジスタが形成されており、この
ｎｐｎ構造の寄生トランジスタのｐベースたるｐ型チャ
ネル拡散領域７に、寄生トランジスタ制御電極１３は導
電接続されている。従って、寄生トランジスタ制御電極
１３は、ｎ+ 型ソース拡散領域８，ｐ型チャネル拡散領
域７，ｎ- 型伝導度変調層４（ｎ+ 型バッファ層３）お
よびｐ+ 型半導体基板２によって構成されるｎｐｎｐ構
造の寄生サイリスタのゲート電極とも見做しうる。な
お、本例のｐ型チャネル拡散領域７は、ｎｐｎ構造の寄
生トランジスタがターンオンしやすいように、従来のＩ
ＧＢＴとは逆に、高抵抗をもつように形成されている。
も、実施例１の半導体装置と同様に、ｐ型チャネル拡散
領域７，ｎ- 型伝導度変調層４（ｎ+ 型バッファ層３）
およびｐ+ 型半導体基板２とによって、ｎ- 型伝導度変
調層４をｎベースとするｐｎｐ構造のトランジスタが構
成されている一方、ｎ+ 型ソース拡散領域８，ｐ型チャ
ネル拡散領域７およびｎ- 型伝導度変調層４によって、
ｎｐｎ構造の寄生トレンジスタが形成されており、この
ｎｐｎ構造の寄生トランジスタのｐベースたるｐ型チャ
ネル拡散領域７に、寄生トランジスタ制御電極１３は導
電接続されている。従って、寄生トランジスタ制御電極
１３は、ｎ+ 型ソース拡散領域８，ｐ型チャネル拡散領
域７，ｎ- 型伝導度変調層４（ｎ+ 型バッファ層３）お
よびｐ+ 型半導体基板２によって構成されるｎｐｎｐ構
造の寄生サイリスタのゲート電極とも見做しうる。な
お、本例のｐ型チャネル拡散領域７は、ｎｐｎ構造の寄
生トランジスタがターンオンしやすいように、従来のＩ
ＧＢＴとは逆に、高抵抗をもつように形成されている。
【００３３】次に、本例のＩＧＢＴ１ａの等価回路を、
図５を参照して、説明する。
図５を参照して、説明する。
【００３４】図において、ＩＧＢＴ１ａのソース端子Ｓ
（ソース端子Ｓ1 ）とドレイン端子Ｄの間には、ｎ- 型
伝導度変調層４（ｎ+ 型バッファ層３）をｎベースとす
るｐｎｐ構造のトランジスタ２１と、ポリシリコンゲー
ト６にゲート電極１４を介して導電接続するＭＯＳ部の
ゲート端子Ｇ1 と、ｐ型チャネル拡散領域７をｐベース
とするｎｐｎ構造の寄生トランジスタ２２とを有する。
ここで、Ｒは、ｎ+ 型ソース拡散領域８の直下における
ｐ型チャネル拡散領域７の短絡抵抗である。本例のＩＧ
ＢＴ１ａは、この短絡抵抗Ｒに並列接続された状態、す
なわちソース端子Ｓ1 および寄生トランジスタ制御端子
Ｓ2 の間に、外部に設けられた制御回路のスイッチング
素子としての外部ＭＯＳＦＥＴ２３が接続された状態で
使用される。なお、ここに使用する外部ＭＯＳＦＥＴ２
３は、ＩＧＢＴ１ａとソース電位で接続されているた
め、大きな耐圧を必要とせず、極めて小容量の安価なＭ
ＯＳＦＥＴで充分である。
（ソース端子Ｓ1 ）とドレイン端子Ｄの間には、ｎ- 型
伝導度変調層４（ｎ+ 型バッファ層３）をｎベースとす
るｐｎｐ構造のトランジスタ２１と、ポリシリコンゲー
ト６にゲート電極１４を介して導電接続するＭＯＳ部の
ゲート端子Ｇ1 と、ｐ型チャネル拡散領域７をｐベース
とするｎｐｎ構造の寄生トランジスタ２２とを有する。
ここで、Ｒは、ｎ+ 型ソース拡散領域８の直下における
ｐ型チャネル拡散領域７の短絡抵抗である。本例のＩＧ
ＢＴ１ａは、この短絡抵抗Ｒに並列接続された状態、す
なわちソース端子Ｓ1 および寄生トランジスタ制御端子
Ｓ2 の間に、外部に設けられた制御回路のスイッチング
素子としての外部ＭＯＳＦＥＴ２３が接続された状態で
使用される。なお、ここに使用する外部ＭＯＳＦＥＴ２
３は、ＩＧＢＴ１ａとソース電位で接続されているた
め、大きな耐圧を必要とせず、極めて小容量の安価なＭ
ＯＳＦＥＴで充分である。
【００３５】つぎに、ＩＧＢＴ１ａの動作を説明する
が、その動作は実施例１の半導体装置のＩＧＢＴ側の動
作と同様であるため、同じく図３に示したタイミングチ
ャートを参照して、説明する。ここで、実線３１はＩＧ
ＢＴ１ａの第１のゲート端子Ｇ1 に印加されるゲート駆
動信号ＶG1を、実線３２は外部ＭＯＳＦＥＴ２３のゲー
ト端子、すなわち第２のゲート端子Ｇ2 に印加されるゲ
ート駆動信号ＶG2を、実線３３はＩＧＢＴ１ａの電流波
形Ｉ1 を、破線３４はＩＧＢＴ１ａの電圧波形Ｖ1 を示
す。
が、その動作は実施例１の半導体装置のＩＧＢＴ側の動
作と同様であるため、同じく図３に示したタイミングチ
ャートを参照して、説明する。ここで、実線３１はＩＧ
ＢＴ１ａの第１のゲート端子Ｇ1 に印加されるゲート駆
動信号ＶG1を、実線３２は外部ＭＯＳＦＥＴ２３のゲー
ト端子、すなわち第２のゲート端子Ｇ2 に印加されるゲ
ート駆動信号ＶG2を、実線３３はＩＧＢＴ１ａの電流波
形Ｉ1 を、破線３４はＩＧＢＴ１ａの電圧波形Ｖ1 を示
す。
【００３６】まず、ＩＧＢＴ１ａのソース電極１２を最
低電位（アース状態）とし、ドレイン電極１０を正電位
とする。この状態では、ＩＧＢＴ１ａ，外部ＭＯＳＦＥ
Ｔ２３および寄生トランジスタ２２（寄生サイリスタ）
はオフ状態にある。
低電位（アース状態）とし、ドレイン電極１０を正電位
とする。この状態では、ＩＧＢＴ１ａ，外部ＭＯＳＦＥ
Ｔ２３および寄生トランジスタ２２（寄生サイリスタ）
はオフ状態にある。
【００３７】つぎに、タイミングｔ1 おいて、ゲート駆
動信号ＶG1のパルスが第１のゲート端子Ｇ1 に印加され
ると、ポリシリコンゲート６が正電位となって、このポ
リシリコンゲート６にシリコン酸化膜５を介して対峙す
るｐ型チャネル拡散領域７の表面側７ａに反転層が形成
され、この反転層を介して、電子がｎ- 型伝導度変調層
４に注入される一方で、ｐ+ 型半導体基板４２から正孔
がｎ- 型伝導度変調層４に注入される。ここで、ｐ型チ
ャネル拡散領域７は高抵抗をもつように形成され、短絡
抵抗Ｒは大きいので、ｎ+ 型ソース拡散領域８直下のｐ
型チャネル拡散領域７における正孔電流と短絡抵抗Ｒと
に起因する電圧降下が発生すると、ｐ型チャネル拡散領
域７がｎ+ 型ソース拡散領域８に対し正電位となり、ｎ
+ 型ソース拡散領域８，ｐ型チャネル拡散領域７および
ｎ- 型伝導度変調層４が形成する寄生トランジスタ２２
がオン状態、すなわち、寄生サイリスタがオン状態とな
って、ｎ+ 型ソース拡散領域８からｐ型チャネル拡散領
域７に電子が注入され、さらに、電子はｎ- 型伝導度変
調層４に注入される。このため、ＩＧＢＴ１ａには、通
常の電子注入通路に加えて、寄生トランジスタ（寄生サ
イリスタ）よる電子注入通路が形成されるため、ターン
オン動作と同時に、ｎ- 型伝導度変調層４に電子が速や
かにコレクトされると共に、ｐ+ 型半導体基板４２から
正孔も速やかに注入されるので、ｎ- 型伝導度変調層４
４はターンオン動作の初期に伝導度変調状態となる。そ
れ故、実線３３で示す電流Ｉ1 をＩＧＢＴ１ａに流した
場合であっても、破線３４で示すように、オン電圧Ｖ1
はターンオフ動作の初期から低いオン電圧を示し、破線
３５で示す従来のＩＧＢＴのオン電圧Ｖ2 のように、高
い過渡オン電圧が発生しない。
動信号ＶG1のパルスが第１のゲート端子Ｇ1 に印加され
ると、ポリシリコンゲート６が正電位となって、このポ
リシリコンゲート６にシリコン酸化膜５を介して対峙す
るｐ型チャネル拡散領域７の表面側７ａに反転層が形成
され、この反転層を介して、電子がｎ- 型伝導度変調層
４に注入される一方で、ｐ+ 型半導体基板４２から正孔
がｎ- 型伝導度変調層４に注入される。ここで、ｐ型チ
ャネル拡散領域７は高抵抗をもつように形成され、短絡
抵抗Ｒは大きいので、ｎ+ 型ソース拡散領域８直下のｐ
型チャネル拡散領域７における正孔電流と短絡抵抗Ｒと
に起因する電圧降下が発生すると、ｐ型チャネル拡散領
域７がｎ+ 型ソース拡散領域８に対し正電位となり、ｎ
+ 型ソース拡散領域８，ｐ型チャネル拡散領域７および
ｎ- 型伝導度変調層４が形成する寄生トランジスタ２２
がオン状態、すなわち、寄生サイリスタがオン状態とな
って、ｎ+ 型ソース拡散領域８からｐ型チャネル拡散領
域７に電子が注入され、さらに、電子はｎ- 型伝導度変
調層４に注入される。このため、ＩＧＢＴ１ａには、通
常の電子注入通路に加えて、寄生トランジスタ（寄生サ
イリスタ）よる電子注入通路が形成されるため、ターン
オン動作と同時に、ｎ- 型伝導度変調層４に電子が速や
かにコレクトされると共に、ｐ+ 型半導体基板４２から
正孔も速やかに注入されるので、ｎ- 型伝導度変調層４
４はターンオン動作の初期に伝導度変調状態となる。そ
れ故、実線３３で示す電流Ｉ1 をＩＧＢＴ１ａに流した
場合であっても、破線３４で示すように、オン電圧Ｖ1
はターンオフ動作の初期から低いオン電圧を示し、破線
３５で示す従来のＩＧＢＴのオン電圧Ｖ2 のように、高
い過渡オン電圧が発生しない。
【００３８】ここで、ＩＧＢＴ１ａは、寄生トランジス
タ２２がオン状態になっているため、ゲート駆動信号Ｖ
G1による制御が不可能な状態にある。そこで、タイミン
グｔ2 において、外部ＭＯＳＦＥＴ２３の第２のゲート
端子Ｇ2 にゲート駆動信号ＶG2のパルスを印加して、外
部ＭＯＳＦＥＴ２３をオン状態とし、ソース端子Ｓ1と
寄生トランジスタ制御端子Ｓ2 とをショート状態にす
る。この結果、ｐ型チャネル拡散領域７の正孔がｐ+ 型
コンタクト領域９を介して抽出され、ｐ型チャネル拡散
領域７とｎ+ 型ソース拡散領域８とが同電位になって、
寄生トランジスタ２２がオフ状態となる。それ故、タイ
ミングｔ2 以降、ＩＧＢＴ１ａは、通常のＩＧＢＴの動
作状態に復帰し、タイミングｔ3 において、ゲート駆動
信号ＶG1に基づきターンオフする。
タ２２がオン状態になっているため、ゲート駆動信号Ｖ
G1による制御が不可能な状態にある。そこで、タイミン
グｔ2 において、外部ＭＯＳＦＥＴ２３の第２のゲート
端子Ｇ2 にゲート駆動信号ＶG2のパルスを印加して、外
部ＭＯＳＦＥＴ２３をオン状態とし、ソース端子Ｓ1と
寄生トランジスタ制御端子Ｓ2 とをショート状態にす
る。この結果、ｐ型チャネル拡散領域７の正孔がｐ+ 型
コンタクト領域９を介して抽出され、ｐ型チャネル拡散
領域７とｎ+ 型ソース拡散領域８とが同電位になって、
寄生トランジスタ２２がオフ状態となる。それ故、タイ
ミングｔ2 以降、ＩＧＢＴ１ａは、通常のＩＧＢＴの動
作状態に復帰し、タイミングｔ3 において、ゲート駆動
信号ＶG1に基づきターンオフする。
【００３９】このように、本例に係るＩＧＢＴ１ａにお
いては、通常の電極に加えて、寄生トランジスタ２２を
ターンオン動作およびターンオフ動作させるための寄生
トランジスタ制御電極１３を設けておき、寄生サイリス
タをオン状態とすることによっても、ｎ- 型伝導度変調
層４にキャリヤを注入する。換言すれば、２つのトラン
ジスタの正帰還によって、ｎ- 型伝導度変調層４へのキ
ャリヤの注入速度を高め、ｎ- 型伝導度変調層４を速や
かに伝導度変調状態にするので、ＩＧＢＴ１ａはターン
オフ動作における初期から定常オン状態になる。従っ
て、動作周波数が高い場合であっても、ＩＧＢＴ１ａは
オン動作初期から低オン電圧を示すので、オン損失が低
く、ノイズの発生も防止できる。それ故、本例のＩＧＢ
Ｔ１ａを、たとえば電源装置のスイッチング回路に使用
すると、スイッチング損失が低いので、変換効率を高め
ることができる。また、ｐ型チャネル拡散領域７はラッ
チアップ現象が発生しやすいように抵抗が高く形成され
ているが、寄生トランジスタ制御電極１３は、ｐ型チャ
ネル拡散領域７の表面側に形成されたｐ+ 型コンタクト
領域９に抵抗性接続しているので、ｐ型チャネル拡散領
域７に確実に導電接続でき、さらに、過渡ターンオン動
作以降、ソース電極１２と寄生トランジスタ制御電極１
３とをショート状態として、ＩＧＢＴ１ａのラッチアッ
プ状態を解除させると共に、ラッチアップ現象の再発を
防止している。しかも、外部ＭＯＳＦＥＴを用いて、簡
単な回路構成で高速動作可能なＩＧＢＴ１ａを実現して
いる。
いては、通常の電極に加えて、寄生トランジスタ２２を
ターンオン動作およびターンオフ動作させるための寄生
トランジスタ制御電極１３を設けておき、寄生サイリス
タをオン状態とすることによっても、ｎ- 型伝導度変調
層４にキャリヤを注入する。換言すれば、２つのトラン
ジスタの正帰還によって、ｎ- 型伝導度変調層４へのキ
ャリヤの注入速度を高め、ｎ- 型伝導度変調層４を速や
かに伝導度変調状態にするので、ＩＧＢＴ１ａはターン
オフ動作における初期から定常オン状態になる。従っ
て、動作周波数が高い場合であっても、ＩＧＢＴ１ａは
オン動作初期から低オン電圧を示すので、オン損失が低
く、ノイズの発生も防止できる。それ故、本例のＩＧＢ
Ｔ１ａを、たとえば電源装置のスイッチング回路に使用
すると、スイッチング損失が低いので、変換効率を高め
ることができる。また、ｐ型チャネル拡散領域７はラッ
チアップ現象が発生しやすいように抵抗が高く形成され
ているが、寄生トランジスタ制御電極１３は、ｐ型チャ
ネル拡散領域７の表面側に形成されたｐ+ 型コンタクト
領域９に抵抗性接続しているので、ｐ型チャネル拡散領
域７に確実に導電接続でき、さらに、過渡ターンオン動
作以降、ソース電極１２と寄生トランジスタ制御電極１
３とをショート状態として、ＩＧＢＴ１ａのラッチアッ
プ状態を解除させると共に、ラッチアップ現象の再発を
防止している。しかも、外部ＭＯＳＦＥＴを用いて、簡
単な回路構成で高速動作可能なＩＧＢＴ１ａを実現して
いる。
【００４０】〔実施例３〕図６に、本発明の実施例３に
係る伝導度変調型ＭＯＳＦＥＴ（以下、ＩＧＢＴと称
す。）の構成を示してある。
係る伝導度変調型ＭＯＳＦＥＴ（以下、ＩＧＢＴと称
す。）の構成を示してある。
【００４１】本例の装置においても、実施例１と同様に
ドレイン領域たるｐ+ 型半導体基板２、ｎ+ 型バッファ
層３、ｎ- 型伝導度変調層４とを有し、その表面側に
は、ＩＧＢＴ１のＭＯＳ部１ａが形成されている。ま
た、このＭＯＳ部１ａにおいては、実施例１と同様にシ
リコン酸化膜５の上に形成されたポリシリコンゲート６
をマスクとした２重拡散によってｐ型チャネル拡散領域
７、表面側のｎ+ 型ソース拡散領域８が形成されてい
る。これらの構成は、実施例１と同様につき、同じ符号
を付して説明を省略する。本例の装置においては、ソー
ス拡散領域８が、ゲート電極６を中心にチャネル拡散領
域７に沿って略環状に形成されている。そして、チャネ
ル拡散領域７の、ソース拡散領域８の外側に、同じく環
状のｐ+ 型コンタクト領域９が形成されている。また、
このソース拡散領域８には、ソース電極１２が、コンタ
クト領域９には寄生トランジタスタ制御電極１３が抵抗
性接続されている。
ドレイン領域たるｐ+ 型半導体基板２、ｎ+ 型バッファ
層３、ｎ- 型伝導度変調層４とを有し、その表面側に
は、ＩＧＢＴ１のＭＯＳ部１ａが形成されている。ま
た、このＭＯＳ部１ａにおいては、実施例１と同様にシ
リコン酸化膜５の上に形成されたポリシリコンゲート６
をマスクとした２重拡散によってｐ型チャネル拡散領域
７、表面側のｎ+ 型ソース拡散領域８が形成されてい
る。これらの構成は、実施例１と同様につき、同じ符号
を付して説明を省略する。本例の装置においては、ソー
ス拡散領域８が、ゲート電極６を中心にチャネル拡散領
域７に沿って略環状に形成されている。そして、チャネ
ル拡散領域７の、ソース拡散領域８の外側に、同じく環
状のｐ+ 型コンタクト領域９が形成されている。また、
このソース拡散領域８には、ソース電極１２が、コンタ
クト領域９には寄生トランジタスタ制御電極１３が抵抗
性接続されている。
【００４２】また、ｎ- 型伝導度変調層４の表面側にお
いて、ＩＧＢＴ１ａの形成領域と離隔した領域には、シ
リコン酸化膜５の上に形成されたポリシリコンゲート５
１をマスクとした２重拡散により、ｐ型チャネル拡散領
域５２，その表面側のｎ+ 型ソース拡散領域５３および
ｎ+ 型ドレイン拡散領域５４が形成されており、ポリシ
リコンゲート５１，ｐ型チャネル拡散領域５２，ｎ+ 型
ソース拡散領域５３およびｎ+ 型ドレイン拡散領域５４
によって、横型の内蔵ＭＯＳＦＥＴ１ｂが形成されてい
る。さらに、この内蔵ＭＯＳＦＥＴ１ｂのチャネル拡散
領域５２には、コンタクト領域としてｐ+ のソースコン
タクト領域５９が２箇所形成されている。そして、これ
らの各領域は、先ず、ソース拡散領域５３がソース電極
５６を介して配線層５５ａからＩＧＢＴ１のソース電極
１２と接続されている。ソースコンタクト領域５９も同
様にＩＧＢＴ１のソース電極１２と接続されている。ま
た、ドレイン拡散領域５４はドレイン電極５７を介して
配線層５５ｃからＩＧＢＴ１の寄生トランジスタ制御電
極１３と接続されている。さらに、ゲート５１も同様に
寄生トランジスタ制御電極１３と接続されている。
いて、ＩＧＢＴ１ａの形成領域と離隔した領域には、シ
リコン酸化膜５の上に形成されたポリシリコンゲート５
１をマスクとした２重拡散により、ｐ型チャネル拡散領
域５２，その表面側のｎ+ 型ソース拡散領域５３および
ｎ+ 型ドレイン拡散領域５４が形成されており、ポリシ
リコンゲート５１，ｐ型チャネル拡散領域５２，ｎ+ 型
ソース拡散領域５３およびｎ+ 型ドレイン拡散領域５４
によって、横型の内蔵ＭＯＳＦＥＴ１ｂが形成されてい
る。さらに、この内蔵ＭＯＳＦＥＴ１ｂのチャネル拡散
領域５２には、コンタクト領域としてｐ+ のソースコン
タクト領域５９が２箇所形成されている。そして、これ
らの各領域は、先ず、ソース拡散領域５３がソース電極
５６を介して配線層５５ａからＩＧＢＴ１のソース電極
１２と接続されている。ソースコンタクト領域５９も同
様にＩＧＢＴ１のソース電極１２と接続されている。ま
た、ドレイン拡散領域５４はドレイン電極５７を介して
配線層５５ｃからＩＧＢＴ１の寄生トランジスタ制御電
極１３と接続されている。さらに、ゲート５１も同様に
寄生トランジスタ制御電極１３と接続されている。
【００４３】このような構成の本例の装置は、外部端子
としてドレイン電極１０に接続されたドレイン端子Ｄ、
ソース電極１２に接続されたソース端子Ｓ、さらに、ゲ
ート電極１４と接続されるゲート端子Ｇを有する３端子
構造の半導体装置である。従って、本例の装置は、従来
のＩＧＢＴと同様に３端子により外部との接続が可能で
あり、従来と同様に電力変換装置などの各装置に適用す
ることができる。そして、本装置も、後述するように、
先に説明した実施例１、２と同様に高周波に追従して低
オン抵抗化が可能な半導体装置であることから従来の各
装置の構成を変えることなく、高周波に対するスイッチ
ング損失の増加を抑制でき、またノイズの発生も抑制す
ることが可能な優れた装置である。
としてドレイン電極１０に接続されたドレイン端子Ｄ、
ソース電極１２に接続されたソース端子Ｓ、さらに、ゲ
ート電極１４と接続されるゲート端子Ｇを有する３端子
構造の半導体装置である。従って、本例の装置は、従来
のＩＧＢＴと同様に３端子により外部との接続が可能で
あり、従来と同様に電力変換装置などの各装置に適用す
ることができる。そして、本装置も、後述するように、
先に説明した実施例１、２と同様に高周波に追従して低
オン抵抗化が可能な半導体装置であることから従来の各
装置の構成を変えることなく、高周波に対するスイッチ
ング損失の増加を抑制でき、またノイズの発生も抑制す
ることが可能な優れた装置である。
【００４４】この装置の動作の説明を説明する。実施例
１において説明したように、本例のＩＧＢＴ１は、２つ
の寄生トランジスタ、すなわち、ソース拡散領域８、チ
ャネル拡散領域７および伝導度変調層４からなるｎｐｎ
トランジスタ２２、チャネル拡散領域７、伝導変調層４
およびドレイン領域２からなるｐｎｐトランジスタ２１
を備えている。そして、これらのトランジスタ２１、２
２から寄生サイリスタが構成されている。本例の装置に
おいては、寄生トランジスタ２２を構成するチャネル拡
散領域７は、従来のＩＧＢＴと異なり、この寄生トラン
ジスタ２２がターンオンし易いように、高抵抗としてあ
る。従って、本装置のソース電極１２が低電位、ドレイ
ン電極１０が高電位に保持され、ゲート電極１４に高電
位が印加されると、ＩＧＢＴ１はオン状態となる。そし
て、寄生トランジスタ２２が早い段階でオンとなるの
で、寄生サイリスタが導通し、ラッチアップ状態とな
り、低抵抗状態となる。
１において説明したように、本例のＩＧＢＴ１は、２つ
の寄生トランジスタ、すなわち、ソース拡散領域８、チ
ャネル拡散領域７および伝導度変調層４からなるｎｐｎ
トランジスタ２２、チャネル拡散領域７、伝導変調層４
およびドレイン領域２からなるｐｎｐトランジスタ２１
を備えている。そして、これらのトランジスタ２１、２
２から寄生サイリスタが構成されている。本例の装置に
おいては、寄生トランジスタ２２を構成するチャネル拡
散領域７は、従来のＩＧＢＴと異なり、この寄生トラン
ジスタ２２がターンオンし易いように、高抵抗としてあ
る。従って、本装置のソース電極１２が低電位、ドレイ
ン電極１０が高電位に保持され、ゲート電極１４に高電
位が印加されると、ＩＧＢＴ１はオン状態となる。そし
て、寄生トランジスタ２２が早い段階でオンとなるの
で、寄生サイリスタが導通し、ラッチアップ状態とな
り、低抵抗状態となる。
【００４５】図７に、本装置の等価回路を示してある。
本装置の等価回路は、図２に基づき先に説明した実施例
１の等価回路と略同様であり、共通する部分においては
同じ符号を付して説明を省略する。本例の装置において
着目すべき点は、内蔵ＭＯＳＦＥＴ１ｂのゲート電極５
１がドレイン電極５６と短絡され、ＩＧＢＴ１ａの寄生
トランジスタ制御電極１３と接続されていることであ
る。従って、この寄生トランジスタ制御電極１３の電位
が内蔵ＭＯＳＦＥＴ１ｂのゲート電極５１に印加される
こととなる。
本装置の等価回路は、図２に基づき先に説明した実施例
１の等価回路と略同様であり、共通する部分においては
同じ符号を付して説明を省略する。本例の装置において
着目すべき点は、内蔵ＭＯＳＦＥＴ１ｂのゲート電極５
１がドレイン電極５６と短絡され、ＩＧＢＴ１ａの寄生
トランジスタ制御電極１３と接続されていることであ
る。従って、この寄生トランジスタ制御電極１３の電位
が内蔵ＭＯＳＦＥＴ１ｂのゲート電極５１に印加される
こととなる。
【００４６】この寄生トランジスタ制御電極１３の電位
は、等価回路にて判るように、ソース拡散領域８とチャ
ネル拡散領域７の抵抗成分Ｒを介して接続されている。
従って、ＩＧＢＴ１ａに流れる電流が大きくなると、こ
の抵抗成分Ｒによる降下電圧が内蔵ＭＯＳＦＥＴ１ｂの
閾値電圧を越え、内蔵ＭＯＳＦＥＴ１ｂが導通すること
となる。その結果、チャネル拡散領域７とソース拡散領
域８が同電位となり、寄生トランジスタ２２がオフ状態
となるので、ラッチアップ状態は解除され、通常のＩＧ
ＢＴと同様の動作状態に移行する。なお、ここで使用す
る内蔵ＭＯＳＦＥＴ１ｂは、ＩＧＢＴ１ａとソース電位
で接続されているため、大きな耐圧を必要とせず、極め
て小容量のもので充分であることは、実施例１と同様で
ある。
は、等価回路にて判るように、ソース拡散領域８とチャ
ネル拡散領域７の抵抗成分Ｒを介して接続されている。
従って、ＩＧＢＴ１ａに流れる電流が大きくなると、こ
の抵抗成分Ｒによる降下電圧が内蔵ＭＯＳＦＥＴ１ｂの
閾値電圧を越え、内蔵ＭＯＳＦＥＴ１ｂが導通すること
となる。その結果、チャネル拡散領域７とソース拡散領
域８が同電位となり、寄生トランジスタ２２がオフ状態
となるので、ラッチアップ状態は解除され、通常のＩＧ
ＢＴと同様の動作状態に移行する。なお、ここで使用す
る内蔵ＭＯＳＦＥＴ１ｂは、ＩＧＢＴ１ａとソース電位
で接続されているため、大きな耐圧を必要とせず、極め
て小容量のもので充分であることは、実施例１と同様で
ある。
【００４７】上記のような本装置１の動作を図８に示す
タイミングチャートに基づき説明する。本図も、実施例
１の装置について説明した図３と同様のタイミングチャ
ートであり、本装置１のゲート電極１４に印加されるゲ
ート電圧の変化３１、内蔵ＭＯＳＦＥＴ１ｂのゲート電
極５１に印加される制御ゲート電圧３２、およびドレイ
ン電極１０とソース電極１２に流れる電流３３を示して
ある。先ず、時刻ｔ５に、ゲート電極１４に高電位が印
加されると、本装置１はオンとなる。この際、本装置
は、図７においてＲにて示すチャネル拡散領域７の抵抗
を大きく設定し、降下電圧が大きくなるように形成され
ているので、直ぐに寄生トランジスタ２２がオンとな
る。そして、このトランジスタ２２ともう１つの寄生ト
ランジスタ２１からなる寄生サイリスタがオンとなる。
従って、本装置はラッチアップ状態となり、オン抵抗は
Ｖ１として示すように非常に低い。これに対し、従来の
ＩＧＢＴでは、伝導度変調に達するまでに時間がかかる
ため、Ｖ２として示すようなターンオン時の過渡的なオ
ン電圧の上昇が発生する。従って、本装置においては、
従来のＩＧＢＴと異なり、過渡的な状態においても、非
常にオン電圧を低くすることができることが判る。
タイミングチャートに基づき説明する。本図も、実施例
１の装置について説明した図３と同様のタイミングチャ
ートであり、本装置１のゲート電極１４に印加されるゲ
ート電圧の変化３１、内蔵ＭＯＳＦＥＴ１ｂのゲート電
極５１に印加される制御ゲート電圧３２、およびドレイ
ン電極１０とソース電極１２に流れる電流３３を示して
ある。先ず、時刻ｔ５に、ゲート電極１４に高電位が印
加されると、本装置１はオンとなる。この際、本装置
は、図７においてＲにて示すチャネル拡散領域７の抵抗
を大きく設定し、降下電圧が大きくなるように形成され
ているので、直ぐに寄生トランジスタ２２がオンとな
る。そして、このトランジスタ２２ともう１つの寄生ト
ランジスタ２１からなる寄生サイリスタがオンとなる。
従って、本装置はラッチアップ状態となり、オン抵抗は
Ｖ１として示すように非常に低い。これに対し、従来の
ＩＧＢＴでは、伝導度変調に達するまでに時間がかかる
ため、Ｖ２として示すようなターンオン時の過渡的なオ
ン電圧の上昇が発生する。従って、本装置においては、
従来のＩＧＢＴと異なり、過渡的な状態においても、非
常にオン電圧を低くすることができることが判る。
【００４８】本装置がオンとなると、ドレイン電極から
ソース電極に流れる電流は、時間が経つに連れて徐々に
増加する。これと同時に、チャネル拡散領域７における
電圧降下も増加するため、寄生トランジスタ制御電極１
３とソース電極１２との電位差も増加する。従って、こ
の寄生トランジスタ制御電極１３と配線層５５ｃによっ
て接続されている内蔵ＭＯＳＦＥＴ１ｂの制御ゲート電
極５１の電位も増加する。そして、時刻ｔ６になると、
制御ゲート電極５１の電位が内蔵ＭＯＳＦＥＴ１ｂの閾
値Ｖｔｈを越えるため、内蔵ＭＯＳＦＥＴ１ｂが導通す
る。従って、ソース１に印加されている電位が、内蔵Ｍ
ＯＳＦＥＴ１ｂを経由して寄生トランジスタ制御電極１
３に印加される。この結果、チャネル拡散領域７の電位
は、ソース拡散領域８と同じ電位となり、寄生トランジ
スタ２２はオフとなる。このように、時刻ｔ６において
寄生トランジスタ２２が自動的にオフとなるので、本装
置は、寄生サイリスタがオン状態となったラッチアップ
状態から、通常のＩＧＢＴ状態に移行する。
ソース電極に流れる電流は、時間が経つに連れて徐々に
増加する。これと同時に、チャネル拡散領域７における
電圧降下も増加するため、寄生トランジスタ制御電極１
３とソース電極１２との電位差も増加する。従って、こ
の寄生トランジスタ制御電極１３と配線層５５ｃによっ
て接続されている内蔵ＭＯＳＦＥＴ１ｂの制御ゲート電
極５１の電位も増加する。そして、時刻ｔ６になると、
制御ゲート電極５１の電位が内蔵ＭＯＳＦＥＴ１ｂの閾
値Ｖｔｈを越えるため、内蔵ＭＯＳＦＥＴ１ｂが導通す
る。従って、ソース１に印加されている電位が、内蔵Ｍ
ＯＳＦＥＴ１ｂを経由して寄生トランジスタ制御電極１
３に印加される。この結果、チャネル拡散領域７の電位
は、ソース拡散領域８と同じ電位となり、寄生トランジ
スタ２２はオフとなる。このように、時刻ｔ６において
寄生トランジスタ２２が自動的にオフとなるので、本装
置は、寄生サイリスタがオン状態となったラッチアップ
状態から、通常のＩＧＢＴ状態に移行する。
【００４９】ラッチアップが継続している状態下では、
ソース電極１２とドレイン電極１０に流れる電流を遮断
しなければ装置をオフ状態に移行することはできない。
しかし、本装置においては、装置を流れる電流の増加に
より、内蔵ＭＯＳＦＥＴがオンとなり、装置がラッチア
ップ状態からＩＧＢＴ状態に移行する。このため、時刻
ｔ７において、ゲート電極１７に印加されるゲート電位
ＶＧ１を低電位とすることで、装置をオフ状態にするこ
とが可能である。なお、本装置のラッチアップおよびＩ
ＧＢＴの各状態における電子、正孔の状態は、実施例１
において説明したと同様であるので、説明を省略する。
ソース電極１２とドレイン電極１０に流れる電流を遮断
しなければ装置をオフ状態に移行することはできない。
しかし、本装置においては、装置を流れる電流の増加に
より、内蔵ＭＯＳＦＥＴがオンとなり、装置がラッチア
ップ状態からＩＧＢＴ状態に移行する。このため、時刻
ｔ７において、ゲート電極１７に印加されるゲート電位
ＶＧ１を低電位とすることで、装置をオフ状態にするこ
とが可能である。なお、本装置のラッチアップおよびＩ
ＧＢＴの各状態における電子、正孔の状態は、実施例１
において説明したと同様であるので、説明を省略する。
【００５０】このように、本例の装置においては、内蔵
ＭＯＳＦＥＴの制御をチャネル拡散領域７の電圧降下に
より行なっている。従って、本装置は、実施例１と同様
に、スイッチング損失を減じながら高周波に追従可能で
あり、端子数は従来のＩＧＢＴと同様に３端子とするこ
とができる装置である。このため、電力変換装置など、
スイッチング素子が組み込まれる装置側を変更すること
なく、スイッチング損失の少ない本装置を適用すること
ができ、非常に応用範囲の広い装置である。
ＭＯＳＦＥＴの制御をチャネル拡散領域７の電圧降下に
より行なっている。従って、本装置は、実施例１と同様
に、スイッチング損失を減じながら高周波に追従可能で
あり、端子数は従来のＩＧＢＴと同様に３端子とするこ
とができる装置である。このため、電力変換装置など、
スイッチング素子が組み込まれる装置側を変更すること
なく、スイッチング損失の少ない本装置を適用すること
ができ、非常に応用範囲の広い装置である。
【００５１】なお、いずれの実施例のＩＧＢＴにおいて
も、伝導度変調層４をｎ- 型としたが、各領域を逆の導
電型とすることによって、逆導電型のＩＧＢＴを形成す
ることができる。また、酸化膜を使用したＭＯＳ型構造
に代えて、窒化膜等を使用したＭＩＳ型構造も実現でき
る。
も、伝導度変調層４をｎ- 型としたが、各領域を逆の導
電型とすることによって、逆導電型のＩＧＢＴを形成す
ることができる。また、酸化膜を使用したＭＯＳ型構造
に代えて、窒化膜等を使用したＭＩＳ型構造も実現でき
る。
【００５２】
【発明の効果】以上のとおり、本発明においては、伝導
度変調層表面側のチャネル拡散層に寄生トランジスタ制
御電極が導電接続され、寄生トランジスタ制御電極とソ
ース電極とを、ショート状態およびオープン状態のいず
れかの状態に制御可能なスイッチング素子又は外部ＭＩ
ＳＦＥを有することを特徴とする。従って、本発明によ
れば、外部ＭＩＳＦＥまたはＩＧＢＴと同一基板上のス
イッチング素子のスイッチング動作によって、ＩＧＢＴ
をターンオン動作させるときには、ソース電極と寄生ト
ランジスタ制御電極とをオープン状態にして、寄生トラ
ンジスタ（寄生サイリスタ）をオン状態とし、通常のキ
ャリヤ注入に加えて、ラッチアップ現象によるキャリヤ
注入を利用する。このため、伝導度変調層は速やかに伝
導度変調状態となるので、動作周波数が高い場合であっ
ても、伝導度変調型ＭＩＳＦＥＴのオン損失が低いとい
う効果を奏する。また、ソース電極と寄生トランジスタ
制御電極とをショート状態とすることによって、寄生ト
ランジスタをオフ状態とすることができるので、伝導度
変調型ＭＩＳＦＥＴのターンオフ動作を妨げることがな
い。
度変調層表面側のチャネル拡散層に寄生トランジスタ制
御電極が導電接続され、寄生トランジスタ制御電極とソ
ース電極とを、ショート状態およびオープン状態のいず
れかの状態に制御可能なスイッチング素子又は外部ＭＩ
ＳＦＥを有することを特徴とする。従って、本発明によ
れば、外部ＭＩＳＦＥまたはＩＧＢＴと同一基板上のス
イッチング素子のスイッチング動作によって、ＩＧＢＴ
をターンオン動作させるときには、ソース電極と寄生ト
ランジスタ制御電極とをオープン状態にして、寄生トラ
ンジスタ（寄生サイリスタ）をオン状態とし、通常のキ
ャリヤ注入に加えて、ラッチアップ現象によるキャリヤ
注入を利用する。このため、伝導度変調層は速やかに伝
導度変調状態となるので、動作周波数が高い場合であっ
ても、伝導度変調型ＭＩＳＦＥＴのオン損失が低いとい
う効果を奏する。また、ソース電極と寄生トランジスタ
制御電極とをショート状態とすることによって、寄生ト
ランジスタをオフ状態とすることができるので、伝導度
変調型ＭＩＳＦＥＴのターンオフ動作を妨げることがな
い。
【００５３】
【００５４】
【００５５】また、スイッチング素子が伝導度変調層上
に形成されたＭＩＳＦＥＴであり、当該ＭＩＳＦＥＴを
構成する制御ドレイン領域と制御ゲート電極とが、寄生
トランジスタ制御電極と接続されている場合において
は、その制御ゲート電極と制御ドレイン領域とを短絡す
ることにより、３端子素子でありながら、サイリスタと
ＩＧＢＴの両者の長所を取り入れた装置を実現すること
が可能となる。
に形成されたＭＩＳＦＥＴであり、当該ＭＩＳＦＥＴを
構成する制御ドレイン領域と制御ゲート電極とが、寄生
トランジスタ制御電極と接続されている場合において
は、その制御ゲート電極と制御ドレイン領域とを短絡す
ることにより、３端子素子でありながら、サイリスタと
ＩＧＢＴの両者の長所を取り入れた装置を実現すること
が可能となる。
【図１】本発明の実施例１に係る半導体装置の断面図で
ある。
ある。
【図２】図１に示す半導体装置の構成を示す等価回路図
である。
である。
【図３】本発明の実施例１および実施例２に係る伝導度
変調型ＭＯＳＦＥＴの動作状態を示すタイミングチャー
ト図である。
変調型ＭＯＳＦＥＴの動作状態を示すタイミングチャー
ト図である。
【図４】本発明の実施例２に係る伝導度変調型ＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
【図５】図４に示す伝導度変調型ＭＯＳＦＥＴの構成を
示す等価回路図である。
示す等価回路図である。
【図６】本発明の実施例３に係る伝導度変調形ＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
【図７】図６に示す伝導度変調形ＭＯＳＦＥＴの構成を
示す等価回路図である。
示す等価回路図である。
【図８】図６に示す伝導度変調形ＭＯＳＦＥＴの動作状
態を示すタイミングチャート図である。
態を示すタイミングチャート図である。
【図９】従来の伝導度変調型ＭＯＳＦＥＴの断面図であ
る。
る。
【図１０】従来の伝導度変調型ＭＯＳＦＥＴの過渡ター
ン特性を示すグラフ図である。
ン特性を示すグラフ図である。
１・・・半導体装置 １ａ・・・ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ） １ｂ・・・内蔵ＭＯＳＦＥＴ ２・・・ｐ+ 型半導体基板 ４・・・ｎ- 型伝導度変調層 ６・・・ポリシリコンゲート ７，５２・・・ｐ型チャネル拡散領域 ８，５３・・・ｎ+ 型ソース拡散領域 ９・・・ｐ+ 型コンタクト領域 １０・・・ドレイン電極 １１ａ・・・第１のＭＯＳ部 １２，１２ａ，１２ｂ，１２ｃ・・・ソース電極 １３・・・寄生トランジスタ制御電極 １４・・・ゲート電極 ５４・・・ｎ+ 型ドレイン拡散領域 Ｓ，Ｓ1 ・・・ソース端子 Ｄ・・・ドレイン端子 Ｇ1 ・・・第１のゲート端子 Ｇ2 ・・・第２のゲート端子 Ｓ2 ・・・寄生トランジスタ制御端子
Claims (4)
- 【請求項１】 第１導電型の伝導度変調層と、この伝導
度変調層上に形成されたゲート電極を備える第１導電型
のＭＩＳ部と、このＭＩＳ部を構成する第２導電型のチ
ャネル拡散層の表面側に形成されソース電極が接続され
る第１導電型のソース領域と、前記ＭＩＳ部と対峙して
前記伝導度変調層と導電接続するように形成され、ドレ
イン電極が接続される第２導電型のドレイン領域とを有
する伝導度変調型ＭＩＳＦＥＴであって、前記チャネル
拡散層には、寄生トランジスタ制御用電極が導電接続さ
れており、前記寄生トランジスタ制御電極と前記ソース
電極とを、ショート状態およびオープン状態のいずれか
の状態に制御可能な外部ＭＩＳＦＥＴを有することを特
徴とする半導体装置。 - 【請求項２】 第１導電型の伝導度変調層と、この伝導
度変調層上に形成されたゲート電極を備える第１導電型
のＭＩＳ部と、このＭＩＳ部を構成する第２導電型のチ
ャネル拡散層の表面側に形成されソース電極が接続され
る第１導電型のソース領域と、前記ＭＩＳ部と対峙して
前記伝導度変調層と導電接続するように形成され、ドレ
イン電極が接続される第２導電型のドレイン領域とを有
する伝導度変調型ＭＩＳＦＥＴであって、前記チャネル
拡散層には、寄生トランジスタ制御用電極が導電接続さ
れており、前記寄生トランジスタ制御電極と前記ソース
電極とを、ショート状態およびオープン状態のいずれか
の状態に制御可能なスイッチング素子を有することを特
徴とする半導体装置。 - 【請求項３】 請求項２において、前記スイッチング素
子は、前記伝導度変調層上に形成されたＭＩＳＦＥＴで
あること特徴とする半導体装置。 - 【請求項４】 請求項２において、前記スイッチング素
子は、前記伝導度変調層上に形成されたＭＩＳＦＥＴで
あり、当該ＭＩＳＦＥＴを構成する制御ドレイン領域と
制御ゲート電極とが、前記寄生トランジスタ制御電極と
接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10659092A JP3182862B2 (ja) | 1991-05-31 | 1992-04-24 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12947691 | 1991-05-31 | ||
| JP34663391 | 1991-12-27 | ||
| JP3-129476 | 1991-12-27 | ||
| JP3-346633 | 1991-12-27 | ||
| JP10659092A JP3182862B2 (ja) | 1991-05-31 | 1992-04-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235363A JPH05235363A (ja) | 1993-09-10 |
| JP3182862B2 true JP3182862B2 (ja) | 2001-07-03 |
Family
ID=27310768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10659092A Expired - Fee Related JP3182862B2 (ja) | 1991-05-31 | 1992-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3182862B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69941769D1 (en) * | 1998-02-02 | 2010-01-21 | Cree Inc | Sic transistor |
| FR2879350A1 (fr) | 2004-12-15 | 2006-06-16 | St Microelectronics Sa | Commutateur bidirectionnel a commande en tension |
| JP7320910B2 (ja) | 2020-09-18 | 2023-08-04 | 株式会社東芝 | 半導体装置およびその制御方法 |
-
1992
- 1992-04-24 JP JP10659092A patent/JP3182862B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235363A (ja) | 1993-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5396087A (en) | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up | |
| JP3243902B2 (ja) | 半導体装置 | |
| JP3163677B2 (ja) | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 | |
| JPH04343476A (ja) | 金属酸化物半導体電界効果型トランジスタ回路 | |
| JPH05509443A (ja) | 集積パワースイッチ構造 | |
| JPH0883897A (ja) | Ｍｏｓ制御型サイリスタ | |
| JP3149773B2 (ja) | 電流制限回路を備えた絶縁ゲートバイポーラトランジスタ | |
| US5349212A (en) | Semiconductor device having thyristor structure | |
| US5245202A (en) | Conductivity modulation type misfet and a control circuit thereof | |
| US5294816A (en) | Unit cell arrangement for emitter switched thyristor with base resistance control | |
| JP3163850B2 (ja) | 半導体装置 | |
| JP2946750B2 (ja) | 半導体装置 | |
| JPH03194974A (ja) | Ｍｏｓ型半導体装置 | |
| US5925900A (en) | Emitter-switched thyristor having a floating ohmic contact | |
| JPH06350076A (ja) | 半導体装置およびその駆動方法 | |
| JP2653095B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| JP3182862B2 (ja) | 半導体装置 | |
| JP3161092B2 (ja) | デュアルゲートｍｏｓサイリスタ | |
| JP3163746B2 (ja) | 半導体装置 | |
| JP2003158269A (ja) | 絶縁ゲートバイポーラトランジスタ | |
| JP2700026B2 (ja) | 絶縁ゲートバイポーラ導通形トランジスタ | |
| JP3300563B2 (ja) | 絶縁ゲート型電力用半導体装置 | |
| JPH0645592A (ja) | 複合型半導体装置 | |
| JPH05335556A (ja) | Ｍｉｓゲート型サイリスタを備えた半導体装置 | |
| JPH06351225A (ja) | 絶縁ゲート型サイリスタの駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080427 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090427 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |