JPH06350076A - 半導体装置およびその駆動方法 - Google Patents
半導体装置およびその駆動方法Info
- Publication number
- JPH06350076A JPH06350076A JP5141799A JP14179993A JPH06350076A JP H06350076 A JPH06350076 A JP H06350076A JP 5141799 A JP5141799 A JP 5141799A JP 14179993 A JP14179993 A JP 14179993A JP H06350076 A JPH06350076 A JP H06350076A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- layer
- electrode
- semiconductor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 99
- 238000000034 method Methods 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 241000863814 Thyris Species 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】本発明は、ターンオン／ターンオフが可能な電
力用素子において、オン電圧が低いままで高速なターン
オフができるようにすることを最も主要な特徴とする。 【構成】たとえば、Ｐ1 層１１上にＮ1 層１２を積層
し、このＮ1 層１２の表面にＰ2 層１３およびＰ3 層１
４を形成するとともに、このＰ3 層１４の表面にＮ2 層
１５を形成する。また、Ｐ2 層１３およびＮ2 層１５の
上にはＥ電極１６を、Ｐ3 層１４間のＮ1 層１２上には
Ｇ1 電極１８を、Ｐ2 層１３，Ｐ3 層１４間のＮ1 層１
２上にはＧ2 電極２０を、Ｐ1 層１１下にはＣ電極２１
をそれぞれ設ける。そして、Ｇ1 電極１８およびＧ2 電
極２０のバイアスのタイミングを制御することで、サイ
リスタとしての動作モードとＩＧＢＴとしての動作モー
ドとを切り換えることができる構成となっている。
力用素子において、オン電圧が低いままで高速なターン
オフができるようにすることを最も主要な特徴とする。 【構成】たとえば、Ｐ1 層１１上にＮ1 層１２を積層
し、このＮ1 層１２の表面にＰ2 層１３およびＰ3 層１
４を形成するとともに、このＰ3 層１４の表面にＮ2 層
１５を形成する。また、Ｐ2 層１３およびＮ2 層１５の
上にはＥ電極１６を、Ｐ3 層１４間のＮ1 層１２上には
Ｇ1 電極１８を、Ｐ2 層１３，Ｐ3 層１４間のＮ1 層１
２上にはＧ2 電極２０を、Ｐ1 層１１下にはＣ電極２１
をそれぞれ設ける。そして、Ｇ1 電極１８およびＧ2 電
極２０のバイアスのタイミングを制御することで、サイ
リスタとしての動作モードとＩＧＢＴとしての動作モー
ドとを切り換えることができる構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、ゲート制御によりタ
ーンオフが可能な半導体装置およびその駆動方法に関す
るもので、特に電力用素子として使用されるものであ
る。
ーンオフが可能な半導体装置およびその駆動方法に関す
るもので、特に電力用素子として使用されるものであ
る。
【０００２】
【従来の技術】近年、ゲート制御によりターンオン／タ
ーンオフが可能な電力用素子として、たとえばＩＧＢＴ
（（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ），１９９０ ＩＥＥＥ．ＰＥＳ
Ｃ（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ Ｐｏｗｅｒ Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ）、Ｊｕｎｅ１０〜１５，１９９０；Ｐ．
９〜Ｐ．１６））、またはＢＲＴ（（Ｂａｓｅ Ｒｅｓ
ｉｓｔａｎｃｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓ
ｔｏｒ），１９９１ ＩＥＥＥ．ＩＳＰＳＤ（Ｐｒｏｃ
ｅｅｄｉｎｇｓｏｆ ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎ
ｄ ＩＣｓ）、Ａｐｒｉｌ２２〜２４，１９９１；Ｐ．
１３８〜Ｐ．１４１））が利用されている。
ーンオフが可能な電力用素子として、たとえばＩＧＢＴ
（（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ），１９９０ ＩＥＥＥ．ＰＥＳ
Ｃ（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ Ｐｏｗｅｒ Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆ
ｅｒｅｎｃｅ）、Ｊｕｎｅ１０〜１５，１９９０；Ｐ．
９〜Ｐ．１６））、またはＢＲＴ（（Ｂａｓｅ Ｒｅｓ
ｉｓｔａｎｃｅ Ｃｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉｓ
ｔｏｒ），１９９１ ＩＥＥＥ．ＩＳＰＳＤ（Ｐｒｏｃ
ｅｅｄｉｎｇｓｏｆ ｔｈｅ ３ｒｄ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎ
ｄ ＩＣｓ）、Ａｐｒｉｌ２２〜２４，１９９１；Ｐ．
１３８〜Ｐ．１４１））が利用されている。
【０００３】しかしながら、上記した従来のＩＧＢＴに
おいては、高速なターンオン／ターンオフが可能である
が、高電流領域でのオン電圧が高くなるという欠点があ
った。また、ＢＲＴの場合には、高電流領域でのオン電
圧はさほど高くないが、ターンオフ時間が長く、ターン
オフ能力も低いという欠点があった。
おいては、高速なターンオン／ターンオフが可能である
が、高電流領域でのオン電圧が高くなるという欠点があ
った。また、ＢＲＴの場合には、高電流領域でのオン電
圧はさほど高くないが、ターンオフ時間が長く、ターン
オフ能力も低いという欠点があった。
【０００４】
【発明が解決しようとする課題】上記したように、従来
においては、ＩＧＢＴの場合、高速なターンオン／ター
ンオフが可能であるが、高電流領域でのオン電圧が高
く、ＢＲＴの場合、高電流領域でのオン電圧は低いが、
ターンオフ時間が長く、ターンオフ能力も低いなどの問
題があった。
においては、ＩＧＢＴの場合、高速なターンオン／ター
ンオフが可能であるが、高電流領域でのオン電圧が高
く、ＢＲＴの場合、高電流領域でのオン電圧は低いが、
ターンオフ時間が長く、ターンオフ能力も低いなどの問
題があった。
【０００５】そこで、この発明は、高電流領域でのオン
電圧が低く、かつ制御可能なターンオフ電流が大きくて
高速なターンオフが可能な半導体装置およびその駆動方
法を提供することを目的としている。
電圧が低く、かつ制御可能なターンオフ電流が大きくて
高速なターンオフが可能な半導体装置およびその駆動方
法を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第１導電型の
第１の半導体領域と、この第１の半導体領域の一方面に
形成された第２導電型の第２の半導体領域と、この第２
の半導体領域の表面に形成されたそれぞれ複数の第１導
電型の第３，第４の半導体領域と、この第４の半導体領
域の表面に形成された第２導電型の第５の半導体領域
と、この第５の半導体領域および前記第３の半導体領域
上にそれぞれ設けられ、電気的に接続された第１の電極
と、互いに隣接する２つの、前記第４の半導体領域の相
互間にゲート絶縁膜を介して設けられた第２の電極と、
前記第３の半導体領域とこれに隣接する前記第２の半導
体領域との間にゲート絶縁膜を介して設けられた第３の
電極と、前記第１の半導体領域の他方面に設けられた第
４の電極とから構成されている。
めに、この発明の半導体装置にあっては、第１導電型の
第１の半導体領域と、この第１の半導体領域の一方面に
形成された第２導電型の第２の半導体領域と、この第２
の半導体領域の表面に形成されたそれぞれ複数の第１導
電型の第３，第４の半導体領域と、この第４の半導体領
域の表面に形成された第２導電型の第５の半導体領域
と、この第５の半導体領域および前記第３の半導体領域
上にそれぞれ設けられ、電気的に接続された第１の電極
と、互いに隣接する２つの、前記第４の半導体領域の相
互間にゲート絶縁膜を介して設けられた第２の電極と、
前記第３の半導体領域とこれに隣接する前記第２の半導
体領域との間にゲート絶縁膜を介して設けられた第３の
電極と、前記第１の半導体領域の他方面に設けられた第
４の電極とから構成されている。
【０００７】また、この発明の半導体装置の駆動方法に
あっては、第１導電型の第１の半導体領域と、この第１
の半導体領域の一方面に形成された第２導電型の第２の
半導体領域と、この第２の半導体領域の表面に形成され
たそれぞれ複数の第１導電型の第３，第４の半導体領域
と、この第４の半導体領域の表面に形成された第２導電
型の第５の半導体領域と、この第５の半導体領域および
前記第３の半導体領域上にそれぞれ設けられ、電気的に
接続された第１の電極と、互いに隣接する２つの、前記
第４の半導体領域の相互間にゲート絶縁膜を介して設け
られた第２の電極と、前記第３の半導体領域とこれに隣
接する前記第２の半導体領域との間にゲート絶縁膜を介
して設けられた第３の電極と、前記第１の半導体領域の
他方面に設けられた第４の電極とを具備してなり、前記
第２の電極に電圧を印加して、前記第４の半導体領域の
表面に第２導電型のチャネル層を形成せしめるように駆
動するとともに、この第４の半導体領域の表面に第２導
電型のチャネル層を形成せしめた状態で、所定の期間、
前記第３の電極に電圧を印加して、前記第２の半導体領
域の表面に第１導電型のチャネル層を形成せしめるよう
に駆動するようになっている。
あっては、第１導電型の第１の半導体領域と、この第１
の半導体領域の一方面に形成された第２導電型の第２の
半導体領域と、この第２の半導体領域の表面に形成され
たそれぞれ複数の第１導電型の第３，第４の半導体領域
と、この第４の半導体領域の表面に形成された第２導電
型の第５の半導体領域と、この第５の半導体領域および
前記第３の半導体領域上にそれぞれ設けられ、電気的に
接続された第１の電極と、互いに隣接する２つの、前記
第４の半導体領域の相互間にゲート絶縁膜を介して設け
られた第２の電極と、前記第３の半導体領域とこれに隣
接する前記第２の半導体領域との間にゲート絶縁膜を介
して設けられた第３の電極と、前記第１の半導体領域の
他方面に設けられた第４の電極とを具備してなり、前記
第２の電極に電圧を印加して、前記第４の半導体領域の
表面に第２導電型のチャネル層を形成せしめるように駆
動するとともに、この第４の半導体領域の表面に第２導
電型のチャネル層を形成せしめた状態で、所定の期間、
前記第３の電極に電圧を印加して、前記第２の半導体領
域の表面に第１導電型のチャネル層を形成せしめるよう
に駆動するようになっている。
【０００８】
【作用】この発明は、上記した手段により、サイリスタ
とＩＧＢＴの２つのモードで動作できるようになるた
め、高電流領域でのオン電圧が低いままでターンオフ能
力を向上することが可能となるものである。
とＩＧＢＴの２つのモードで動作できるようになるた
め、高電流領域でのオン電圧が低いままでターンオフ能
力を向上することが可能となるものである。
【０００９】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１，図２は、本発明にかかる電力用
素子の概略構成を示すものである。すなわち、この電力
用素子は、たとえばＰ1 層（第１導電型の第１の半導体
領域）１１、このＰ1 層１１の上に設けられたＮ1 層
（第２導電型の第２の半導体領域）１２、このＮ1 層１
２の表面に形成された複数のＰ2 層（第１導電型の第３
の半導体領域）１３およびＰ3 層（第１導電型の第４の
半導体領域）１４、このＰ3 層１４の表面にそれぞれ形
成されたＮ2 層（第２導電型の第５の半導体領域）１５
からなっている。
照して説明する。図１，図２は、本発明にかかる電力用
素子の概略構成を示すものである。すなわち、この電力
用素子は、たとえばＰ1 層（第１導電型の第１の半導体
領域）１１、このＰ1 層１１の上に設けられたＮ1 層
（第２導電型の第２の半導体領域）１２、このＮ1 層１
２の表面に形成された複数のＰ2 層（第１導電型の第３
の半導体領域）１３およびＰ3 層（第１導電型の第４の
半導体領域）１４、このＰ3 層１４の表面にそれぞれ形
成されたＮ2 層（第２導電型の第５の半導体領域）１５
からなっている。
【００１０】この場合、上記Ｐ2 層１３およびＰ3 層１
４は、Ｐ2 層１３の相互間に２つのＰ3 層１４がそれぞ
れ配設され、これらＰ2 層１３およびＰ3 層１４は部分
的に接続された構成となっている。
４は、Ｐ2 層１３の相互間に２つのＰ3 層１４がそれぞ
れ配設され、これらＰ2 層１３およびＰ3 層１４は部分
的に接続された構成となっている。
【００１１】そして、上記Ｐ2 層１３の上面および前記
Ｐ3 層１４の表面に設けられたＮ2層１５の上面にはそ
れぞれエミッタ（Ｅ）をなす第１の電極としてのＥ電極
１６が、またこれらＥ電極１６の相互間で、かつ前記Ｎ
1 層１２，Ｐ3 層１４，Ｎ2層１５の表面部分にはそれ
ぞれゲート絶縁膜である酸化膜１７を介して第１のゲー
ト（Ｇ）電極をなす第２の電極としてのＧ1 電極１８
が、また上記Ｅ電極１６の相互間で、かつ前記Ｎ1 層１
２，Ｐ2 層１３，Ｐ3 層１４，Ｎ2 層１５の表面部分に
はそれぞれゲート絶縁膜である酸化膜１９を介して第２
のゲート（Ｇ）電極をなす第３の電極としてのＧ2 電極
２０が、さらに前記Ｐ1 層１１の下面側にはコレクタ
（Ｃ）をなす第４の電極としてＣ電極２１が設けられた
構成とされている。
Ｐ3 層１４の表面に設けられたＮ2層１５の上面にはそ
れぞれエミッタ（Ｅ）をなす第１の電極としてのＥ電極
１６が、またこれらＥ電極１６の相互間で、かつ前記Ｎ
1 層１２，Ｐ3 層１４，Ｎ2層１５の表面部分にはそれ
ぞれゲート絶縁膜である酸化膜１７を介して第１のゲー
ト（Ｇ）電極をなす第２の電極としてのＧ1 電極１８
が、また上記Ｅ電極１６の相互間で、かつ前記Ｎ1 層１
２，Ｐ2 層１３，Ｐ3 層１４，Ｎ2 層１５の表面部分に
はそれぞれゲート絶縁膜である酸化膜１９を介して第２
のゲート（Ｇ）電極をなす第３の電極としてのＧ2 電極
２０が、さらに前記Ｐ1 層１１の下面側にはコレクタ
（Ｃ）をなす第４の電極としてＣ電極２１が設けられた
構成とされている。
【００１２】上記Ｅ電極１６のそれぞれは、たとえばア
ルミニウム（Ａｌ）のような金属により形成され、これ
らは部分的に接続されて端子Ｅから電圧が印加されるよ
うになっている。
ルミニウム（Ａｌ）のような金属により形成され、これ
らは部分的に接続されて端子Ｅから電圧が印加されるよ
うになっている。
【００１３】上記Ｇ1 電極１８のそれぞれは、たとえば
ポリシリコンにより形成され、端子Ｇ1 を介してバイア
スされるようになっている。上記Ｇ2 電極２０のそれぞ
れは、たとえばポリシリコンにより形成され、端子Ｇ2
を介してバイアスされるようになっている。
ポリシリコンにより形成され、端子Ｇ1 を介してバイア
スされるようになっている。上記Ｇ2 電極２０のそれぞ
れは、たとえばポリシリコンにより形成され、端子Ｇ2
を介してバイアスされるようになっている。
【００１４】上記Ｃ電極２１は、たとえばＡｌのような
金属により形成され、端子Ｃから電圧が印加されるよう
になっている。上記Ｐ1 層１１は、たとえばシリコン
（Ｓｉ）にボロン（Ｂ）などのＰ型不純物が添加され
て、その濃度が約１×１０19／ｃｍ3 とされている。
金属により形成され、端子Ｃから電圧が印加されるよう
になっている。上記Ｐ1 層１１は、たとえばシリコン
（Ｓｉ）にボロン（Ｂ）などのＰ型不純物が添加され
て、その濃度が約１×１０19／ｃｍ3 とされている。
【００１５】上記Ｎ1 層１２は、たとえばＳｉにリン
（Ｐ）などのＮ型不純物が添加されて、その比抵抗値が
約１００Ωｃｍとされている。上記Ｐ2 層１３は、たと
えばＳｉにＢなどのＰ型不純物が添加されて、その濃度
が約１×１０17〜１×１０19／ｃｍ3 とされている。
（Ｐ）などのＮ型不純物が添加されて、その比抵抗値が
約１００Ωｃｍとされている。上記Ｐ2 層１３は、たと
えばＳｉにＢなどのＰ型不純物が添加されて、その濃度
が約１×１０17〜１×１０19／ｃｍ3 とされている。
【００１６】上記Ｐ3 層１４は、たとえばＳｉにＢなど
のＰ型不純物が添加されて、その濃度が約１×１０17〜
１×１０19／ｃｍ3 とされている。上記Ｎ2 層１５は、
たとえばＳｉにヒ素（Ａｓ）などのＮ型不純物が添加さ
れて、その濃度が約１×１０20／ｃｍ3 とされている。
のＰ型不純物が添加されて、その濃度が約１×１０17〜
１×１０19／ｃｍ3 とされている。上記Ｎ2 層１５は、
たとえばＳｉにヒ素（Ａｓ）などのＮ型不純物が添加さ
れて、その濃度が約１×１０20／ｃｍ3 とされている。
【００１７】なお、本実施例の場合、Ｐ1 層１１，Ｎ1
層１２，Ｐ2 層１３，Ｐ3 層１４，Ｎ2 層１５、および
各電極１６，１８，２０，２１を一構成単位とし、この
単位が図のように繰り返し配置されたパターン構成とな
っている。
層１２，Ｐ2 層１３，Ｐ3 層１４，Ｎ2 層１５、および
各電極１６，１８，２０，２１を一構成単位とし、この
単位が図のように繰り返し配置されたパターン構成とな
っている。
【００１８】図３は、上記した電力用素子の等価回路を
示すものである。すなわち、端子Ｅには、ＭＯＳトラン
ジスタＴＲ1 ，ＴＲ2 のソースＳ（または、ドレイン
Ｄ）、ＮＰＮトランジスタＴｒ1 のエミッタ（Ｅ）、お
よび抵抗Ｒの一端がそれぞれ接続され、端子Ｃには、Ｐ
ＮＰトランジスタＴｒ2 のコレクタ（Ｃ）が接続されて
いる。
示すものである。すなわち、端子Ｅには、ＭＯＳトラン
ジスタＴＲ1 ，ＴＲ2 のソースＳ（または、ドレイン
Ｄ）、ＮＰＮトランジスタＴｒ1 のエミッタ（Ｅ）、お
よび抵抗Ｒの一端がそれぞれ接続され、端子Ｃには、Ｐ
ＮＰトランジスタＴｒ2 のコレクタ（Ｃ）が接続されて
いる。
【００１９】上記ＭＯＳトランジスタＴＲ1 のゲートＧ
は端子Ｇ1 に接続され、ドレインＤ（または、ソース
Ｓ）は上記ＮＰＮトランジスタＴｒ1 のコレクタ
（Ｃ）、および上記ＰＮＰトランジスタＴｒ2 のベース
（Ｂ）にそれぞれ接続されている。
は端子Ｇ1 に接続され、ドレインＤ（または、ソース
Ｓ）は上記ＮＰＮトランジスタＴｒ1 のコレクタ
（Ｃ）、および上記ＰＮＰトランジスタＴｒ2 のベース
（Ｂ）にそれぞれ接続されている。
【００２０】上記ＭＯＳトランジスタＴＲ2 のゲートＧ
は端子Ｇ2 に接続され、ドレインＤ（または、ソース
Ｓ）は上記抵抗Ｒの他端、上記ＮＰＮトランジスタＴｒ
1 のベース（Ｂ）、および上記ＰＮＰトランジスタＴｒ
2 のエミッタ（Ｅ）にそれぞれ接続されている。
は端子Ｇ2 に接続され、ドレインＤ（または、ソース
Ｓ）は上記抵抗Ｒの他端、上記ＮＰＮトランジスタＴｒ
1 のベース（Ｂ）、および上記ＰＮＰトランジスタＴｒ
2 のエミッタ（Ｅ）にそれぞれ接続されている。
【００２１】この場合、前記の図２に示した、Ｎ1 層１
２と、このＮ1 層１２を囲むＰ3 層１４、およびＧ1 電
極１８により、上記のＭＯＳトランジスタＴＲ1 が構成
されている。
２と、このＮ1 層１２を囲むＰ3 層１４、およびＧ1 電
極１８により、上記のＭＯＳトランジスタＴＲ1 が構成
されている。
【００２２】同様に、Ｎ1 層１２、Ｐ3 層１４、Ｎ2 層
１５、およびＧ2 電極２０により、上記のＭＯＳトラン
ジスタＴＲ2 が構成されている。同様に、Ｎ1 層１２、
Ｐ3 層１４、Ｎ2 層１５により、上記のＮＰＮトランジ
スタＴｒ1 が構成されている。
１５、およびＧ2 電極２０により、上記のＭＯＳトラン
ジスタＴＲ2 が構成されている。同様に、Ｎ1 層１２、
Ｐ3 層１４、Ｎ2 層１５により、上記のＮＰＮトランジ
スタＴｒ1 が構成されている。
【００２３】同様に、Ｐ1 層１１、Ｎ1 層１２、Ｐ2 層
１３またはＰ3 層１４により、上記のＰＮＰトランジス
タＴｒ2 が構成されている。次に、上記した構成におけ
る動作を、図４に示す波形図を用いて説明する。
１３またはＰ3 層１４により、上記のＰＮＰトランジス
タＴｒ2 が構成されている。次に、上記した構成におけ
る動作を、図４に示す波形図を用いて説明する。
【００２４】たとえば、時間ｔ1 のタイミングにおい
て、端子Ｇ1 を介してＧ1 電極１８がバイアスされたと
する。すると、Ｐ3 層１４の表面にＮ型反転チャネル層
（第２導電型のチャネル層）が形成される。
て、端子Ｇ1 を介してＧ1 電極１８がバイアスされたと
する。すると、Ｐ3 層１４の表面にＮ型反転チャネル層
（第２導電型のチャネル層）が形成される。
【００２５】この場合、端子Ｅ，Ｃ間への電圧の印加に
ともなう電子（ｅｌｎ）は、Ｅ電極１６より、Ｎ2 層１
５、Ｐ3 層１４上のＮ型反転チャネル層、Ｎ1 層１２、
Ｐ1層１１を経て、Ｃ電極２１へと流れる。
ともなう電子（ｅｌｎ）は、Ｅ電極１６より、Ｎ2 層１
５、Ｐ3 層１４上のＮ型反転チャネル層、Ｎ1 層１２、
Ｐ1層１１を経て、Ｃ電極２１へと流れる。
【００２６】また、正孔（ｈｏｌｅ）は、電子とは反対
の経路でＣ電極２１よりＥ電極１６へと流れる。これに
より、Ｅ−Ｃ間の電位差ＶCEは急激に減少し、逆に素子
電流Ｉｃは増加する。
の経路でＣ電極２１よりＥ電極１６へと流れる。これに
より、Ｅ−Ｃ間の電位差ＶCEは急激に減少し、逆に素子
電流Ｉｃは増加する。
【００２７】こうして、正孔が、Ｐ1 層１１、Ｎ1 層１
２、Ｐ3 層１４、Ｎ2 層１５と流れることにより、電子
は、Ｎ2 層１５、Ｐ3 層１４、Ｎ1 層１２、Ｐ1 層１１
と流れるようになって、素子はラッチアップ（ターンオ
ン）する。
２、Ｐ3 層１４、Ｎ2 層１５と流れることにより、電子
は、Ｎ2 層１５、Ｐ3 層１４、Ｎ1 層１２、Ｐ1 層１１
と流れるようになって、素子はラッチアップ（ターンオ
ン）する。
【００２８】すなわち、Ｇ1 電極１８のみをバイアスし
た場合には、サイリスタとして動作させることが可能
（サイリスタモード）となり、オン電圧を低くできる。
なお、オン状態になった後（時間ｔ1 〜）においては、
Ｇ1 電極１８へのバイアスは特に必要としない。
た場合には、サイリスタとして動作させることが可能
（サイリスタモード）となり、オン電圧を低くできる。
なお、オン状態になった後（時間ｔ1 〜）においては、
Ｇ1 電極１８へのバイアスは特に必要としない。
【００２９】一方、Ｐ3 層１４の表面にＮ型反転チャネ
ル層が形成されるようにＧ1 電極１８をバイアスした状
態において、端子Ｇ2 を介してＧ2 電極２０がバイアス
されたとする。
ル層が形成されるようにＧ1 電極１８をバイアスした状
態において、端子Ｇ2 を介してＧ2 電極２０がバイアス
されたとする。
【００３０】すると、Ｐ2 層１３およびＰ3 層１４間の
Ｎ1 層１２の表面にＰ型反転チャネル層（第１導電型の
チャネル層）が形成される。このＧ1 電極１８へのバイ
アスがオフされるまでの所定の期間（時間ｔ2 〜ｔ3 の
タイミング）においては、正孔は、Ｃ電極２１より、Ｐ
1 層１１、Ｎ1 層１２、Ｐ3 層１４、Ｎ1 層１２上のＰ
型反転チャネル層、Ｐ2 層１３を経て、Ｅ電極１６へと
流れる。
Ｎ1 層１２の表面にＰ型反転チャネル層（第１導電型の
チャネル層）が形成される。このＧ1 電極１８へのバイ
アスがオフされるまでの所定の期間（時間ｔ2 〜ｔ3 の
タイミング）においては、正孔は、Ｃ電極２１より、Ｐ
1 層１１、Ｎ1 層１２、Ｐ3 層１４、Ｎ1 層１２上のＰ
型反転チャネル層、Ｐ2 層１３を経て、Ｅ電極１６へと
流れる。
【００３１】また、電子は、Ｅ電極１６より、Ｎ2 層１
５、Ｐ3 層１４上のＮ型反転チャネル層、Ｎ1 層１２、
Ｐ1 層１１を経て、Ｃ電極２１へと流れる。すなわち、
Ｇ1 電極１８およびＧ2 電極２０を同時にバイアスした
場合には、通常のＩＧＢＴとして動作させることが可能
（ＩＧＢＴモード）となる。
５、Ｐ3 層１４上のＮ型反転チャネル層、Ｎ1 層１２、
Ｐ1 層１１を経て、Ｃ電極２１へと流れる。すなわち、
Ｇ1 電極１８およびＧ2 電極２０を同時にバイアスした
場合には、通常のＩＧＢＴとして動作させることが可能
（ＩＧＢＴモード）となる。
【００３２】このため、Ｇ1 電極１８へのバイアスをオ
フすることにより、時間ｔ3 〜のタイミングにおいて
は、ＩＧＢＴのターンオフモードとすることができ、よ
って制御可能なターンオフ電流が大きく、高速なターン
オフが可能となる。
フすることにより、時間ｔ3 〜のタイミングにおいて
は、ＩＧＢＴのターンオフモードとすることができ、よ
って制御可能なターンオフ電流が大きく、高速なターン
オフが可能となる。
【００３３】次に、この発明の他の実施例について説明
する。図５は、前記した図２の構成において、Ｐ1 層１
１およびＮ1 層１２を部分的にＣ電極２１と接続するよ
うにした場合を示すものである。
する。図５は、前記した図２の構成において、Ｐ1 層１
１およびＮ1 層１２を部分的にＣ電極２１と接続するよ
うにした場合を示すものである。
【００３４】この場合、キャリアの排出効果のため、タ
ーンオフスイッチングスピードが速くなる。図６は、前
記した図２の構成において、Ｐ1 層１１およびＮ1 層１
２の相互間に、上記Ｎ1 層１２よりも高濃度なＮ1 + 層
３０を設けるようにした場合を示すものである。
ーンオフスイッチングスピードが速くなる。図６は、前
記した図２の構成において、Ｐ1 層１１およびＮ1 層１
２の相互間に、上記Ｎ1 層１２よりも高濃度なＮ1 + 層
３０を設けるようにした場合を示すものである。
【００３５】この場合、設計上、全体を薄く構成するこ
とができ、トレードオフが良好となるなどの利点がある
反面、コスト的に不利になるという欠点がある。なお、
このＮ1 + 層３０を、図５に示した如く、部分的にＣ電
極２１と接続するようにしても良い。
とができ、トレードオフが良好となるなどの利点がある
反面、コスト的に不利になるという欠点がある。なお、
このＮ1 + 層３０を、図５に示した如く、部分的にＣ電
極２１と接続するようにしても良い。
【００３６】図７は、前記した図２の構成において、Ｇ
1 電極１８およびＧ2 電極２０を、Ｐ2 層１３とＰ3 層
１４およびＮ2 層１５との間もしくはＰ3 層１４および
Ｎ２層１５の相互間で、それぞれＰ３ 層１４およびＮ
2 層１５に沿う縦方向に配置した、いわゆるトレンチ構
造に構成した場合を示すものである。
1 電極１８およびＧ2 電極２０を、Ｐ2 層１３とＰ3 層
１４およびＮ2 層１５との間もしくはＰ3 層１４および
Ｎ２層１５の相互間で、それぞれＰ３ 層１４およびＮ
2 層１５に沿う縦方向に配置した、いわゆるトレンチ構
造に構成した場合を示すものである。
【００３７】この場合、面積効率を出すことができ、高
集積化に有効である。上記したように、サイリスタとＩ
ＧＢＴの２つのモードで動作できるようにしている。
集積化に有効である。上記したように、サイリスタとＩ
ＧＢＴの２つのモードで動作できるようにしている。
【００３８】すなわち、２つのゲート電極を形成し、こ
れらゲート電極にかけるバイアスのタイミングを変える
ようにしている。これにより、オン電圧の低いサイリス
タとしての動作モードと、ターンオフ可能な電流が大き
くて高速なターンオフが可能な通常のＩＧＢＴとしての
動作モードとを切り換えられるようになるため、高電流
領域でのオン電圧が低いままでターンオフ能力を向上す
ることが可能となる。したがって、高電流領域でのオン
電圧が低く、かつ制御可能なターンオフ電流が大きくて
高速なターンオフが可能な電力用素子を実現できるもの
である。
れらゲート電極にかけるバイアスのタイミングを変える
ようにしている。これにより、オン電圧の低いサイリス
タとしての動作モードと、ターンオフ可能な電流が大き
くて高速なターンオフが可能な通常のＩＧＢＴとしての
動作モードとを切り換えられるようになるため、高電流
領域でのオン電圧が低いままでターンオフ能力を向上す
ることが可能となる。したがって、高電流領域でのオン
電圧が低く、かつ制御可能なターンオフ電流が大きくて
高速なターンオフが可能な電力用素子を実現できるもの
である。
【００３９】なお、上記実施例においては、１素子とし
ての説明のみしか行っていないが、これに限らず、たと
えば基板上に複数の素子を構成して、より大電力を扱う
ことができるようにすることも容易に可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
ての説明のみしか行っていないが、これに限らず、たと
えば基板上に複数の素子を構成して、より大電力を扱う
ことができるようにすることも容易に可能である。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００４０】
【発明の効果】以上、詳述したようにこの発明によれ
ば、高電流領域でのオン電圧が低く、かつ制御可能なタ
ーンオフ電流が大きくて高速なターンオフが可能な半導
体装置およびその駆動方法を提供できる。
ば、高電流領域でのオン電圧が低く、かつ制御可能なタ
ーンオフ電流が大きくて高速なターンオフが可能な半導
体装置およびその駆動方法を提供できる。
【図１】この発明の一実施例にかかる電力用素子の構成
の要部を示す平面図。
の要部を示す平面図。
【図２】同じく、電力用素子の構成の要部を示す断面
図。
図。
【図３】同じく、電力用素子の等価回路を示す図。
【図４】同じく、動作を説明するために示すタイミング
チャート。
チャート。
【図５】この発明の他の実施例にかかり、Ｎ1 層を部分
的にＣ電極と接続するようにした場合を例に示す電力用
素子の要部の断面図。
的にＣ電極と接続するようにした場合を例に示す電力用
素子の要部の断面図。
【図６】同じく、Ｐ1 層およびＮ1 層の相互間に、Ｎ1
層よりも高濃度なＮ1 + 層を設けるようにした場合を例
に示す電力用素子の要部の断面図。
層よりも高濃度なＮ1 + 層を設けるようにした場合を例
に示す電力用素子の要部の断面図。
【図７】同じく、Ｇ1 電極およびＧ2 電極をトレンチ構
造とした場合を例に示す電力用素子の要部の断面図。
造とした場合を例に示す電力用素子の要部の断面図。
１１…Ｐ1 層（第１導電型の第１の半導体領域）、１２
…Ｎ1 層（第２導電型の第２の半導体領域）、１３…Ｐ
2 層（第１導電型の第３の半導体領域）、１４…Ｐ3 層
（第１導電型の第４の半導体領域）、１５…Ｎ2 層（第
２導電型の第５の半導体領域）、１６…Ｅ電極（第１の
電極）、１７…酸化膜（ゲート絶縁膜）、１８…Ｇ1 電
極（第２の電極）、１９…酸化膜（ゲート絶縁膜）、２
０…Ｇ2電極（第３の電極）、２１…Ｃ電極（第４の電
極）、３０…Ｎ1 + 層（第２導電型の第６の半導体領
域）。
…Ｎ1 層（第２導電型の第２の半導体領域）、１３…Ｐ
2 層（第１導電型の第３の半導体領域）、１４…Ｐ3 層
（第１導電型の第４の半導体領域）、１５…Ｎ2 層（第
２導電型の第５の半導体領域）、１６…Ｅ電極（第１の
電極）、１７…酸化膜（ゲート絶縁膜）、１８…Ｇ1 電
極（第２の電極）、１９…酸化膜（ゲート絶縁膜）、２
０…Ｇ2電極（第３の電極）、２１…Ｃ電極（第４の電
極）、３０…Ｎ1 + 層（第２導電型の第６の半導体領
域）。
Claims (9)
- 【請求項１】 第１導電型の第１の半導体領域と、 この第１の半導体領域の一方面に形成された第２導電型
の第２の半導体領域と、 この第２の半導体領域の表面に形成されたそれぞれ複数
の第１導電型の第３，第４の半導体領域と、 この第４の半導体領域の表面に形成された第２導電型の
第５の半導体領域と、 この第５の半導体領域および前記第３の半導体領域上に
それぞれ設けられ、電気的に接続された第１の電極と、 互いに隣接する２つの、前記第４の半導体領域の相互間
にゲート絶縁膜を介して設けられた第２の電極と、 前記第３の半導体領域とこれに隣接する前記第２の半導
体領域との間にゲート絶縁膜を介して設けられた第３の
電極と、 前記第１の半導体領域の他方面に設けられた第４の電極
とを具備したことを特徴とする半導体装置。 - 【請求項２】 前記第２および第３の電極は、それぞれ
前記第４または第２の半導体領域の表面上に設けられる
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記第３の半導体領域は、前記第４の半
導体領域よりも不純物濃度が高いことを特徴とする請求
項１に記載の半導体装置。 - 【請求項４】 前記第３，第４の半導体領域は、部分的
に接続されていることを特徴とする請求項１に記載の半
導体装置。 - 【請求項５】 前記第２の半導体領域は、部分的に前記
第４の電極と接続されていることを特徴とする請求項１
に記載の半導体装置。 - 【請求項６】 前記第１，第２の半導体領域の相互間
に、前記第２の半導体領域よりも高濃度な第２導電型の
第６の半導体領域を有することを特徴とする請求項１に
記載の半導体装置。 - 【請求項７】 前記第６の半導体領域は、部分的に前記
第４の電極と接続されていることを特徴とする請求項６
に記載の半導体装置。 - 【請求項８】 前記第２および第３の電極は、それぞれ
前記第４および第５の半導体領域に設けられたトレンチ
内に形成されることを特徴とする請求項１に記載の半導
体装置。 - 【請求項９】 第１導電型の第１の半導体領域と、 この第１の半導体領域の一方面に形成された第２導電型
の第２の半導体領域と、 この第２の半導体領域の表面に形成されたそれぞれ複数
の第１導電型の第３，第４の半導体領域と、 この第４の半導体領域の表面に形成された第２導電型の
第５の半導体領域と、 この第５の半導体領域および前記第３の半導体領域上に
それぞれ設けられ、電気的に接続された第１の電極と、 互いに隣接する２つの、前記第４の半導体領域の相互間
にゲート絶縁膜を介して設けられた第２の電極と、 前記第３の半導体領域とこれに隣接する前記第２の半導
体領域との間にゲート絶縁膜を介して設けられた第３の
電極と、 前記第１の半導体領域の他方面に設けられた第４の電極
とを具備してなり、 前記第２の電極に電圧を印加して、前記第４の半導体領
域の表面に第２導電型のチャネル層を形成せしめるよう
に駆動するとともに、 この第４の半導体領域の表面に第２導電型のチャネル層
を形成せしめた状態で、所定の期間、前記第３の電極に
電圧を印加して、前記第２の半導体領域の表面に第１導
電型のチャネル層を形成せしめるように駆動することを
特徴とする半導体装置の駆動方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14179993A JP3278496B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置およびその駆動方法 |
| DE69421119T DE69421119T2 (de) | 1993-06-14 | 1994-03-22 | Thyristor mit isolierten Gate und Methode, derselben zu Betreiben |
| EP94104518A EP0630054B1 (en) | 1993-06-14 | 1994-03-22 | Thyristor with insulated gate and method for operating the same |
| US08/544,918 US5608238A (en) | 1993-06-14 | 1995-10-18 | Semiconductor device having two insulated gates and capable of thyristor function and method for operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14179993A JP3278496B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350076A true JPH06350076A (ja) | 1994-12-22 |
| JP3278496B2 JP3278496B2 (ja) | 2002-04-30 |
Family
ID=15300410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14179993A Expired - Fee Related JP3278496B2 (ja) | 1993-06-14 | 1993-06-14 | 半導体装置およびその駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5608238A (ja) |
| EP (1) | EP0630054B1 (ja) |
| JP (1) | JP3278496B2 (ja) |
| DE (1) | DE69421119T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013251296A (ja) * | 2012-05-30 | 2013-12-12 | Denso Corp | 半導体装置 |
| WO2015182038A1 (ja) * | 2014-05-27 | 2015-12-03 | 株式会社デンソー | Ｒｃ－ｉｇｂｔ駆動回路 |
| JP2018117025A (ja) * | 2017-01-17 | 2018-07-26 | 富士電機株式会社 | 半導体装置 |
| JP2018125889A (ja) * | 2018-05-01 | 2018-08-09 | 株式会社デンソー | パワーデバイス駆動回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970054363A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 |
| DE19725091B4 (de) * | 1997-06-13 | 2004-09-02 | Robert Bosch Gmbh | Laterales Transistorbauelement und Verfahren zu seiner Herstellung |
| US6344385B1 (en) * | 2000-03-27 | 2002-02-05 | Chartered Semiconductor Manufacturing Ltd. | Dummy layer diode structures for ESD protection |
| US8314002B2 (en) * | 2000-05-05 | 2012-11-20 | International Rectifier Corporation | Semiconductor device having increased switching speed |
| JP4510331B2 (ja) | 2001-06-27 | 2010-07-21 | パナソニック株式会社 | 非水電解質二次電池 |
| JP2011023527A (ja) * | 2009-07-15 | 2011-02-03 | Toshiba Corp | 半導体装置 |
| JP5742672B2 (ja) * | 2011-11-02 | 2015-07-01 | 株式会社デンソー | 半導体装置 |
| DE102014119543B4 (de) * | 2014-12-23 | 2018-10-11 | Infineon Technologies Ag | Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul |
| DE102016117264B4 (de) | 2016-09-14 | 2020-10-08 | Infineon Technologies Ag | Leistungshalbleiterbauelement mit Steuerbarkeit von dU/dt |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0159663A3 (en) * | 1984-04-26 | 1987-09-23 | General Electric Company | High-density v-groove mos-controlled thyristors, insulated-gate transistors, and mosfets, and methods for fabrication |
| EP0409010A1 (de) * | 1989-07-19 | 1991-01-23 | Asea Brown Boveri Ag | Abschaltbares Leistungshalbleiterbauelement |
| EP0438700A1 (de) * | 1990-01-25 | 1991-07-31 | Asea Brown Boveri Ag | Abschaltbares, MOS-gesteuertes Leistungshalbleiter-Bauelement sowie Verfahren zu dessen Herstellung |
| JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
| DE4121375A1 (de) * | 1991-06-28 | 1993-01-14 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement sowie verfahren zu dessen herstellung |
| DE69223738T2 (de) * | 1991-10-31 | 1998-05-14 | Toshiba Kawasaki Kk | MOS-Gate-kontrollierter Thyristor |
-
1993
- 1993-06-14 JP JP14179993A patent/JP3278496B2/ja not_active Expired - Fee Related
-
1994
- 1994-03-22 EP EP94104518A patent/EP0630054B1/en not_active Expired - Lifetime
- 1994-03-22 DE DE69421119T patent/DE69421119T2/de not_active Expired - Fee Related
-
1995
- 1995-10-18 US US08/544,918 patent/US5608238A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013251296A (ja) * | 2012-05-30 | 2013-12-12 | Denso Corp | 半導体装置 |
| WO2015182038A1 (ja) * | 2014-05-27 | 2015-12-03 | 株式会社デンソー | Ｒｃ－ｉｇｂｔ駆動回路 |
| JP2015226142A (ja) * | 2014-05-27 | 2015-12-14 | 株式会社デンソー | Ｒｃ−ｉｇｂｔ駆動回路 |
| JP2018117025A (ja) * | 2017-01-17 | 2018-07-26 | 富士電機株式会社 | 半導体装置 |
| JP2018125889A (ja) * | 2018-05-01 | 2018-08-09 | 株式会社デンソー | パワーデバイス駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69421119T2 (de) | 2000-03-02 |
| EP0630054A1 (en) | 1994-12-21 |
| EP0630054B1 (en) | 1999-10-13 |
| JP3278496B2 (ja) | 2002-04-30 |
| DE69421119D1 (de) | 1999-11-18 |
| US5608238A (en) | 1997-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100618775B1 (ko) | 반도체 소자 | |
| US5702961A (en) | Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby | |
| JP3163677B2 (ja) | Ｍｉｓｆｅｔ制御型サイリスタを有する半導体装置 | |
| JPH06125078A (ja) | 半導体装置 | |
| KR20000015138A (ko) | 트렌치 절연 게이트 바이폴라 트랜지스터 | |
| US7982528B2 (en) | Three-terminal power device with high switching speed and manufacturing process | |
| JP3278496B2 (ja) | 半導体装置およびその駆動方法 | |
| US5585650A (en) | Semiconductor bidirectional switch and method of driving the same | |
| JP2946750B2 (ja) | 半導体装置 | |
| JPH07169868A (ja) | 少なくとも１個のバイポーラ・パワーデバイスを有する回路パターン及びその作動方法 | |
| JPH03194974A (ja) | Ｍｏｓ型半導体装置 | |
| JP3201213B2 (ja) | 半導体装置およびその制御方法 | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| EP0700094B1 (en) | Insulated gate thyristor | |
| JP3206395B2 (ja) | 半導体装置 | |
| JP3182862B2 (ja) | 半導体装置 | |
| JPH06163908A (ja) | ダブルゲートｍｏｓデバイス | |
| JP2856257B2 (ja) | ｐチャネル絶縁ゲートバイポーラトランジスタ | |
| JPH08293593A (ja) | Ｍｏｓゲート型サイリスタおよびその駆動方法 | |
| JPH07302898A (ja) | Ｍｏｓ半導体素子およびその制御方法 | |
| JP2751113B2 (ja) | ｐチャネル絶縁ゲート型バイポーラトランジスタ | |
| JPH06151827A (ja) | デュアルゲートｍｏｓサイリスタ | |
| JP2700026B2 (ja) | 絶縁ゲートバイポーラ導通形トランジスタ | |
| KR100505563B1 (ko) | 에미터 저항이 증가된 절연 게이트 바이폴라 트랜지스터 | |
| JP2003158269A (ja) | 絶縁ゲートバイポーラトランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080215 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090215 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |