JP2751113B2 - ｐチャネル絶縁ゲート型バイポーラトランジスタ - Google Patents
ｐチャネル絶縁ゲート型バイポーラトランジスタInfo
- Publication number
- JP2751113B2 JP2751113B2 JP1126212A JP12621289A JP2751113B2 JP 2751113 B2 JP2751113 B2 JP 2751113B2 JP 1126212 A JP1126212 A JP 1126212A JP 12621289 A JP12621289 A JP 12621289A JP 2751113 B2 JP2751113 B2 JP 2751113B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- type
- channel
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、npnバイポーラトランジスタのベース電流
をｐチャネルMOSFETによって供給するｐチャネル絶縁ゲ
ート型バイポーラトランジスタに関する。
をｐチャネルMOSFETによって供給するｐチャネル絶縁ゲ
ート型バイポーラトランジスタに関する。
半導体基板の両面に主電極が設けられ、主電極間に主
電流が流れるMOS型半導体装置としては、電力用縦型MOS
FETあるいば絶縁ゲート型バイポーラトランジスタ（以
下IGBTと記す）が知られている。電力用スイッチング素
子としては、ｎチャネルIGBTが一般に使われ始めてい
る。これはｎチャネル縦型MOSFETのドレイン領域のドレ
イン電極側にp+層を付加したものと言うことができる。
しかし近年、ｐチャネル型IGBTが制御回路の簡略化が可
能およびインテリジェント化が容易ということで開発が
さかんに行われている。ｐチャネル型IGBTはｎチャネル
型IGBTの導電型をすべて逆にしたものである。
電流が流れるMOS型半導体装置としては、電力用縦型MOS
FETあるいば絶縁ゲート型バイポーラトランジスタ（以
下IGBTと記す）が知られている。電力用スイッチング素
子としては、ｎチャネルIGBTが一般に使われ始めてい
る。これはｎチャネル縦型MOSFETのドレイン領域のドレ
イン電極側にp+層を付加したものと言うことができる。
しかし近年、ｐチャネル型IGBTが制御回路の簡略化が可
能およびインテリジェント化が容易ということで開発が
さかんに行われている。ｐチャネル型IGBTはｎチャネル
型IGBTの導電型をすべて逆にしたものである。
すなわち、第２図に示すようにn+基板（第一層）１に
バッファ層としての低抵抗のｐ層（第二層）２を、その
上に高抵抗のp-層（第三層）３を、このp-層３の表面部
に選択的にn+層（第一領域）４を、さらにこのn+層４の
表面部に選択的にp+層（第二領域）５を形成し、n+層４
のp-層３とp+層５で挾まれた表面領域をチャネル領域と
して、その上にゲート絶縁膜６を介してゲート電極７を
形成する。そして、n+層４とp+層５にソース電極８を、
また、n+基板１の表面にドレイン電極を接触させる。ソ
ース電極８とゲート電極７の間には層間絶縁膜10が介在
している。
バッファ層としての低抵抗のｐ層（第二層）２を、その
上に高抵抗のp-層（第三層）３を、このp-層３の表面部
に選択的にn+層（第一領域）４を、さらにこのn+層４の
表面部に選択的にp+層（第二領域）５を形成し、n+層４
のp-層３とp+層５で挾まれた表面領域をチャネル領域と
して、その上にゲート絶縁膜６を介してゲート電極７を
形成する。そして、n+層４とp+層５にソース電極８を、
また、n+基板１の表面にドレイン電極を接触させる。ソ
ース電極８とゲート電極７の間には層間絶縁膜10が介在
している。
この素子は、ソース電極８を接地し、ゲート７とドレ
イン電極９に負の電圧を与えると、MOSFETがオンしてp-
層３に正孔が流れ込む。これに対応してn+基板１からp-
層３に電子の注入が起こり、p-層３では伝導度変調が生
じることにより、この領域の抵抗が低くなる。
イン電極９に負の電圧を与えると、MOSFETがオンしてp-
層３に正孔が流れ込む。これに対応してn+基板１からp-
層３に電子の注入が起こり、p-層３では伝導度変調が生
じることにより、この領域の抵抗が低くなる。
ｐチャネル型IGBTをＬ負荷でターンオフする際、Ｌ負
荷逆起電力によりドレイン電極９に負の高電圧が印加さ
れる。この電圧は、p-層３とn+層４の接合部に逆バイア
スの形で加わり、その結果上記接合部には大きな電界が
発生する。さらに、n+基板1,p+層2,p-層3,n+層４のnpn
トランジスタで一定電流を流し続けようとし、その主電
流は電子電流が受け持つ。約105V/cmの高電界印加時の
電子の衝撃イオン化率は、正孔のそれに比べ約100〜100
0倍大きいため、ｐチャネルIGBTはｎチャネルIGBTに比
べ、ターンオフ時にアバランシェ破壊が発生しやすい。
荷逆起電力によりドレイン電極９に負の高電圧が印加さ
れる。この電圧は、p-層３とn+層４の接合部に逆バイア
スの形で加わり、その結果上記接合部には大きな電界が
発生する。さらに、n+基板1,p+層2,p-層3,n+層４のnpn
トランジスタで一定電流を流し続けようとし、その主電
流は電子電流が受け持つ。約105V/cmの高電界印加時の
電子の衝撃イオン化率は、正孔のそれに比べ約100〜100
0倍大きいため、ｐチャネルIGBTはｎチャネルIGBTに比
べ、ターンオフ時にアバランシェ破壊が発生しやすい。
本発明の目的は、上述の欠点を解消して、ターンオフ
時にアバランシェ破壊を起こしにくいｐチャネルIGBTを
提供することにある。
時にアバランシェ破壊を起こしにくいｐチャネルIGBTを
提供することにある。
上記の目的の達成のために、本発明は、Ｌ負荷に接続
され、高不純物濃度でｎ形の第一層、高不純物濃度でＰ
形の第二層および低不純物濃度でＰ形の第三層が順に隣
接し、この第三層の表面部に選択的にｎ形の第一領域
が、さらにその第一領域の表面部に選択的にｐ形の第二
領域が形成され、第三層と第二領域にはさまれた第一領
域の上に絶縁膜を介してゲート電極が設けられるｐチャ
ネル絶縁ゲート型バイポーラトランジスタにおいて、第
一層，第二層および第三層ならびに第一領域で形成され
るnpnトランジスタのエミッタ接地電流増幅率を6.0以
上、8.0以下とするものである。
され、高不純物濃度でｎ形の第一層、高不純物濃度でＰ
形の第二層および低不純物濃度でＰ形の第三層が順に隣
接し、この第三層の表面部に選択的にｎ形の第一領域
が、さらにその第一領域の表面部に選択的にｐ形の第二
領域が形成され、第三層と第二領域にはさまれた第一領
域の上に絶縁膜を介してゲート電極が設けられるｐチャ
ネル絶縁ゲート型バイポーラトランジスタにおいて、第
一層，第二層および第三層ならびに第一領域で形成され
るnpnトランジスタのエミッタ接地電流増幅率を6.0以
上、8.0以下とするものである。
Ｌ負荷ターンオフ時ｐチャネルIGBTは一定電流を流し
続けなくてはならない。そのため、オン時ＰチャネルMO
SFETから供給されていた正孔の代わりに、オフ時ではp-
層３に広がる空乏層によって押し出された正孔でnpnト
ランジスタを駆動する。
続けなくてはならない。そのため、オン時ＰチャネルMO
SFETから供給されていた正孔の代わりに、オフ時ではp-
層３に広がる空乏層によって押し出された正孔でnpnト
ランジスタを駆動する。
よってエミッタ接地電流増幅率hfeを8.0以下に抑える
ことで全電流における電子電流分が小さくなり、アバラ
ンシェキャリアの発生が抑制される。これにより、アバ
ランシェ破壊が生じにくくなる。
ことで全電流における電子電流分が小さくなり、アバラ
ンシェキャリアの発生が抑制される。これにより、アバ
ランシェ破壊が生じにくくなる。
第２図に示した構造のIGBTを次の方法で作製した。先
ず、n+基板１の表面にエピタキシャル法でp+層2,p-層３
を積層した。p-層の表面にゲート酸化膜６を形成後に多
結晶シリコンからなるゲート電極７をその上に形成し、
次にゲート電極７をマスクとしてn+層４を形成するため
のイオン注入を行った。n+層４の熱拡散を行った後、同
じくゲート電極７をマスクとしてp+層５を域域オン注入
法と熱拡散法により形成した。このあと、絶液膜10で被
覆パターニングし、次いでソース電極８でドレイン電極
９を形成することによって素子を完成した。
ず、n+基板１の表面にエピタキシャル法でp+層2,p-層３
を積層した。p-層の表面にゲート酸化膜６を形成後に多
結晶シリコンからなるゲート電極７をその上に形成し、
次にゲート電極７をマスクとしてn+層４を形成するため
のイオン注入を行った。n+層４の熱拡散を行った後、同
じくゲート電極７をマスクとしてp+層５を域域オン注入
法と熱拡散法により形成した。このあと、絶液膜10で被
覆パターニングし、次いでソース電極８でドレイン電極
９を形成することによって素子を完成した。
このようにして製作したｐチャネルIGBTのp+層２の厚
さ，または比抵抗を変えて、n+層1,p+層２およびp-層３
ならびにn+層４で形成されるnpnトランジスタのhfeを変
化させた。npnトランジスタのhfeは直接求めることは困
難であるので、以下の方法で求めた。
さ，または比抵抗を変えて、n+層1,p+層２およびp-層３
ならびにn+層４で形成されるnpnトランジスタのhfeを変
化させた。npnトランジスタのhfeは直接求めることは困
難であるので、以下の方法で求めた。
第３図はｐチャネルIGBTを抵抗負荷でターンオフした
時の電流波形である。ゲートをオフするとまず急激に電
流が減少し、その後なだらかな波形となる。その最初の
急激な電流減少分IBがMOSFETから供給されてていた電
流，すなわちnpnトランジスタのベース電流となるか
ら、全電流をItとすると、hfeは hfe＝（It−IB）/IB となる。
時の電流波形である。ゲートをオフするとまず急激に電
流が減少し、その後なだらかな波形となる。その最初の
急激な電流減少分IBがMOSFETから供給されてていた電
流，すなわちnpnトランジスタのベース電流となるか
ら、全電流をItとすると、hfeは hfe＝（It−IB）/IB となる。
p-層３の厚さを55μm,抵抗率を250Ωcmに固定してhfe
を変化させ,7.3mm×7.3mmの素子に100Aのドレイン電流I
D、すなわち−188A/cm2のIDを流した条件でターンオフ
をＬ負荷で行った際の二次降伏電圧VDSXのhfeを求めた
結果を第１図に示す。200V電源系で使用する600V級素子
では、安全動作領域の上限で規定されているドレイン・
ソース間電圧VDS＝−500V,ID−188A/cm2の条件で、Ｌ負
荷ターンオフの際にアバランシェ破壊を生じないために
は、hfeが8.0以下でなければならないことがわかる。し
かし、hfeが小さくなると全電流が小さくなるため、6.0
以上であることが必要である。
を変化させ,7.3mm×7.3mmの素子に100Aのドレイン電流I
D、すなわち−188A/cm2のIDを流した条件でターンオフ
をＬ負荷で行った際の二次降伏電圧VDSXのhfeを求めた
結果を第１図に示す。200V電源系で使用する600V級素子
では、安全動作領域の上限で規定されているドレイン・
ソース間電圧VDS＝−500V,ID−188A/cm2の条件で、Ｌ負
荷ターンオフの際にアバランシェ破壊を生じないために
は、hfeが8.0以下でなければならないことがわかる。し
かし、hfeが小さくなると全電流が小さくなるため、6.0
以上であることが必要である。
本発明によれば、ｐチャネルIGBTの中に形成されるnp
nバイポーラトランジスタのhfeを8.0以下に調整するこ
とにより、Ｌ負荷ターンオフ時に主電流中の電子電流分
が小さくなり、衝撃イオン化率の小さい正孔電流分が大
きくなるので、アバランシェ破壊が生じにくくなる。こ
れにより、安全動作領域内での動作が保証された200V電
源系で使用するｐチャネルIGBTを得ることができた。
nバイポーラトランジスタのhfeを8.0以下に調整するこ
とにより、Ｌ負荷ターンオフ時に主電流中の電子電流分
が小さくなり、衝撃イオン化率の小さい正孔電流分が大
きくなるので、アバランシェ破壊が生じにくくなる。こ
れにより、安全動作領域内での動作が保証された200V電
源系で使用するｐチャネルIGBTを得ることができた。
第１図は、本発明の効果を示す二次降伏電圧VDSXとhfe
との関係線図、第２図は本発明の実施されるｐチャネル
IGBTの断面図、第３図はIGBT中のトランジスタのhfeを
求めるのに用いる抵抗負荷でのターンオフ電流波形図で
ある。 1:n+第一層、2:p+第二層、3:p-第三層、4:n+第一領域、
5:p+第二領域、6:ゲート絶縁膜、7:ゲート電極、8:ソー
ス電極、9:ドレイン電極。
との関係線図、第２図は本発明の実施されるｐチャネル
IGBTの断面図、第３図はIGBT中のトランジスタのhfeを
求めるのに用いる抵抗負荷でのターンオフ電流波形図で
ある。 1:n+第一層、2:p+第二層、3:p-第三層、4:n+第一領域、
5:p+第二領域、6:ゲート絶縁膜、7:ゲート電極、8:ソー
ス電極、9:ドレイン電極。
Claims (1)
- 【請求項１】Ｌ負荷に接続され、高不純物濃度でｎ形の
第一層、高不純物濃度でｐ形の第二層および低不純物濃
度でｐ形の第三層が順に隣接し、この第三層の表面部に
選択的にｎ形の第一領域が、さらにその第一領域の表面
部に選択的にｐ形の第二領域が形成され、第三層と第二
領域にはさまれた第一領域の上に絶縁膜を介してゲート
電極が設けられるものにおいて、第一層，第二層および
第三層ならびに第一領域で形成されるnpnトランジスタ
のエミッタ接地電流増幅率を6.0以上、8.0以下とするこ
とを特徴とするｐチャネル絶縁ゲート型バイポーラトラ
ンジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126212A JP2751113B2 (ja) | 1989-05-19 | 1989-05-19 | ｐチャネル絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1126212A JP2751113B2 (ja) | 1989-05-19 | 1989-05-19 | ｐチャネル絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02304983A JPH02304983A (ja) | 1990-12-18 |
| JP2751113B2 true JP2751113B2 (ja) | 1998-05-18 |
Family
ID=14929505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126212A Expired - Fee Related JP2751113B2 (ja) | 1989-05-19 | 1989-05-19 | ｐチャネル絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751113B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303961B1 (en) * | 1998-04-29 | 2001-10-16 | Aqere Systems Guardian Corp. | Complementary semiconductor devices |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482563A (en) * | 1987-09-24 | 1989-03-28 | Mitsubishi Electric Corp | Semiconductor device |
-
1989
- 1989-05-19 JP JP1126212A patent/JP2751113B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02304983A (ja) | 1990-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0467343B2 (ja) | ||
| US5585650A (en) | Semiconductor bidirectional switch and method of driving the same | |
| JP3119931B2 (ja) | サイリスタ | |
| JP2946750B2 (ja) | 半導体装置 | |
| JPH06350076A (ja) | 半導体装置およびその駆動方法 | |
| JPH0851197A (ja) | 電流飽和特性を有するｍｏｓ制御サイリスタ | |
| JPH07101737B2 (ja) | 半導体装置の製造方法 | |
| JP2751113B2 (ja) | ｐチャネル絶縁ゲート型バイポーラトランジスタ | |
| JP3063278B2 (ja) | 縦型電界効果トランジスタ | |
| JP2536122B2 (ja) | ｐチャンネル絶縁ゲ―ト型バイポ―ラトランジスタ | |
| JP3333299B2 (ja) | 電力用半導体素子 | |
| JPH0529628A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US10600898B2 (en) | Vertical bidirectional insulated gate turn-off device | |
| JPH04196174A (ja) | 絶縁ゲートバイポーラトランジスタ | |
| JP2856257B2 (ja) | ｐチャネル絶縁ゲートバイポーラトランジスタ | |
| JP2629437B2 (ja) | 横型絶縁ゲート型バイポーラトランジスタ | |
| JP2551152B2 (ja) | Ｍｏｓコントロールサイリスタ | |
| JP3489426B2 (ja) | 半導体装置 | |
| JPH04320377A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2701496B2 (ja) | ｐチャネル型絶縁ゲートバイポーラトランジスタ | |
| JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
| JP3215145B2 (ja) | 絶縁ゲート付き電力用半導体素子 | |
| JP3247461B2 (ja) | 半導体装置及びその製造方法、ｍｏｓゲ−ト駆動型サイリスタ | |
| JP2581247B2 (ja) | 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置 | |
| JP3289880B2 (ja) | Ｍｏｓ制御サイリスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |