JP3289880B2 - Ｍｏｓ制御サイリスタ - Google Patents
Ｍｏｓ制御サイリスタInfo
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- JP3289880B2 JP3289880B2 JP21419296A JP21419296A JP3289880B2 JP 3289880 B2 JP3289880 B2 JP 3289880B2 JP 21419296 A JP21419296 A JP 21419296A JP 21419296 A JP21419296 A JP 21419296A JP 3289880 B2 JP3289880 B2 JP 3289880B2
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- mos
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ制御サイリスタ
に関するもので、低オン電圧特性を損ねることなく、可
制御電流の改善を図り、大電流遮断に適するようにし
て、産業用電力システムへの応用を目指すものである。
に関するもので、低オン電圧特性を損ねることなく、可
制御電流の改善を図り、大電流遮断に適するようにし
て、産業用電力システムへの応用を目指すものである。
【０００２】 電力用半導体素子であるＧＴＯサイリス
タは、モータの速度制御及びインバータなどの大電力制
御が可能であるが、ターンオフの際のゲート制御電力が
大きくなる欠点があり、この問題を克服するため、ＭＯ
Ｓゲートを採用し、ゲート制御電力の低減化を図ったＭ
ＯＳ制御サイリスタが開発されている。しかしながら、
現在のＭＯＳ制御サイリスタにおいては、ターンオフ可
能なアノード電流はかなり小さく、可制御電流密度は数
１０Ａ／ｃｍ2 程度となっている。
タは、モータの速度制御及びインバータなどの大電力制
御が可能であるが、ターンオフの際のゲート制御電力が
大きくなる欠点があり、この問題を克服するため、ＭＯ
Ｓゲートを採用し、ゲート制御電力の低減化を図ったＭ
ＯＳ制御サイリスタが開発されている。しかしながら、
現在のＭＯＳ制御サイリスタにおいては、ターンオフ可
能なアノード電流はかなり小さく、可制御電流密度は数
１０Ａ／ｃｍ2 程度となっている。
【０００３】 この原因について、アノードエミッタを
第１エミッタ領域、カソードエミッタを第２エミッタ領
域とするＭＯＳ制御サイリスタを考察すると、ターンオ
フの際のＭＯＳゲート制御によってカソード接合を短絡
する場合に、引出し抵抗成分となるＭＯＳゲート直下の
チャネル抵抗成分以外に、カソードエミッタ直下の第２
ベース領域に寄生する大きなベース引出し抵抗が存在す
るためと考えられる。
第１エミッタ領域、カソードエミッタを第２エミッタ領
域とするＭＯＳ制御サイリスタを考察すると、ターンオ
フの際のＭＯＳゲート制御によってカソード接合を短絡
する場合に、引出し抵抗成分となるＭＯＳゲート直下の
チャネル抵抗成分以外に、カソードエミッタ直下の第２
ベース領域に寄生する大きなベース引出し抵抗が存在す
るためと考えられる。
【０００４】 しかし、可制御電流の向上のために、第
２ベース領域のベース幅を大きくしたり、不純物密度を
増加させるなどの手段により、ベース抵抗を単に低減化
させたのでは、カソードエミッタから注入され第１ベー
ス領域へ到達する電子の到達率が低下し、結果的にオン
電圧の増大をもたらしてしまう。さらに、ベース領域の
不純物密度を増加させた場合は、ターンオフに用いるＭ
ＯＳＦＥＴのチャネル部のキャリヤ移動度の増大をもた
らし、チャネル抵抗の増大を引き起こし、十分な可制御
電流の向上が期待できない。
２ベース領域のベース幅を大きくしたり、不純物密度を
増加させるなどの手段により、ベース抵抗を単に低減化
させたのでは、カソードエミッタから注入され第１ベー
ス領域へ到達する電子の到達率が低下し、結果的にオン
電圧の増大をもたらしてしまう。さらに、ベース領域の
不純物密度を増加させた場合は、ターンオフに用いるＭ
ＯＳＦＥＴのチャネル部のキャリヤ移動度の増大をもた
らし、チャネル抵抗の増大を引き起こし、十分な可制御
電流の向上が期待できない。
【０００５】
【発明の目的】 したがって本発明においては、サイリ
スタ構造のオン電圧を損ねることなく、実効的にキャリ
ヤ引き出し抵抗を減少させて、かつターンオフに用いる
ＭＯＳＦＥＴの配置に工夫を行って、上記ＭＯＳ制御サ
イリスタの可制御電流の増大化を図り、大電流遮断に適
する半導体装置を提供することを目的とする。
スタ構造のオン電圧を損ねることなく、実効的にキャリ
ヤ引き出し抵抗を減少させて、かつターンオフに用いる
ＭＯＳＦＥＴの配置に工夫を行って、上記ＭＯＳ制御サ
イリスタの可制御電流の増大化を図り、大電流遮断に適
する半導体装置を提供することを目的とする。
【０００６】
【問題を解決するための手段】 前述のような課題を解
決するために、本発明においては、前述の第２ベース領
域における寄生ベース抵抗の直接的な低減化は行わず、
ターンオフの際の引出し抵抗を実効的に低減化する工夫
を施しており、その基本原理は以下の通りとなる。
決するために、本発明においては、前述の第２ベース領
域における寄生ベース抵抗の直接的な低減化は行わず、
ターンオフの際の引出し抵抗を実効的に低減化する工夫
を施しており、その基本原理は以下の通りとなる。
【０００７】 デバイスのオン状態においては、ターン
オフ過程で第２ベース領域における引出し抵抗の大きく
なる領域には、キャリヤが直接到達しない様な工夫を
し、かつターンオフ過程で引き出す必要のあるキャリヤ
を、キャリヤ引出し領域のＭＯＳゲート下のチャネルに
近接する低抵抗の経由領域を通過させて供給している。
したがって、従来のＭＯＳ制御サイリスタとは異なり、
ターンオフ時においては寄生ベース抵抗の問題がなく、
低抵抗のキャリヤ経由領域から効率の良いキャリヤ引出
しが可能となる。なお、カソードエミッタ直下のベース
抵抗は、大きくともターンオフの際の大きな支障とはな
らないので、カソードエミッタから第１ベース領域への
電子の到達率が大きくなり、オン電圧の低減化にも貢献
する。
オフ過程で第２ベース領域における引出し抵抗の大きく
なる領域には、キャリヤが直接到達しない様な工夫を
し、かつターンオフ過程で引き出す必要のあるキャリヤ
を、キャリヤ引出し領域のＭＯＳゲート下のチャネルに
近接する低抵抗の経由領域を通過させて供給している。
したがって、従来のＭＯＳ制御サイリスタとは異なり、
ターンオフ時においては寄生ベース抵抗の問題がなく、
低抵抗のキャリヤ経由領域から効率の良いキャリヤ引出
しが可能となる。なお、カソードエミッタ直下のベース
抵抗は、大きくともターンオフの際の大きな支障とはな
らないので、カソードエミッタから第１ベース領域への
電子の到達率が大きくなり、オン電圧の低減化にも貢献
する。
【０００８】 また本発明においては、ターンオフの際
に第２ベース領域の引出し抵抗が大きくなる領域へのキ
ャリヤの直接到達を抑制する具体的な方法として、第２
エミッタ領域に対向する位置で、かつ第１エミッタ領域
に隣接させて、高密度領域のＢ1 + 領域、あるいはショ
ットキバリヤ領域を形成する方法を採用している。
に第２ベース領域の引出し抵抗が大きくなる領域へのキ
ャリヤの直接到達を抑制する具体的な方法として、第２
エミッタ領域に対向する位置で、かつ第１エミッタ領域
に隣接させて、高密度領域のＢ1 + 領域、あるいはショ
ットキバリヤ領域を形成する方法を採用している。
【０００９】 請求項１ないし請求項３の発明に関して
は、第１エミッタ側の第１ベース領域内に高密度領域の
Ｂ1 + 領域を設ける場合であり、それぞれ、ターンオフ
の際にキャリヤを効率良く排出するために、ＭＯＳＦＥ
Ｔの配置に関して工夫を行っている。
は、第１エミッタ側の第１ベース領域内に高密度領域の
Ｂ1 + 領域を設ける場合であり、それぞれ、ターンオフ
の際にキャリヤを効率良く排出するために、ＭＯＳＦＥ
Ｔの配置に関して工夫を行っている。
【００１０】 請求項４ないし請求項６の発明は第１エ
ミッタ側にショットキバリヤ領域を設ける場合であり、
ＭＯＳＦＥＴの配置に関しては、それぞれ請求項１、２
及び３の発明と同一となっている。
ミッタ側にショットキバリヤ領域を設ける場合であり、
ＭＯＳＦＥＴの配置に関しては、それぞれ請求項１、２
及び３の発明と同一となっている。
【００１１】
【発明の特徴及び作用】 以下に、六つの各請求項にか
かる発明に関して、それぞれ詳細な特徴点について述べ
る。特徴点を述べるにあたって、先ず図１〜図６に示す
電極と金属配線の参照記号について説明すると、Ｔ1 は
第１エミッタ領域Ｅ1 に形成された電極、Ｔ2 は第２エ
ミッタ領域Ｅ2 に形成された電極、Ｇonはターンオン用
のＭＯＳゲート電極、Ｇoff はターンオフ用のＭＯＳゲ
ート電極、ＧMOS はターンオン及びターンオフ用共通の
ＭＯＳゲート電極、Ｇinj は短絡用のＭＯＳゲート電
極、Ｇは第２ベース領域に設ける通常のゲート電極、Ｌ
1 は領域Ｄ上に形成された電極とカソードエミッタ電極
Ｔ2 間を接続する金属配線、Ｌ2 は領域ＥS とゲート電
極Ｇとの間を接続する金属配線、Ｅc は領域Ｃと領域Ｅ
D とを短絡する電極をそれぞれ示す。なお、ＭＯＳゲー
ト電極は半導体と導電膜との間に電気絶縁膜を介在させ
た通常の構造のものであるので、説明を省略する。
かる発明に関して、それぞれ詳細な特徴点について述べ
る。特徴点を述べるにあたって、先ず図１〜図６に示す
電極と金属配線の参照記号について説明すると、Ｔ1 は
第１エミッタ領域Ｅ1 に形成された電極、Ｔ2 は第２エ
ミッタ領域Ｅ2 に形成された電極、Ｇonはターンオン用
のＭＯＳゲート電極、Ｇoff はターンオフ用のＭＯＳゲ
ート電極、ＧMOS はターンオン及びターンオフ用共通の
ＭＯＳゲート電極、Ｇinj は短絡用のＭＯＳゲート電
極、Ｇは第２ベース領域に設ける通常のゲート電極、Ｌ
1 は領域Ｄ上に形成された電極とカソードエミッタ電極
Ｔ2 間を接続する金属配線、Ｌ2 は領域ＥS とゲート電
極Ｇとの間を接続する金属配線、Ｅc は領域Ｃと領域Ｅ
D とを短絡する電極をそれぞれ示す。なお、ＭＯＳゲー
ト電極は半導体と導電膜との間に電気絶縁膜を介在させ
た通常の構造のものであるので、説明を省略する。
【００１２】 請求項１の発明の特徴は、図１に示すよ
うに、第１ベース領域Ｂ1 内にキャリア阻止用の領域Ｂ
1 + を設けることで、サイリスタのオン状態において
は、ターンオフの際に引出し抵抗が大きくなる第２ベー
ス領域Ｂ2 へキャリヤが直接供給されるのを抑制して、
キャリヤ引出しの際の寄生ベース抵抗を低減させる点に
ある。領域Ｂ1 + は、第１エミッタ領域Ｅ1 から注入さ
れるキャリヤにとって、ポテンシャルが高く注入しにく
い領域となり、かつ不純物密度が大きいので、仮に注入
が生じても再結合しやすい領域にもなっている。そのた
め、領域Ｂ1 + を第２エミッタ領域Ｅ2 の中央直下に設
けることで、引出し抵抗の大きくなる第２エミッタ領域
Ｅ2 の中央直下に直接向かうキャリヤを抑制できる。し
たがって、第１エミッタ領域Ｅ1 から注入されたキャリ
ヤのほとんどは、領域Ｂ1 + の存在しない上方の第２ベ
ース領域Ｂ2 に到達し、その第２ベース領域を横方に流
れて第２エミッタ領域Ｅ2 側に供給されることになる。
この横方の流れの生ずる位置に、ターンオフ時のキャリ
ヤ引出し用のＭＯＳＦＥＴを配置することにより、ター
ンオフの際のキャリヤ引出しが効率良く達成できる。
うに、第１ベース領域Ｂ1 内にキャリア阻止用の領域Ｂ
1 + を設けることで、サイリスタのオン状態において
は、ターンオフの際に引出し抵抗が大きくなる第２ベー
ス領域Ｂ2 へキャリヤが直接供給されるのを抑制して、
キャリヤ引出しの際の寄生ベース抵抗を低減させる点に
ある。領域Ｂ1 + は、第１エミッタ領域Ｅ1 から注入さ
れるキャリヤにとって、ポテンシャルが高く注入しにく
い領域となり、かつ不純物密度が大きいので、仮に注入
が生じても再結合しやすい領域にもなっている。そのた
め、領域Ｂ1 + を第２エミッタ領域Ｅ2 の中央直下に設
けることで、引出し抵抗の大きくなる第２エミッタ領域
Ｅ2 の中央直下に直接向かうキャリヤを抑制できる。し
たがって、第１エミッタ領域Ｅ1 から注入されたキャリ
ヤのほとんどは、領域Ｂ1 + の存在しない上方の第２ベ
ース領域Ｂ2 に到達し、その第２ベース領域を横方に流
れて第２エミッタ領域Ｅ2 側に供給されることになる。
この横方の流れの生ずる位置に、ターンオフ時のキャリ
ヤ引出し用のＭＯＳＦＥＴを配置することにより、ター
ンオフの際のキャリヤ引出しが効率良く達成できる。
【００１３】 請求項２の発明の特徴の第１点は、図２
に示すように、請求項１の発明の阻止領域Ｂ1 + に領域
Ｄを付加するとともに、金属配線Ｌ1 により第２エミッ
タ領域Ｅ2 と短絡することにより、キャリヤが第１エミ
ッタ領域Ｅ1 から注入され、ターンオフ過程で引出し抵
抗の大きくなる第２エミッタ領域Ｅ2 の中央領域へ向か
うキャリヤの一部を、オン状態において積極的に領域Ｄ
から排出している点にある。この作用により、請求項１
の発明に比べ、キャリヤの引出しの際の寄生ベース抵抗
の低減が促進される。
に示すように、請求項１の発明の阻止領域Ｂ1 + に領域
Ｄを付加するとともに、金属配線Ｌ1 により第２エミッ
タ領域Ｅ2 と短絡することにより、キャリヤが第１エミ
ッタ領域Ｅ1 から注入され、ターンオフ過程で引出し抵
抗の大きくなる第２エミッタ領域Ｅ2 の中央領域へ向か
うキャリヤの一部を、オン状態において積極的に領域Ｄ
から排出している点にある。この作用により、請求項１
の発明に比べ、キャリヤの引出しの際の寄生ベース抵抗
の低減が促進される。
【００１４】 その特徴の第２点は、キャリア阻止用の
領域Ｂ1 + の存在しない上方の第２ベース領域Ｂ2 と第
２エミッタ領域Ｅ2 側の第２ベース領域Ｂ2 の間に、領
域Ｄとは電気的に分離されかつ第２ベース領域Ｂ2 と一
体構造をなす正孔供給経路を設けている点にある。
領域Ｂ1 + の存在しない上方の第２ベース領域Ｂ2 と第
２エミッタ領域Ｅ2 側の第２ベース領域Ｂ2 の間に、領
域Ｄとは電気的に分離されかつ第２ベース領域Ｂ2 と一
体構造をなす正孔供給経路を設けている点にある。
【００１５】 上記特徴の第１点及び第２点の作用によ
り、オン状態において、第１エミッタ領域Ｅ1 から注入
されて第２エミッタ領域Ｅ2 直下に到達するキャリヤの
ほとんどは、領域Ｂ1 + の存在しない上方の第２ベース
領域Ｂ2 に達し、この第２ベース領域Ｂ2 と第２エミッ
タ領域Ｅ2 下の第２ベース領域Ｂ2 を連結する正孔供給
経路を経由させることが可能となる。したがって、請求
項１の発明に比べ、ターンオフ時の引出しキャリヤを、
オン状態において制御性よく限定させて供給できる。
り、オン状態において、第１エミッタ領域Ｅ1 から注入
されて第２エミッタ領域Ｅ2 直下に到達するキャリヤの
ほとんどは、領域Ｂ1 + の存在しない上方の第２ベース
領域Ｂ2 に達し、この第２ベース領域Ｂ2 と第２エミッ
タ領域Ｅ2 下の第２ベース領域Ｂ2 を連結する正孔供給
経路を経由させることが可能となる。したがって、請求
項１の発明に比べ、ターンオフ時の引出しキャリヤを、
オン状態において制御性よく限定させて供給できる。
【００１６】 その第３の特徴は、キャリヤ排出領域Ｄ
と第２ベース領域Ｂ2 の間隙部表面にＭＯＳゲートＧ
MOS のＭＯＳＦＥＴを配置している点にある。ターンオ
フに際しては、ＭＯＳゲートＧMOS 直下に第２の導電形
の反転層を形成することにより、第２ベース領域Ｂ2 を
ソース領域及び排出領域Ｄをドレイン領域とするＭＯＳ
ＦＥＴが導通するので、第２ベース領域Ｂ2 を横方向に
流れているキャリヤの引出しを効率良く行える。
と第２ベース領域Ｂ2 の間隙部表面にＭＯＳゲートＧ
MOS のＭＯＳＦＥＴを配置している点にある。ターンオ
フに際しては、ＭＯＳゲートＧMOS 直下に第２の導電形
の反転層を形成することにより、第２ベース領域Ｂ2 を
ソース領域及び排出領域Ｄをドレイン領域とするＭＯＳ
ＦＥＴが導通するので、第２ベース領域Ｂ2 を横方向に
流れているキャリヤの引出しを効率良く行える。
【００１７】 請求項３の発明においても、請求項１及
び２の発明と同様に、第１ベース領域Ｂ1 内に、領域Ｂ
1 + を設けることで、サイリスタのオン状態において
は、ターンオフの際に引出し抵抗が大きくなる領域への
キャリヤの直接供給を抑制している。
び２の発明と同様に、第１ベース領域Ｂ1 内に、領域Ｂ
1 + を設けることで、サイリスタのオン状態において
は、ターンオフの際に引出し抵抗が大きくなる領域への
キャリヤの直接供給を抑制している。
【００１８】 請求項３の発明の大きな特徴は、図３に
示すように、領域Ｂ1 +の存在しない第１ベース領域Ｂ
1 の上方の主表面に、第２ベース領域Ｂ2 と同一伝導形
の領域Ｃを設け、ターンオフ時に第２エミッタ接合を短
絡するＭＯＳゲ−トＧoff を有するＭＯＳＦＥＴを備
え、かつ金属配線Ｌ2 を通して領域Ｃと第２ベース領域
Ｂ2 の電気的な短絡と開放を制御するＭＯＳゲ−トＧ
inj を有するＭＯＳＦＥＴを集積化した点にある。ＭＯ
Ｓゲ−トＧinj を有するＭＯＳＦＥＴは、領域Ｃ上にそ
れぞれソース領域ＥS 及びドレイン領域ＥD を持ち、そ
れぞれ、ソース領域ＥS は金属配線Ｌ2 により第２ベー
ス領域Ｂ2 と、ドレイン領域ＥDは電極ＥC により領域
Ｃと短絡している。このＭＯＳＦＥＴは、サイリスタの
オン及びオフ状態に合わせて、領域Ｃから第２ベース領
域Ｂ2 へのキャリヤの供給と遮断の制御を行うものであ
る。
示すように、領域Ｂ1 +の存在しない第１ベース領域Ｂ
1 の上方の主表面に、第２ベース領域Ｂ2 と同一伝導形
の領域Ｃを設け、ターンオフ時に第２エミッタ接合を短
絡するＭＯＳゲ−トＧoff を有するＭＯＳＦＥＴを備
え、かつ金属配線Ｌ2 を通して領域Ｃと第２ベース領域
Ｂ2 の電気的な短絡と開放を制御するＭＯＳゲ−トＧ
inj を有するＭＯＳＦＥＴを集積化した点にある。ＭＯ
Ｓゲ−トＧinj を有するＭＯＳＦＥＴは、領域Ｃ上にそ
れぞれソース領域ＥS 及びドレイン領域ＥD を持ち、そ
れぞれ、ソース領域ＥS は金属配線Ｌ2 により第２ベー
ス領域Ｂ2 と、ドレイン領域ＥDは電極ＥC により領域
Ｃと短絡している。このＭＯＳＦＥＴは、サイリスタの
オン及びオフ状態に合わせて、領域Ｃから第２ベース領
域Ｂ2 へのキャリヤの供給と遮断の制御を行うものであ
る。
【００１９】 以下に、ＭＯＳゲ−トＧinj を含むＭＯ
ＳＦＥＴの作用について説明する。サイリスタのオン状
態においては、第１エミッタ領域Ｅ1 から注入されるキ
ャリヤは、阻止領域Ｂ1 + の上方の第２ベース領域Ｂ2
には到達しにくく、逆に阻止領域Ｂ1 + の存在しない上
方の領域Ｃには到達しやすい。したがって、オン状態
に、領域Ｃと第２ベース領域Ｂ2 をＭＯＳゲ−トＧinj
のＭＯＳＦＥＴをオンさせて短絡することにより、キャ
リヤの供給が促進され、サイリスタの低抵抗特性が達成
できる。反対に、ターンオフ過程においては、第２エミ
ッタ領域Ｅ2 及び第２ベース領域Ｂ2 の短絡を行うＭＯ
ＳゲートＧoff のターンオフ信号に同期させて、上記Ｍ
ＯＳゲ−トＧinj のＭＯＳＦＥＴをオフさせることによ
り、第２ベース領域Ｂ2 に到達するキャリヤ量を大幅に
低下させ、ターンオフの著しい促進が達成できる。
ＳＦＥＴの作用について説明する。サイリスタのオン状
態においては、第１エミッタ領域Ｅ1 から注入されるキ
ャリヤは、阻止領域Ｂ1 + の上方の第２ベース領域Ｂ2
には到達しにくく、逆に阻止領域Ｂ1 + の存在しない上
方の領域Ｃには到達しやすい。したがって、オン状態
に、領域Ｃと第２ベース領域Ｂ2 をＭＯＳゲ−トＧinj
のＭＯＳＦＥＴをオンさせて短絡することにより、キャ
リヤの供給が促進され、サイリスタの低抵抗特性が達成
できる。反対に、ターンオフ過程においては、第２エミ
ッタ領域Ｅ2 及び第２ベース領域Ｂ2 の短絡を行うＭＯ
ＳゲートＧoff のターンオフ信号に同期させて、上記Ｍ
ＯＳゲ−トＧinj のＭＯＳＦＥＴをオフさせることによ
り、第２ベース領域Ｂ2 に到達するキャリヤ量を大幅に
低下させ、ターンオフの著しい促進が達成できる。
【００２０】 以上のように、請求項３の発明の工夫に
より、オン状態においては、第２ベース領域へＭＯＳゲ
−トＧinj を有するＭＯＳＦＥＴをオンさせて、キャリ
ヤの供給を行い、ターンオフ時にはこのＭＯＳＦＥＴを
オフさせて、キャリヤを遮断することにより、サイリス
タのオン及びオフ状態に合わせて内部キャリヤの供給量
が制御でき、オン電圧とターンオフ性能の両立が期待で
きる。
より、オン状態においては、第２ベース領域へＭＯＳゲ
−トＧinj を有するＭＯＳＦＥＴをオンさせて、キャリ
ヤの供給を行い、ターンオフ時にはこのＭＯＳＦＥＴを
オフさせて、キャリヤを遮断することにより、サイリス
タのオン及びオフ状態に合わせて内部キャリヤの供給量
が制御でき、オン電圧とターンオフ性能の両立が期待で
きる。
【００２１】 請求項４ないし請求項６の発明に関して
は、請求項１ないし請求項３の発明における第１ベース
領域Ｂ1 内の領域Ｂ1 + に代えて、第２エミッタ領域Ｅ
2 に対向する第１エミッタ領域Ｅ1 側に少数キャリヤの
非注入領域のショットキバリヤ領域ＭS を設けている
が、少数キャリヤの非注入領域を第２エミッタ領域直下
に設けることにより、引出し抵抗が大きくなる領域への
キャリヤ到達を抑制している点においては、請求項１な
いし請求項３の発明と同様となる。さらに、請求項４な
いし請求項６の発明にかかるＭＯＳＦＥＴの配置及び動
作原理に関しては、それぞれ、請求項１ないし請求項３
の発明と全く同様であるので説明を省略する。
は、請求項１ないし請求項３の発明における第１ベース
領域Ｂ1 内の領域Ｂ1 + に代えて、第２エミッタ領域Ｅ
2 に対向する第１エミッタ領域Ｅ1 側に少数キャリヤの
非注入領域のショットキバリヤ領域ＭS を設けている
が、少数キャリヤの非注入領域を第２エミッタ領域直下
に設けることにより、引出し抵抗が大きくなる領域への
キャリヤ到達を抑制している点においては、請求項１な
いし請求項３の発明と同様となる。さらに、請求項４な
いし請求項６の発明にかかるＭＯＳＦＥＴの配置及び動
作原理に関しては、それぞれ、請求項１ないし請求項３
の発明と全く同様であるので説明を省略する。
【００２２】 請求項３及び請求項６の発明における特
徴は、サイリスタのオン状態及びオフ状態に同期させ
て、第２ベース領域Ｂ2 へのキャリア供給及び遮断の制
御を行う工夫を取り入れたものであり、その手段とし
て、第２のベース領域Ｂ2 へのキャリアの供給及び遮断
を制御するＭＯＳゲ−トＧinj を有するＭＯＳＦＥＴを
領域Ｃ上に形成している。この作用により、オン状態の
性能とターンオフ性能の両立が可能となる。
徴は、サイリスタのオン状態及びオフ状態に同期させ
て、第２ベース領域Ｂ2 へのキャリア供給及び遮断の制
御を行う工夫を取り入れたものであり、その手段とし
て、第２のベース領域Ｂ2 へのキャリアの供給及び遮断
を制御するＭＯＳゲ−トＧinj を有するＭＯＳＦＥＴを
領域Ｃ上に形成している。この作用により、オン状態の
性能とターンオフ性能の両立が可能となる。
【００２３】 しかしながら、ＭＯＳゲ−トＧinj のＭ
ＯＳＦＥＴを領域Ｃ上に形成する場合には、このＭＯＳ
ＦＥＴのソース領域ＥS 及び領域Ｃ、さらに第１ベース
領域Ｂ1 及び第１エミッタ領域Ｅ1 の四つの領域で構成
される寄生サイリスタ構造が形成されてしまう。したが
って、寄生サイリスタ構造の第２ベース領域Ｂ2 に相当
する領域Ｃを、高密度あるいは深い拡散層で形成し、寄
生サイリスタ構造によるラッチアップ動作を防止する必
要がある。
ＯＳＦＥＴを領域Ｃ上に形成する場合には、このＭＯＳ
ＦＥＴのソース領域ＥS 及び領域Ｃ、さらに第１ベース
領域Ｂ1 及び第１エミッタ領域Ｅ1 の四つの領域で構成
される寄生サイリスタ構造が形成されてしまう。したが
って、寄生サイリスタ構造の第２ベース領域Ｂ2 に相当
する領域Ｃを、高密度あるいは深い拡散層で形成し、寄
生サイリスタ構造によるラッチアップ動作を防止する必
要がある。
【００２４】 請求項７の発明においては、ＭＯＳゲ−
トＧinj を有するＭＯＳＦＥＴの領域Ｃ上ではなく、第
２ベース領域Ｂ2 上に形成することを特徴とするもので
ある。この作用により、寄生サイリスタ構造が形成され
ないので、ラッチアップ動作による悪影響をもたらすこ
となく、ターンオフ特性を改善できる。
トＧinj を有するＭＯＳＦＥＴの領域Ｃ上ではなく、第
２ベース領域Ｂ2 上に形成することを特徴とするもので
ある。この作用により、寄生サイリスタ構造が形成され
ないので、ラッチアップ動作による悪影響をもたらすこ
となく、ターンオフ特性を改善できる。
【００２５】 以上、本発明においては、実効的に引出
し抵抗を激減できるため、従来のＭＯＳ制御サイリスタ
の可制御電流の大幅な改善が可能となり、さらに、オン
電圧に悪影響をもたらさないので、ターンオフ性能とは
両立が困難であった低オン電圧化も実現できる。
し抵抗を激減できるため、従来のＭＯＳ制御サイリスタ
の可制御電流の大幅な改善が可能となり、さらに、オン
電圧に悪影響をもたらさないので、ターンオフ性能とは
両立が困難であった低オン電圧化も実現できる。
【００２６】
【実施例】 以下、本発明によるＭＯＳ制御サイリスタ
の各実施例について説明する。
の各実施例について説明する。
【００２７】 （請求項１の発明に対応する実施例）図
７は、請求項１の発明に対応するＭＯＳ制御サイリスタ
をシリコン（Ｓi)の縦型構造で実現した単一構造の一実
施例を示す断面構造図である。この図においては、図１
の第１エミッタ領域Ｅ1 及び第１ベース領域Ｂ1 がそれ
ぞれ、Ｐ伝導形のＰE + 領域及びＮ伝導形のＮB 領域に
対応し、第２エミッタ領域Ｅ2 及び第２ベース領域Ｂ2
がそれぞれ、Ｎ伝導形のカソードエミッタ領域ＮE + 及
びＰ伝導形の領域ＰB に対応している。
７は、請求項１の発明に対応するＭＯＳ制御サイリスタ
をシリコン（Ｓi)の縦型構造で実現した単一構造の一実
施例を示す断面構造図である。この図においては、図１
の第１エミッタ領域Ｅ1 及び第１ベース領域Ｂ1 がそれ
ぞれ、Ｐ伝導形のＰE + 領域及びＮ伝導形のＮB 領域に
対応し、第２エミッタ領域Ｅ2 及び第２ベース領域Ｂ2
がそれぞれ、Ｎ伝導形のカソードエミッタ領域ＮE + 及
びＰ伝導形の領域ＰB に対応している。
【００２８】 また、図１の第１エミッタ領域から注入
され第２ベース領域に到達するキャリヤの阻止領域Ｂ1
+ は、図７においてはＮ伝導形の領域ＮB + に対応して
いる。ターンオフの際に、第２エミッタ領域であるカソ
ードエミッタ領域ＮE + 及び第２ベース領域ＰB を短絡
するＭＯＳＦＥＴは、ＰベースＰB上に集積化したＭＯ
ＳゲートＧoff のＮチャネルＭＯＳＦＥＴに対応する。
このＭＯＳＦＥＴは、ソース領域をカソードエミッタ領
域ＮE + とし、ドレイン領域をＰベース内に形成した領
域ＮD + としている。さらに、サイリスタのターンオン
用のＭＯＳゲートＧonも集積化しており、このＭＯＳＦ
ＥＴは、それぞれソース領域がＰベース内に形成した領
域ＮS + 、ドレイン領域が領域ＮB に相当している。
され第２ベース領域に到達するキャリヤの阻止領域Ｂ1
+ は、図７においてはＮ伝導形の領域ＮB + に対応して
いる。ターンオフの際に、第２エミッタ領域であるカソ
ードエミッタ領域ＮE + 及び第２ベース領域ＰB を短絡
するＭＯＳＦＥＴは、ＰベースＰB上に集積化したＭＯ
ＳゲートＧoff のＮチャネルＭＯＳＦＥＴに対応する。
このＭＯＳＦＥＴは、ソース領域をカソードエミッタ領
域ＮE + とし、ドレイン領域をＰベース内に形成した領
域ＮD + としている。さらに、サイリスタのターンオン
用のＭＯＳゲートＧonも集積化しており、このＭＯＳＦ
ＥＴは、それぞれソース領域がＰベース内に形成した領
域ＮS + 、ドレイン領域が領域ＮB に相当している。
【００２９】 次にこの実施例のＭＯＳ制御サイリスタ
の製作について説明する。抵抗率約１００Ωｃｍ、厚み
約２００μｍのＮ伝導形シリコン基板をベース領域ＮB
とし、下面から領域ＮB + のＮ伝導形選択拡散を行う。
この場合、オン状態において、ターンオフ時に引出し抵
抗が大きくなるＰベース領域ＰB の中央直下への正孔直
接供給を抑制するために、領域ＮB + については、この
領域内で十分正孔が消滅するよう、そのプロセス終了後
の表面密度は約５×１０18ｃｍ-3程度、かつ深さ約２０
μｍ程度に形成する必要がある。
の製作について説明する。抵抗率約１００Ωｃｍ、厚み
約２００μｍのＮ伝導形シリコン基板をベース領域ＮB
とし、下面から領域ＮB + のＮ伝導形選択拡散を行う。
この場合、オン状態において、ターンオフ時に引出し抵
抗が大きくなるＰベース領域ＰB の中央直下への正孔直
接供給を抑制するために、領域ＮB + については、この
領域内で十分正孔が消滅するよう、そのプロセス終了後
の表面密度は約５×１０18ｃｍ-3程度、かつ深さ約２０
μｍ程度に形成する必要がある。
【００３０】 次に下面及び上面に高密度のＰ伝導形拡
散を行って、図示のようにアノードエミッタ領域ＰE +
及びＰベース領域ＰB の一部となるＰシンカ部を形成す
る。この場合、デバイスの低オン電圧化のために、アノ
ードエミッタ領域ＰE + の表面密度は高密度の１×１０
20ｃｍ-3、かつ深さは約１０μｍ程度に形成する。
散を行って、図示のようにアノードエミッタ領域ＰE +
及びＰベース領域ＰB の一部となるＰシンカ部を形成す
る。この場合、デバイスの低オン電圧化のために、アノ
ードエミッタ領域ＰE + の表面密度は高密度の１×１０
20ｃｍ-3、かつ深さは約１０μｍ程度に形成する。
【００３１】 上記Ｐ伝導形拡散を行った後に、ゲート
酸化膜を約１０００Å程度の厚さ形成し、さらに通常の
２重拡散ＭＯＳＦＥＴの製作に用いられる自己整合プロ
セスにより、ポリシリコンゲート、Ｐベース領域ＰB 及
びカソードエミッタ領域ＮE + を形成する。プロセス終
了後のＰベース領域ＰB の表面密度は１×１０18ｃｍ-3
程度で、深さは約５μｍ程度とし、領域ＮD + の表面密
度は１×１０20ｃｍ-3程度、深さは約２μｍ程度に形成
する。最終的に、コンタクトホール及び各電極を形成す
ることにより、図７の請求項１の発明における縦形のＭ
ＯＳ制御サイリスタが実現できる。なお、ターンオン用
のＭＯＳゲートＧonはＮベース領域ＮB とＰベース領域
ＰB とＮ伝導形の領域Ｎs + とに跨がって形成され、ま
たターンオフ用のＭＯＳゲートＧoff はカソードエミッ
タ領域ＮE + とＰベース領域ＰB とＮ伝導形の領域ＮD
+ とに跨がって形成される。
酸化膜を約１０００Å程度の厚さ形成し、さらに通常の
２重拡散ＭＯＳＦＥＴの製作に用いられる自己整合プロ
セスにより、ポリシリコンゲート、Ｐベース領域ＰB 及
びカソードエミッタ領域ＮE + を形成する。プロセス終
了後のＰベース領域ＰB の表面密度は１×１０18ｃｍ-3
程度で、深さは約５μｍ程度とし、領域ＮD + の表面密
度は１×１０20ｃｍ-3程度、深さは約２μｍ程度に形成
する。最終的に、コンタクトホール及び各電極を形成す
ることにより、図７の請求項１の発明における縦形のＭ
ＯＳ制御サイリスタが実現できる。なお、ターンオン用
のＭＯＳゲートＧonはＮベース領域ＮB とＰベース領域
ＰB とＮ伝導形の領域Ｎs + とに跨がって形成され、ま
たターンオフ用のＭＯＳゲートＧoff はカソードエミッ
タ領域ＮE + とＰベース領域ＰB とＮ伝導形の領域ＮD
+ とに跨がって形成される。
【００３２】 次に、このデバイスの動作機構について
説明する。アノードＡ及びカソードＫ間にデバイスの順
耐圧以下の電圧が印加され、かつ二つのＭＯＳゲートＧ
on及びＧoff に印加されるカソード電位を基準とする電
圧が０Ｖの場合は、デバイスはオフ状態となる。この状
態で、ＭＯＳゲートＧonに正電圧を印加すると、Ｐベー
ス領域ＰB とＮベース領域ＮB が形成する逆バイアス接
合をＭＯＳゲートＧon直下のＮ伝導形反転層が短絡する
ように働くので、カソード及びアノード接合に順バイア
スが印加されるようになり、デバイスはオン状態に移行
する。
説明する。アノードＡ及びカソードＫ間にデバイスの順
耐圧以下の電圧が印加され、かつ二つのＭＯＳゲートＧ
on及びＧoff に印加されるカソード電位を基準とする電
圧が０Ｖの場合は、デバイスはオフ状態となる。この状
態で、ＭＯＳゲートＧonに正電圧を印加すると、Ｐベー
ス領域ＰB とＮベース領域ＮB が形成する逆バイアス接
合をＭＯＳゲートＧon直下のＮ伝導形反転層が短絡する
ように働くので、カソード及びアノード接合に順バイア
スが印加されるようになり、デバイスはオン状態に移行
する。
【００３３】 オン状態においては、カソードエミッタ
領域ＮE + からの電子注入及びアノードエミッタ領域Ｐ
E + からの正孔注入が生じている。本実施例のデバイス
においては、領域ＮB + はアノードエミッタ領域ＰE +
から注入された正孔に対しては、通過の阻止領域となる
ため、領域ＮB + 上方のターンオフの際に引出し抵抗が
大きくなるカソードエミッタ領域ＮE + の中央直下に直
接正孔が到達するのを抑制できる。したがって、アノー
ドエミッタ領域ＰE + から注入された正孔のほとんど
は、領域ＮB + の存在しない上方のＰベースＰB 領域に
主に到達し、横方向に領域ＰB を流れ、カソードエミッ
タ領域ＮE + に供給される。この横方向の流れの生ずる
位置に、ターンオフ時のキャリヤ引出し用のＭＯＳＦＥ
Ｔを配置することにより、ターンオフの際のキャリヤ引
出しが効率良く達成できる。
領域ＮE + からの電子注入及びアノードエミッタ領域Ｐ
E + からの正孔注入が生じている。本実施例のデバイス
においては、領域ＮB + はアノードエミッタ領域ＰE +
から注入された正孔に対しては、通過の阻止領域となる
ため、領域ＮB + 上方のターンオフの際に引出し抵抗が
大きくなるカソードエミッタ領域ＮE + の中央直下に直
接正孔が到達するのを抑制できる。したがって、アノー
ドエミッタ領域ＰE + から注入された正孔のほとんど
は、領域ＮB + の存在しない上方のＰベースＰB 領域に
主に到達し、横方向に領域ＰB を流れ、カソードエミッ
タ領域ＮE + に供給される。この横方向の流れの生ずる
位置に、ターンオフ時のキャリヤ引出し用のＭＯＳＦＥ
Ｔを配置することにより、ターンオフの際のキャリヤ引
出しが効率良く達成できる。
【００３４】 ターンオフは、ＭＯＳゲートＧoff に正
電圧を印加することにより、カソードエミッタ接合をＧ
off 直下のＮ伝導形反転層により短絡することにより行
う。本実施例のデバイスにおいては、領域ＮB + 上方の
ターンオフの際に引出し抵抗が大きくなるカソードエミ
ッタ中央直下に直接正孔が到達するのを抑制しているの
で、効率の良いターンオフ動作が期待できる。
電圧を印加することにより、カソードエミッタ接合をＧ
off 直下のＮ伝導形反転層により短絡することにより行
う。本実施例のデバイスにおいては、領域ＮB + 上方の
ターンオフの際に引出し抵抗が大きくなるカソードエミ
ッタ中央直下に直接正孔が到達するのを抑制しているの
で、効率の良いターンオフ動作が期待できる。
【００３５】 本デバイスにおいては、動作機構上Ｎベ
ース領域ＮB の厚みが小さい程、アノードからの注入正
孔がカソードエミッタ領域ＮE + の直下のＰベース領域
ＰB に直接到達するのをより効率良く抑制できる。この
ために、製作にあたっては、エピタキシャル成長によ
り、Ｎベース領域ＮB の厚みを小さく形成するほうが望
ましく、さらに高耐圧化のために、図８に示すようにア
ノ−ドエミッタ領域ＰE + にＮ伝導形のＮバッファ領域
Ｎbuffを設ける必要がある。
ース領域ＮB の厚みが小さい程、アノードからの注入正
孔がカソードエミッタ領域ＮE + の直下のＰベース領域
ＰB に直接到達するのをより効率良く抑制できる。この
ために、製作にあたっては、エピタキシャル成長によ
り、Ｎベース領域ＮB の厚みを小さく形成するほうが望
ましく、さらに高耐圧化のために、図８に示すようにア
ノ−ドエミッタ領域ＰE + にＮ伝導形のＮバッファ領域
Ｎbuffを設ける必要がある。
【００３６】 次に、図８により、請求項１の発明を、
エピタキシャル成長を用いて実現した実施例について述
べる。本実施例においては、図８において各領域の図１
との対応は図７の場合と同様であるが、アノ−ドエミッ
タ領域ＰE + にＮバッファ領域Ｎbuffを設けている点が
異なる。なお、図７で用いた記号と同一の記号について
は相当する部材を示すものとする。
エピタキシャル成長を用いて実現した実施例について述
べる。本実施例においては、図８において各領域の図１
との対応は図７の場合と同様であるが、アノ−ドエミッ
タ領域ＰE + にＮバッファ領域Ｎbuffを設けている点が
異なる。なお、図７で用いた記号と同一の記号について
は相当する部材を示すものとする。
【００３７】 本実施例の製作にあたっては、抵抗率
０．０１Ωｃｍ程度のＰ伝導形基板を用い、一方の主表
面を鏡面仕上げした後、その面に不純物密度約１０16ｃ
ｍ-3程度、厚み１０μｍ程度のＮバッファ領域Ｎbuffを
エピタキシャル成長により形成する。次に、エピタキシ
ャル成長層の表面から選択的に、Ｎ伝導形不純物の拡散
により領域ＮB + を形成し、さらにＮベース領域となる
領域ＮB を再度エピタキシャル成長により抵抗率約５０
Ωｃｍ、厚み１００μｍ程度に形成する。したがって、
領域ＮB + は埋込拡散層となり、アノードから注入され
た正孔の通過阻止領域として作用させるために、そのプ
ロセス終了後のピーク密度が５×１０18ｃｍ-3程度、厚
みが２０μｍ程度になるよう形成する。また、Ｎバッフ
ァ領域Ｎbuffに関しては、パンチスル降伏を防止するた
めに、オフ状態における中央接合から伸びてくる空乏層
がアノードエミッタ領域ＰE + へ到達させない程度の厚
みで、かつこの領域での正孔の再結合効果を抑制するた
めに、平均密度は約１×１０17ｃｍ-3以下、かつ厚み１
０μm 程度に形成する必要がある。
０．０１Ωｃｍ程度のＰ伝導形基板を用い、一方の主表
面を鏡面仕上げした後、その面に不純物密度約１０16ｃ
ｍ-3程度、厚み１０μｍ程度のＮバッファ領域Ｎbuffを
エピタキシャル成長により形成する。次に、エピタキシ
ャル成長層の表面から選択的に、Ｎ伝導形不純物の拡散
により領域ＮB + を形成し、さらにＮベース領域となる
領域ＮB を再度エピタキシャル成長により抵抗率約５０
Ωｃｍ、厚み１００μｍ程度に形成する。したがって、
領域ＮB + は埋込拡散層となり、アノードから注入され
た正孔の通過阻止領域として作用させるために、そのプ
ロセス終了後のピーク密度が５×１０18ｃｍ-3程度、厚
みが２０μｍ程度になるよう形成する。また、Ｎバッフ
ァ領域Ｎbuffに関しては、パンチスル降伏を防止するた
めに、オフ状態における中央接合から伸びてくる空乏層
がアノードエミッタ領域ＰE + へ到達させない程度の厚
みで、かつこの領域での正孔の再結合効果を抑制するた
めに、平均密度は約１×１０17ｃｍ-3以下、かつ厚み１
０μm 程度に形成する必要がある。
【００３８】 次に、エピタキシャル成長層表面から、
Ｐベース領域ＰB の一部となるＰシンカ部を形成し、以
下図７の実施例と全く同様なプロセスを行うことで、図
８の実施例が実現できる。この実施例においては、エピ
タキシャル成長を用いているが、図７の場合と同様に、
Ｎ伝導形基板を用いて、領域ＮB + 、Ｎバッファ領域Ｎ
buff及びアノードエミッタ領域ＰE + をそれぞれ拡散プ
ロセスによっても形成可能となる。図８の実施例のデバ
イスの動作原理は、図７の場合と全く同様であるので説
明を省略する。
Ｐベース領域ＰB の一部となるＰシンカ部を形成し、以
下図７の実施例と全く同様なプロセスを行うことで、図
８の実施例が実現できる。この実施例においては、エピ
タキシャル成長を用いているが、図７の場合と同様に、
Ｎ伝導形基板を用いて、領域ＮB + 、Ｎバッファ領域Ｎ
buff及びアノードエミッタ領域ＰE + をそれぞれ拡散プ
ロセスによっても形成可能となる。図８の実施例のデバ
イスの動作原理は、図７の場合と全く同様であるので説
明を省略する。
【００３９】 次に、同様に請求項１の発明におけるＭ
ＯＳ制御サイリスタを横形構造で実現した単一構造の一
実施例を図９に示す。デバイス内の各領域及びＭＯＳゲ
ートなどについての図１との対応については、実施例の
図７と全く同様である。なお、図８で用いた記号と同一
の記号については相当する部材を示すものとする。
ＯＳ制御サイリスタを横形構造で実現した単一構造の一
実施例を図９に示す。デバイス内の各領域及びＭＯＳゲ
ートなどについての図１との対応については、実施例の
図７と全く同様である。なお、図８で用いた記号と同一
の記号については相当する部材を示すものとする。
【００４０】 製作にあたっては、Ｎ／Ｎ+ エピタキシ
ャル成長ウェハを用いる。このウェハのＮ+ 基板の抵抗
率は０．０１Ωｃｍ、厚みは４００μｍ程度であり、エ
ピタキシャル成長層の抵抗率は５０Ωｃｍで、厚みは５
０μｍ程度である。このＮ+ 基板が、請求項１の発明に
おける第１エミッタ領域から注入されるキャリヤの阻止
領域Ｂ1 + に対応する領域ＮB + となる。製作プロセス
は、エピタキシャル成長層をＮベース領域ＮB として、
この表面からアノードエミッタ領域ＰE + 及びＰベース
領域ＰB の一部となるＰシンカ部を選択拡散により開始
する。
ャル成長ウェハを用いる。このウェハのＮ+ 基板の抵抗
率は０．０１Ωｃｍ、厚みは４００μｍ程度であり、エ
ピタキシャル成長層の抵抗率は５０Ωｃｍで、厚みは５
０μｍ程度である。このＮ+ 基板が、請求項１の発明に
おける第１エミッタ領域から注入されるキャリヤの阻止
領域Ｂ1 + に対応する領域ＮB + となる。製作プロセス
は、エピタキシャル成長層をＮベース領域ＮB として、
この表面からアノードエミッタ領域ＰE + 及びＰベース
領域ＰB の一部となるＰシンカ部を選択拡散により開始
する。
【００４１】 この実施例は図７及び図８に示した実施
例と同様に、自己整合プロセスにより、通常のポリシリ
コンゲート、Ｐベース領域ＰB 及びカソードエミッタ領
域ＮE + を形成し、コンタクトホール及び電極を形成す
ることにより実現できる。この横形デバイスの動作原理
などは、図７及び図８に示した縦形デバイスの実施例と
全く同様であるが、Ｎベース領域ＮB に相当するエピタ
キシャル成長層の厚みを薄く形成できるので、アノード
エミッタ領域ＰE + から横方向に注入するキャリヤが、
寄生引出し抵抗の大きなカソードエミッタ直下のＰベー
ス領域ＰB へ直接到達するのを、より効率良く抑制でき
る特徴を持つ。
例と同様に、自己整合プロセスにより、通常のポリシリ
コンゲート、Ｐベース領域ＰB 及びカソードエミッタ領
域ＮE + を形成し、コンタクトホール及び電極を形成す
ることにより実現できる。この横形デバイスの動作原理
などは、図７及び図８に示した縦形デバイスの実施例と
全く同様であるが、Ｎベース領域ＮB に相当するエピタ
キシャル成長層の厚みを薄く形成できるので、アノード
エミッタ領域ＰE + から横方向に注入するキャリヤが、
寄生引出し抵抗の大きなカソードエミッタ直下のＰベー
ス領域ＰB へ直接到達するのを、より効率良く抑制でき
る特徴を持つ。
【００４２】 （請求項２の発明に対応する実施例）図
１０は、請求項２の発明におけるＭＯＳ制御サイリスタ
をシリコン（Ｓi)の縦型構造で実現した単一構造の一実
施例を示す断面構造図である。この図においては、図２
の第１エミッタ領域Ｅ1 及び第１ベース領域Ｂ1 がそれ
ぞれ、アノードエミッタ領域ＰE + 及び第１ベース領域
ＮB に対応し、第２エミッタ領域Ｅ2及び第２ベース領
域Ｂ2 がそれぞれ、カソードエミッタ領域ＮE + 及び第
２ベース領域ＰB に対応している。図２の第１エミッタ
領域から注入されて第２ベース領域に到達するキャリヤ
の阻止領域Ｂ1 + は、図１０においては阻止領域ＮB +
に対応し、排出領域ＤはＰ伝導形の排出領域ＰD に対応
する。この排出領域ＰDは、金属配線Ｌ1 によりカソー
ドエミッタ領域ＮE + と短絡されている。また、デバイ
スのターンオンに用いるＭＯＳＦＥＴのソース領域ＮS
+ がＰベース領域ＰB 上に形成されている。ＭＯＳゲー
トに関しては、図２と同一であり、ターンオン及びター
ンオフの共通ゲートとなるＧMOS である。このＭＯＳゲ
ートＧMOSは、領域ＮS + 、排出領域ＰD 、Ｎベース領
域ＮB 、Ｐベース領域ＰB 及びカソードエミッタ領域Ｎ
E + の五つの領域に跨がって形成される。この実施例の
ＭＯＳ制御サイリスタの製作については、構造は異なる
が、請求項１の発明を示す図７のもののプロセスと全く
同様であるので説明を省略する。
１０は、請求項２の発明におけるＭＯＳ制御サイリスタ
をシリコン（Ｓi)の縦型構造で実現した単一構造の一実
施例を示す断面構造図である。この図においては、図２
の第１エミッタ領域Ｅ1 及び第１ベース領域Ｂ1 がそれ
ぞれ、アノードエミッタ領域ＰE + 及び第１ベース領域
ＮB に対応し、第２エミッタ領域Ｅ2及び第２ベース領
域Ｂ2 がそれぞれ、カソードエミッタ領域ＮE + 及び第
２ベース領域ＰB に対応している。図２の第１エミッタ
領域から注入されて第２ベース領域に到達するキャリヤ
の阻止領域Ｂ1 + は、図１０においては阻止領域ＮB +
に対応し、排出領域ＤはＰ伝導形の排出領域ＰD に対応
する。この排出領域ＰDは、金属配線Ｌ1 によりカソー
ドエミッタ領域ＮE + と短絡されている。また、デバイ
スのターンオンに用いるＭＯＳＦＥＴのソース領域ＮS
+ がＰベース領域ＰB 上に形成されている。ＭＯＳゲー
トに関しては、図２と同一であり、ターンオン及びター
ンオフの共通ゲートとなるＧMOS である。このＭＯＳゲ
ートＧMOSは、領域ＮS + 、排出領域ＰD 、Ｎベース領
域ＮB 、Ｐベース領域ＰB 及びカソードエミッタ領域Ｎ
E + の五つの領域に跨がって形成される。この実施例の
ＭＯＳ制御サイリスタの製作については、構造は異なる
が、請求項１の発明を示す図７のもののプロセスと全く
同様であるので説明を省略する。
【００４３】 次に、図１０に示す実施例のデバイスの
動作原理について説明する。アノードＡ及びカソードＫ
間にデバイスの順耐圧以下の電圧が印加され、かつＭＯ
ＳゲートＧMOS に印加される電圧がカソード電位を基準
として０Ｖの場合には、デバイスはオフ状態となる。こ
の状態で、ＭＯＳゲートＧMOS に正電圧を印加すると、
ＭＯＳゲートＧMOS 直下のＮ伝導形反転層が、Ｐベース
領域ＰB とＮベース領域ＮB とで形成される逆バイアス
接合を短絡するように働くので、カソード及びアノード
接合に順バイアスが印加されるようになり、デバイスは
オン状態に移行する。
動作原理について説明する。アノードＡ及びカソードＫ
間にデバイスの順耐圧以下の電圧が印加され、かつＭＯ
ＳゲートＧMOS に印加される電圧がカソード電位を基準
として０Ｖの場合には、デバイスはオフ状態となる。こ
の状態で、ＭＯＳゲートＧMOS に正電圧を印加すると、
ＭＯＳゲートＧMOS 直下のＮ伝導形反転層が、Ｐベース
領域ＰB とＮベース領域ＮB とで形成される逆バイアス
接合を短絡するように働くので、カソード及びアノード
接合に順バイアスが印加されるようになり、デバイスは
オン状態に移行する。
【００４４】 オン状態においては、カソードエミッタ
領域ＮE + からの電子の注入及びアノードエミッタ領域
ＰE + からの正孔の注入が生じている。本実施例のデバ
イスにおいては、領域ＮB + はアノードエミッタ領域か
ら注入された正孔に対しては、通過の阻止領域となり、
かつ注入された正孔の一部を領域ＰD から排出している
ので、ターンオフの際に領域ＮB + 上方のカソードエミ
ッタ領域における引出し抵抗が大きくなる中央直下部分
に直接正孔が到達するのを著しく抑制している。したが
って、アノードエミッタ領域ＰE + から注入された正孔
のほとんどは、領域ＮB + の存在しない上方のＰベース
領域ＰB に主に到達し、カソードエミッタ側の領域ＰB
に横方向に流れて供給される。この横方の流れの生ずる
位置に、ターンオフ時のキャリヤ引出し用のＭＯＳＦＥ
Ｔを配置することにより、ターンオフの際のキャリヤ引
出しが効率良く達成できる。
領域ＮE + からの電子の注入及びアノードエミッタ領域
ＰE + からの正孔の注入が生じている。本実施例のデバ
イスにおいては、領域ＮB + はアノードエミッタ領域か
ら注入された正孔に対しては、通過の阻止領域となり、
かつ注入された正孔の一部を領域ＰD から排出している
ので、ターンオフの際に領域ＮB + 上方のカソードエミ
ッタ領域における引出し抵抗が大きくなる中央直下部分
に直接正孔が到達するのを著しく抑制している。したが
って、アノードエミッタ領域ＰE + から注入された正孔
のほとんどは、領域ＮB + の存在しない上方のＰベース
領域ＰB に主に到達し、カソードエミッタ側の領域ＰB
に横方向に流れて供給される。この横方の流れの生ずる
位置に、ターンオフ時のキャリヤ引出し用のＭＯＳＦＥ
Ｔを配置することにより、ターンオフの際のキャリヤ引
出しが効率良く達成できる。
【００４５】 ターンオフは、ＭＯＳゲートＧMOS に負
電圧を印加し、Ｐベース領域とカソードエミッタ接合と
をＭＯＳゲートＧMOS 直下のＰ伝導形反転層により短絡
することにより行う。このターンオフ動作により、領域
ＮB + の存在しない上方のＰベース領域ＰB からカソー
ドエミッタ領域ＮE + 側の領域ＰB に横方向に供給され
る正孔が効率良く引きだされ、カソードエミッタ中央直
下の寄生ベース抵抗の問題がほとんどないので、ターン
オフ性能の向上が期待される。
電圧を印加し、Ｐベース領域とカソードエミッタ接合と
をＭＯＳゲートＧMOS 直下のＰ伝導形反転層により短絡
することにより行う。このターンオフ動作により、領域
ＮB + の存在しない上方のＰベース領域ＰB からカソー
ドエミッタ領域ＮE + 側の領域ＰB に横方向に供給され
る正孔が効率良く引きだされ、カソードエミッタ中央直
下の寄生ベース抵抗の問題がほとんどないので、ターン
オフ性能の向上が期待される。
【００４６】 請求項２に対応する発明として、図８に
示した請求項１の発明と同様に、アノ−ドエミッタにＮ
バッファ領域Ｎbuffを設けたデバイスも実現できること
は言うまでもない。また請求項１におけるＭＯＳ制御サ
イリスタを横形構造で実施した図９と同様に、請求項２
の発明として図１１に示すように、横形構造のデバイス
も実現可能である。なお、図１０で用いた記号と同一の
記号については相当する部材を示すものとする。
示した請求項１の発明と同様に、アノ−ドエミッタにＮ
バッファ領域Ｎbuffを設けたデバイスも実現できること
は言うまでもない。また請求項１におけるＭＯＳ制御サ
イリスタを横形構造で実施した図９と同様に、請求項２
の発明として図１１に示すように、横形構造のデバイス
も実現可能である。なお、図１０で用いた記号と同一の
記号については相当する部材を示すものとする。
【００４７】 （請求項３の発明に対応する実施例）図
１２は、請求項３の発明におけるＭＯＳ制御サイリスタ
をシリコン（Ｓi)の縦型構造で実現した単一構造の一実
施例を示す断面構造図である。この図においては、請求
項３の発明を示す図３の第1 エミッタ領域Ｅ1 及び第１
ベース領域Ｂ1 がそれぞれ、アノードエミッタ領域ＰE
+ 及び第１ベース領域ＮB に対応し、第２エミッタ領域
Ｅ2 及び第２ベース領域Ｂ2 がそれぞれ、カソードエミ
ッタ領域ＮE + 及び２ベース領域ＰB 領域に対応してい
る。図３の第１エミッタ領域から注入され第２ベース領
域に到達するキャリヤの阻止領域Ｂ1 + は、図１２にお
いては阻止領域ＮB + に対応し、領域Ｃは領域ＰC に対
応する。第２ベース領域ＰB には、ターンオフ時にカソ
ードエミッタ接合を短絡するＭＯＳゲートＧoff のＭＯ
ＳＦＥＴが形成されている。
１２は、請求項３の発明におけるＭＯＳ制御サイリスタ
をシリコン（Ｓi)の縦型構造で実現した単一構造の一実
施例を示す断面構造図である。この図においては、請求
項３の発明を示す図３の第1 エミッタ領域Ｅ1 及び第１
ベース領域Ｂ1 がそれぞれ、アノードエミッタ領域ＰE
+ 及び第１ベース領域ＮB に対応し、第２エミッタ領域
Ｅ2 及び第２ベース領域Ｂ2 がそれぞれ、カソードエミ
ッタ領域ＮE + 及び２ベース領域ＰB 領域に対応してい
る。図３の第１エミッタ領域から注入され第２ベース領
域に到達するキャリヤの阻止領域Ｂ1 + は、図１２にお
いては阻止領域ＮB + に対応し、領域Ｃは領域ＰC に対
応する。第２ベース領域ＰB には、ターンオフ時にカソ
ードエミッタ接合を短絡するＭＯＳゲートＧoff のＭＯ
ＳＦＥＴが形成されている。
【００４８】 このＭＯＳＦＥＴのソース領域及びドレ
イン領域は、それぞれカソードエミッタ領域ＮE + 及び
Ｎ伝導形の領域Ｎ2D + であり、このドレイン領域Ｎ2D +
はゲート電極ＧによりＰべース領域ＰB と短絡されてい
る。また、領域ＰC には、サイリスタのオン及びオフ状
態に同期させて、金属配線Ｌ2 を通して領域ＰC と領域
ＰB の電気的な短絡及び開放を制御するＭＯＳゲートＧ
inj をもつＭＯＳＦＥＴも集積化している。このＭＯＳ
ゲートＧinj を有するＭＯＳＦＥＴのソース領域は領域
ＰB と金属配線Ｌ2 で短絡されている領域ＮS + であ
り、一方ドレイン領域は領域ＰC と金属電極ＥC で短絡
されている領域ＮD + である。さらに、サイリスタをタ
ーンオンさせるＭＯＳゲートＧonのＭＯＳＦＥＴも集積
化しており、このソース領域はＭＯＳゲートＧinj を含
むＭＯＳＦＥＴのソース領域も兼ねる領域ＮS + であ
り、ドレイン領域は領域ＮB となる。集積化してある三
つのＭＯＳゲートは、すべてＮ伝導形反転層を形成させ
て動作させる。
イン領域は、それぞれカソードエミッタ領域ＮE + 及び
Ｎ伝導形の領域Ｎ2D + であり、このドレイン領域Ｎ2D +
はゲート電極ＧによりＰべース領域ＰB と短絡されてい
る。また、領域ＰC には、サイリスタのオン及びオフ状
態に同期させて、金属配線Ｌ2 を通して領域ＰC と領域
ＰB の電気的な短絡及び開放を制御するＭＯＳゲートＧ
inj をもつＭＯＳＦＥＴも集積化している。このＭＯＳ
ゲートＧinj を有するＭＯＳＦＥＴのソース領域は領域
ＰB と金属配線Ｌ2 で短絡されている領域ＮS + であ
り、一方ドレイン領域は領域ＰC と金属電極ＥC で短絡
されている領域ＮD + である。さらに、サイリスタをタ
ーンオンさせるＭＯＳゲートＧonのＭＯＳＦＥＴも集積
化しており、このソース領域はＭＯＳゲートＧinj を含
むＭＯＳＦＥＴのソース領域も兼ねる領域ＮS + であ
り、ドレイン領域は領域ＮB となる。集積化してある三
つのＭＯＳゲートは、すべてＮ伝導形反転層を形成させ
て動作させる。
【００４９】 本発明による図１２の実施例において
は、領域ＰC からＰべース領域ＰB へのキャリア供給及
び遮断を制御するＭＯＳゲートＧinj を有するＭＯＳＦ
ＥＴを領域ＰC 上に形成している。このために、ＭＯＳ
ＦＥＴのソース領域ＮS + 及び領域ＰC 、さらに領域Ｎ
B 及び第１エミッタ領域ＰE + が構成する寄生サイリス
タ構造が形成されてしまう。したがって、ターンオフ過
程で、この寄生サイリスタ構造がラッチアップするのを
防止するために、領域ＮS + 直下の領域ＰC を高密度の
深い拡散層に形成している。
は、領域ＰC からＰべース領域ＰB へのキャリア供給及
び遮断を制御するＭＯＳゲートＧinj を有するＭＯＳＦ
ＥＴを領域ＰC 上に形成している。このために、ＭＯＳ
ＦＥＴのソース領域ＮS + 及び領域ＰC 、さらに領域Ｎ
B 及び第１エミッタ領域ＰE + が構成する寄生サイリス
タ構造が形成されてしまう。したがって、ターンオフ過
程で、この寄生サイリスタ構造がラッチアップするのを
防止するために、領域ＮS + 直下の領域ＰC を高密度の
深い拡散層に形成している。
【００５０】 本実施例のＭＯＳ制御サイリスタの製作
についても、請求項１の発明を示す図７、及び請求項２
の発明を示す図１０の半導体装置とそのプロセスは全く
同様であるので説明を省略する。
についても、請求項１の発明を示す図７、及び請求項２
の発明を示す図１０の半導体装置とそのプロセスは全く
同様であるので説明を省略する。
【００５１】 次に、図１２に示す発明のデバイスの動
作原理について説明する。アノードＡ及びカソードＫ間
にデバイスの順耐圧以下の電圧が印加され、かつすべて
のＭＯＳゲートに印加されるカソード電位を基準とする
電圧が０Ｖの場合は、デバイスはオフ状態となる。本デ
バイスのオンオフ制御は、基本的には図１３に示すよう
な各ＭＯＳゲートに印加する信号電圧を用いて行う。
作原理について説明する。アノードＡ及びカソードＫ間
にデバイスの順耐圧以下の電圧が印加され、かつすべて
のＭＯＳゲートに印加されるカソード電位を基準とする
電圧が０Ｖの場合は、デバイスはオフ状態となる。本デ
バイスのオンオフ制御は、基本的には図１３に示すよう
な各ＭＯＳゲートに印加する信号電圧を用いて行う。
【００５２】 ターンオンは、ＭＯＳゲートＧon及びＧ
inj に正のパルス電圧を印加することにより行う。この
信号パルスにより、ＰベースＰB 領域とＮベースＮB 領
域とで形成する逆バイアス接合を、ＭＯＳゲートＧon直
下のＮ伝導形反転層が短絡するように働くので、カソー
ド及びアノード接合に順バイアス電圧が印加されて、デ
バイスはオン状態に移行していく。このターンオン過程
では、カソードエミッタ領域ＮE + からの電子注入及び
アノードエミッタ領域ＰE + からの正孔注入が生じてい
るが、本実施例のデバイスにおいては、領域ＮB + はア
ノードエミッタ領域から注入された正孔に対しては、通
過の阻止領域となるので、アノードエミッタ領域から注
入された正孔のほとんどは、領域ＮB の存在しない上方
の領域ＰC に主に到達する。この状態においては、ＭＯ
ＳゲートＧinjにも正電圧が印加されているので、領域
ＰC に入る正孔電流はＭＯＳゲートＧinj を含むＭＯＳ
ＦＥＴを通してＰベースへ供給され、その結果、サイリ
スタフィードバック作用により、デバイスはオン状態と
なる。
inj に正のパルス電圧を印加することにより行う。この
信号パルスにより、ＰベースＰB 領域とＮベースＮB 領
域とで形成する逆バイアス接合を、ＭＯＳゲートＧon直
下のＮ伝導形反転層が短絡するように働くので、カソー
ド及びアノード接合に順バイアス電圧が印加されて、デ
バイスはオン状態に移行していく。このターンオン過程
では、カソードエミッタ領域ＮE + からの電子注入及び
アノードエミッタ領域ＰE + からの正孔注入が生じてい
るが、本実施例のデバイスにおいては、領域ＮB + はア
ノードエミッタ領域から注入された正孔に対しては、通
過の阻止領域となるので、アノードエミッタ領域から注
入された正孔のほとんどは、領域ＮB の存在しない上方
の領域ＰC に主に到達する。この状態においては、ＭＯ
ＳゲートＧinjにも正電圧が印加されているので、領域
ＰC に入る正孔電流はＭＯＳゲートＧinj を含むＭＯＳ
ＦＥＴを通してＰベースへ供給され、その結果、サイリ
スタフィードバック作用により、デバイスはオン状態と
なる。
【００５３】 ＭＯＳゲートＧonに印加される電圧が０
Ｖになっても、ＭＯＳゲートＧinj に正の電圧が印加さ
れている場合は、領域ＰC から領域ＰB への正孔の供給
がＭＯＳゲートＧinj を含むＭＯＳＦＥＴを通して行わ
れるので、カソードエミッタ領域ＮE + からの電子の注
入が生じて、サイリスタはオン状態を維持する。このオ
ン状態にあるデバイスにおいて、ＭＯＳゲートＧinj の
印加電圧を除去すれば、ＭＯＳＦＥＴを通しての領域Ｐ
C から領域ＰB への正孔の補給は遮断される。その結
果、領域ＰC に入る正孔電流は再びＮベース領域ＮB に
注入して、拡散効果でＰベース領域へ供給されることに
なり、その場合のＰベース領域への供給量は激減するこ
とになる。したがって、サイリスタのフィードバック作
用が抑制され、サイリスタはオフしやすい状態となる。
Ｖになっても、ＭＯＳゲートＧinj に正の電圧が印加さ
れている場合は、領域ＰC から領域ＰB への正孔の供給
がＭＯＳゲートＧinj を含むＭＯＳＦＥＴを通して行わ
れるので、カソードエミッタ領域ＮE + からの電子の注
入が生じて、サイリスタはオン状態を維持する。このオ
ン状態にあるデバイスにおいて、ＭＯＳゲートＧinj の
印加電圧を除去すれば、ＭＯＳＦＥＴを通しての領域Ｐ
C から領域ＰB への正孔の補給は遮断される。その結
果、領域ＰC に入る正孔電流は再びＮベース領域ＮB に
注入して、拡散効果でＰベース領域へ供給されることに
なり、その場合のＰベース領域への供給量は激減するこ
とになる。したがって、サイリスタのフィードバック作
用が抑制され、サイリスタはオフしやすい状態となる。
【００５４】 しかしながら、もしＭＯＳゲートＧinj
のゲート電圧を除去してＭＯＳＦＥＴをオフさせたとし
ても、領域ＮS + 、領域ＰC 、領域ＮB 及び領域ＰE +
で構成される寄生サイリスタ構造がラッチアップして導
通状態になっている場合は、領域ＰC から領域ＰB への
正孔の供給が遮断されないために、ターンオフ性能の向
上は期待できない。したがって、本実施例のように、寄
生サイリスタ構造のラッチアップを防止する必要があ
る。
のゲート電圧を除去してＭＯＳＦＥＴをオフさせたとし
ても、領域ＮS + 、領域ＰC 、領域ＮB 及び領域ＰE +
で構成される寄生サイリスタ構造がラッチアップして導
通状態になっている場合は、領域ＰC から領域ＰB への
正孔の供給が遮断されないために、ターンオフ性能の向
上は期待できない。したがって、本実施例のように、寄
生サイリスタ構造のラッチアップを防止する必要があ
る。
【００５５】 このような対策を施した上で、ターンオ
フはＭＯＳゲートＧinjの印加電圧を除去すると同時
に、ＭＯＳゲートＧoff に正電圧を印加することにより
行う。すなわち、ＭＯＳゲートＧinj の印加電圧の除去
により、サイリスタをターンオフしやすい状態にさせな
がら、ＭＯＳゲートＧoff によりカソードエミッタ接合
を短絡するターンオフ動作を行う。
フはＭＯＳゲートＧinjの印加電圧を除去すると同時
に、ＭＯＳゲートＧoff に正電圧を印加することにより
行う。すなわち、ＭＯＳゲートＧinj の印加電圧の除去
により、サイリスタをターンオフしやすい状態にさせな
がら、ＭＯＳゲートＧoff によりカソードエミッタ接合
を短絡するターンオフ動作を行う。
【００５６】 本実施例のデバイスの工夫点は、前述し
たように、領域ＮB + を設けることにより、アノードエ
ミッタ領域ＰE + から注入されたキャリヤが、ターンオ
フの際に引出し抵抗が大きくなるカソードエミッタ領域
ＮE + の中央直下へ直接到達するのを抑制し、かつター
ンオフの際の引出しキャリヤを領域ＰC 及びＭＯＳゲー
トＧinj のＭＯＳＦＥＴを通してＰベースへ供給してい
る点にある。さらに、領域ＮS + 、領域ＰC 、領域ＮB
及び領域ＰE + で構成される寄生サイリスタ構造のラッ
チアップを防止した上で、オン状態においては、ＭＯＳ
ゲートＧinj のＭＯＳＦＥＴをオンさせてＰベース領域
へキャリヤを供給し、ターンオフ時には、このＭＯＳＦ
ＥＴをオフさせてキャリヤを遮断することにより、サイ
リスタのオン及びオフ状態に合わせて内部キャリヤの供
給量が制御でき、オン状態の性能とターンオフ性能の両
立が期待できる。請求項３の発明における図１２の実施
例においては、ＭＯＳゲートＧinj を有するＭＯＳＦＥ
ＴはＮ伝導形の反転層の場合であるが、もちろん図１４
のように、Ｐ伝導形の反転層を用いても実現可能とな
る。この図１４において、図１２で示した記号と同一の
記号は相当する部材を示すのものとする。
たように、領域ＮB + を設けることにより、アノードエ
ミッタ領域ＰE + から注入されたキャリヤが、ターンオ
フの際に引出し抵抗が大きくなるカソードエミッタ領域
ＮE + の中央直下へ直接到達するのを抑制し、かつター
ンオフの際の引出しキャリヤを領域ＰC 及びＭＯＳゲー
トＧinj のＭＯＳＦＥＴを通してＰベースへ供給してい
る点にある。さらに、領域ＮS + 、領域ＰC 、領域ＮB
及び領域ＰE + で構成される寄生サイリスタ構造のラッ
チアップを防止した上で、オン状態においては、ＭＯＳ
ゲートＧinj のＭＯＳＦＥＴをオンさせてＰベース領域
へキャリヤを供給し、ターンオフ時には、このＭＯＳＦ
ＥＴをオフさせてキャリヤを遮断することにより、サイ
リスタのオン及びオフ状態に合わせて内部キャリヤの供
給量が制御でき、オン状態の性能とターンオフ性能の両
立が期待できる。請求項３の発明における図１２の実施
例においては、ＭＯＳゲートＧinj を有するＭＯＳＦＥ
ＴはＮ伝導形の反転層の場合であるが、もちろん図１４
のように、Ｐ伝導形の反転層を用いても実現可能とな
る。この図１４において、図１２で示した記号と同一の
記号は相当する部材を示すのものとする。
【００５７】 また、請求項３の実施例として、図８に
示した請求項１の実施例と同様に、アノ−ドエミッタ領
域ＰE + にＮバッファ領域Ｎbuffを設けたデバイスも実
現できることは言うまでもない。また、請求項１の発明
におけるＭＯＳ制御サイリスタを横形構造で実現した図
９の実施例と同様に、請求項３の実施例として図１５の
ように、横形デバイスも実現可能である。この図１５に
おいても、図１２で示した記号と同一の記号は相当する
部材を示すのものとする。
示した請求項１の実施例と同様に、アノ−ドエミッタ領
域ＰE + にＮバッファ領域Ｎbuffを設けたデバイスも実
現できることは言うまでもない。また、請求項１の発明
におけるＭＯＳ制御サイリスタを横形構造で実現した図
９の実施例と同様に、請求項３の実施例として図１５の
ように、横形デバイスも実現可能である。この図１５に
おいても、図１２で示した記号と同一の記号は相当する
部材を示すのものとする。
【００５８】 本発明における請求項１ないし請求項３
の実施例に関しては、第１エミッタ領域から注入される
キャリヤの通過を阻止し、ターンオフの際に第２ベース
領域の引出し抵抗が大きくなる領域へのキャリヤの直接
到達を抑制させる方法として、第２エミッタ領域に対向
する位置に、かつ第１エミッタ領域に隣接させて、高密
度の領域ＮB + を採用した場合であり、それぞれＭＯＳ
ＦＥＴの配置に関して工夫を行ったものである。
の実施例に関しては、第１エミッタ領域から注入される
キャリヤの通過を阻止し、ターンオフの際に第２ベース
領域の引出し抵抗が大きくなる領域へのキャリヤの直接
到達を抑制させる方法として、第２エミッタ領域に対向
する位置に、かつ第１エミッタ領域に隣接させて、高密
度の領域ＮB + を採用した場合であり、それぞれＭＯＳ
ＦＥＴの配置に関して工夫を行ったものである。
【００５９】 請求項４ないし請求項６の発明は、上記
の発明と同じ作用を行わせる方法として、ＮB + 領域に
代えて、カソードエミッタ領域ＮE + の中央直下の第１
エミッタ側にキャリヤの非注入領域であるショットキバ
リヤ領域ＭS を設けたものである。このショットキバリ
ヤ領域ＭS は一般的な方法で形成され、Ｎ伝導形の領域
ＮB との表面にメタルシリサイド層を形成するクロム又
はモリブデンのような金属を形成し、その上にアノード
電極Ａを形成したものであり、メタルシリサイド層をベ
ースとするショットキバリヤ領域ＭS を得ることができ
る。また、請求項４、５及び６の発明は、ＭＯＳＦＥＴ
の配置に関しては、それぞれ請求項１ないし請求項３と
同一となっており、プロセス並びに動作も同様であるの
で実施例の構造図（図１６〜２０）のみ示す。これら図
において、図１２で示した記号と同一の記号は相当する
部材を示すのものとする。
の発明と同じ作用を行わせる方法として、ＮB + 領域に
代えて、カソードエミッタ領域ＮE + の中央直下の第１
エミッタ側にキャリヤの非注入領域であるショットキバ
リヤ領域ＭS を設けたものである。このショットキバリ
ヤ領域ＭS は一般的な方法で形成され、Ｎ伝導形の領域
ＮB との表面にメタルシリサイド層を形成するクロム又
はモリブデンのような金属を形成し、その上にアノード
電極Ａを形成したものであり、メタルシリサイド層をベ
ースとするショットキバリヤ領域ＭS を得ることができ
る。また、請求項４、５及び６の発明は、ＭＯＳＦＥＴ
の配置に関しては、それぞれ請求項１ないし請求項３と
同一となっており、プロセス並びに動作も同様であるの
で実施例の構造図（図１６〜２０）のみ示す。これら図
において、図１２で示した記号と同一の記号は相当する
部材を示すのものとする。
【００６０】 （請求項７に発明にかかる実施例）図２
１は、請求項７の発明を請求項３の発明に適用させた場
合であり、ＭＯＳ制御サイリスタをシリコン（Ｓｉ）の
縦形構造で実現した単一構造の一実施例を示す断面構造
図である。この図においては、請求項３の発明にかかる
実施例の図１２で示した記号と同一の記号は、相当する
部材を示すものとする。
１は、請求項７の発明を請求項３の発明に適用させた場
合であり、ＭＯＳ制御サイリスタをシリコン（Ｓｉ）の
縦形構造で実現した単一構造の一実施例を示す断面構造
図である。この図においては、請求項３の発明にかかる
実施例の図１２で示した記号と同一の記号は、相当する
部材を示すものとする。
【００６１】 図２１の実施例におけるプロセス及び基
本的な動作原理については、実施例の図１２の場合と同
様であるので説明は省略する。次にこの実施例の特徴を
説明する。この実施例では、領域ＰC から第２べース領
域ＰB へのキャリア供給及び遮断を制御するＭＯＳゲー
トＧinj を有するＭＯＳＦＥＴを領域ＰB上に形成して
いるのが特徴となる。このために、図１２の実施例とは
異なり、領域ＰB へのキャリア供給経路に寄生サイリス
タ構造をもたないので、ターンオフ時に悪影響を与える
ことなく領域ＰB へのキャリアの遮断が確実に行え、タ
ーンオフ特性が改善される。
本的な動作原理については、実施例の図１２の場合と同
様であるので説明は省略する。次にこの実施例の特徴を
説明する。この実施例では、領域ＰC から第２べース領
域ＰB へのキャリア供給及び遮断を制御するＭＯＳゲー
トＧinj を有するＭＯＳＦＥＴを領域ＰB上に形成して
いるのが特徴となる。このために、図１２の実施例とは
異なり、領域ＰB へのキャリア供給経路に寄生サイリス
タ構造をもたないので、ターンオフ時に悪影響を与える
ことなく領域ＰB へのキャリアの遮断が確実に行え、タ
ーンオフ特性が改善される。
【００６２】 また、請求項３の発明におけるＭＯＳ制
御サイリスタを横形で実現した図１５の実施例と同様
に、請求項７の実施例として、図２２に示すように、横
形デバイスも実現可能である。この図２２においても、
図１２で示した記号と同一の記号は相当する部材を示す
ものとする。
御サイリスタを横形で実現した図１５の実施例と同様
に、請求項７の実施例として、図２２に示すように、横
形デバイスも実現可能である。この図２２においても、
図１２で示した記号と同一の記号は相当する部材を示す
ものとする。
【００６３】 図２３は、請求項７の発明を請求項６の
発明に適用した場合であり、ＭＯＳ制御サイリスタを
（Ｓｉ）縦形構造で実現した単一構造の一実施例を示す
断面構造図である。この図においては、請求項３の発明
にかかる実施例を示す図１２及び請求項６の発明に係る
実施例を示す図２０に示した記号と同一の記号は、相当
する部材を示すものとする。
発明に適用した場合であり、ＭＯＳ制御サイリスタを
（Ｓｉ）縦形構造で実現した単一構造の一実施例を示す
断面構造図である。この図においては、請求項３の発明
にかかる実施例を示す図１２及び請求項６の発明に係る
実施例を示す図２０に示した記号と同一の記号は、相当
する部材を示すものとする。
【００６４】 図２３に示す実施例の特徴は、請求項６
の実施例を示す図２０と同様に、デバイスのアノード側
に少数キャリアの非注入領域となるショットキバリア領
域ＭS を設けたものである。基本的な動作原理について
は、本発明の図１２に示す実施例の場合と同様であるの
で説明は省略する。本実施例においても、図２２の実施
例と同様に、横形デバイスも実現可能となる。
の実施例を示す図２０と同様に、デバイスのアノード側
に少数キャリアの非注入領域となるショットキバリア領
域ＭS を設けたものである。基本的な動作原理について
は、本発明の図１２に示す実施例の場合と同様であるの
で説明は省略する。本実施例においても、図２２の実施
例と同様に、横形デバイスも実現可能となる。
【００６５】 なお、図７ないし図２３に示した実施例
において、Ｐ伝導形領域とＮ伝導形領域とをそれぞれ入
れ換えても、前述と同様な効果を有するデバイスを得る
ことができる。
において、Ｐ伝導形領域とＮ伝導形領域とをそれぞれ入
れ換えても、前述と同様な効果を有するデバイスを得る
ことができる。
【００６６】
【発明の効果】 本発明によれば、サイリスタ構造のオ
ン電圧を損ねることなく、実効的にキャリヤ引き出し抵
抗を減少させることができ、かつターンオフに用いるＭ
ＯＳＦＥＴの配置に工夫を行うことで、可制御電流の増
大化を図り、大電流遮断に適したＭＯＳ制御サイリスタ
を得ることができる。
ン電圧を損ねることなく、実効的にキャリヤ引き出し抵
抗を減少させることができ、かつターンオフに用いるＭ
ＯＳＦＥＴの配置に工夫を行うことで、可制御電流の増
大化を図り、大電流遮断に適したＭＯＳ制御サイリスタ
を得ることができる。
【図１】 本発明によるキャリヤ阻止領域を持ち、第１
の伝導形の反転層によりターンオフ制御を行うＭＯＳ制
御サイリスタの基本的説明を行うための図面である。
の伝導形の反転層によりターンオフ制御を行うＭＯＳ制
御サイリスタの基本的説明を行うための図面である。
【図２】 本発明によるキャリヤ阻止領域を持ち、第２
の伝導形の反転層を形成して半導体領域Ｄからキャリヤ
引き出しによるターンオフ制御を行うＭＯＳ制御サイリ
スタの基本的説明を行うための図面である。
の伝導形の反転層を形成して半導体領域Ｄからキャリヤ
引き出しによるターンオフ制御を行うＭＯＳ制御サイリ
スタの基本的説明を行うための図面である。
【図３】 本発明によるキャリヤ阻止領域を持ち、かつ
第１の伝導形の反転層を形成するＭＯＳＦＥＴを用いて
領域Ｃと領域Ｂ2 の電気的な短絡・開放制御を付加した
ＭＯＳ制御サイリスタの基本的説明を行うための図面で
ある。
第１の伝導形の反転層を形成するＭＯＳＦＥＴを用いて
領域Ｃと領域Ｂ2 の電気的な短絡・開放制御を付加した
ＭＯＳ制御サイリスタの基本的説明を行うための図面で
ある。
【図４】 本発明によるショットキバリヤ領域を持ち、
第１の伝導形の反転層によりターンオフ制御を行うＭＯ
Ｓ制御サイリスタの基本的説明を行うための図面であ
る。
第１の伝導形の反転層によりターンオフ制御を行うＭＯ
Ｓ制御サイリスタの基本的説明を行うための図面であ
る。
【図５】 本発明によるショットキバリヤ領域を持ち、
第２の伝導形の反転層を形成して半導体領域Ｄからキャ
リヤ引き出しによるターンオフ制御を行うＭＯＳ制御サ
イリスタの基本的説明を行うための図面である。
第２の伝導形の反転層を形成して半導体領域Ｄからキャ
リヤ引き出しによるターンオフ制御を行うＭＯＳ制御サ
イリスタの基本的説明を行うための図面である。
【図６】 本発明によるショットキバリヤ領域を持ち、
かつ第１の伝導形の反転層を形成するＭＯＳＦＥＴを用
いて領域Ｃと領域Ｂ2 の電気的な短絡・開放制御を付加
したＭＯＳ制御サイリスタの基本的説明を行うための図
面である。
かつ第１の伝導形の反転層を形成するＭＯＳＦＥＴを用
いて領域Ｃと領域Ｂ2 の電気的な短絡・開放制御を付加
したＭＯＳ制御サイリスタの基本的説明を行うための図
面である。
【図７】 本発明によるキャリヤ阻止領域を持ち、Ｎ伝
導形反転層によりターンオフ制御を行うＭＯＳ制御サイ
リスタの一実施例を示す図面である。
導形反転層によりターンオフ制御を行うＭＯＳ制御サイ
リスタの一実施例を示す図面である。
【図８】 本発明によるキャリヤ阻止領域を持ち、Ｎ伝
導形反転層によりターンオフ制御を行うＭＯＳ制御サイ
リスタのバッファ層を有する一実施例を示す図面であ
る。
導形反転層によりターンオフ制御を行うＭＯＳ制御サイ
リスタのバッファ層を有する一実施例を示す図面であ
る。
【図９】 本発明によるキャリヤ阻止領域を持ち、Ｎ伝
導形反転層によりターンオフ制御を行うＭＯＳ制御サイ
リスタの横形構造の一実施例を示す図面である。
導形反転層によりターンオフ制御を行うＭＯＳ制御サイ
リスタの横形構造の一実施例を示す図面である。
【図１０】 本発明によるキャリヤ阻止領域を持ち、Ｐ
伝導形反転層を形成して半導体領域ＰD からキャリヤ引
出しによるターンオフ制御を行うＭＯＳ制御サイリスタ
の一実施例を示す図面である。
伝導形反転層を形成して半導体領域ＰD からキャリヤ引
出しによるターンオフ制御を行うＭＯＳ制御サイリスタ
の一実施例を示す図面である。
【図１１】 本発明によるキャリヤ阻止領域を持ち、Ｐ
伝導形反転層を形成して半導体領域ＰD からキャリヤ引
出しによるターンオフ制御を行うＭＯＳ制御サイリスタ
の横形構造の一実施例を示す図面である。
伝導形反転層を形成して半導体領域ＰD からキャリヤ引
出しによるターンオフ制御を行うＭＯＳ制御サイリスタ
の横形構造の一実施例を示す図面である。
【図１２】 本発明によるキャリヤ阻止領域を持ち、Ｎ
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡・開放制御を付加し、かつターンオフ用のＮ伝導形
反転層を形成するＭＯＳＦＥＴによりターンオフ制御を
行うＭＯＳ制御サイリスタの一実施例を示す図面であ
る。
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡・開放制御を付加し、かつターンオフ用のＮ伝導形
反転層を形成するＭＯＳＦＥＴによりターンオフ制御を
行うＭＯＳ制御サイリスタの一実施例を示す図面であ
る。
【図１３】 本発明による図１２のＭＯＳ制御サイリス
タの各ゲートに印加する信号波形と、アノード電流の関
係を示す図面である。
タの各ゲートに印加する信号波形と、アノード電流の関
係を示す図面である。
【図１４】 本発明によるキャリヤ阻止領域を持ち、Ｐ
伝導形反転層を形成するＭＯＳＦＥＴを用いて領域ＰC
とＰベース層の電気的な短絡・開放制御を付加し、かつ
Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてターン
オフ制御を行うＭＯＳ制御サイリスタの一実施例を示す
図面である。
伝導形反転層を形成するＭＯＳＦＥＴを用いて領域ＰC
とＰベース層の電気的な短絡・開放制御を付加し、かつ
Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてターン
オフ制御を行うＭＯＳ制御サイリスタの一実施例を示す
図面である。
【図１５】 本発明によるキャリヤ阻止領域を持ち、Ｎ
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡・開放制御を付加し、かつターンオフ用のＮ伝導形
反転層を形成するＭＯＳＦＥＴによりターンオフ制御を
行うＭＯＳ制御サイリスタの横形構造の一実施例を示す
図面である。
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡・開放制御を付加し、かつターンオフ用のＮ伝導形
反転層を形成するＭＯＳＦＥＴによりターンオフ制御を
行うＭＯＳ制御サイリスタの横形構造の一実施例を示す
図面である。
【図１６】 本発明によるショットキバリヤ領域を持
ち、Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてタ
ーンオフ制御を行うＭＯＳ制御サイリスタの一実施例を
示す図面である。
ち、Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてタ
ーンオフ制御を行うＭＯＳ制御サイリスタの一実施例を
示す図面である。
【図１７】 本発明によるショットキバリヤ領域を持
ち、Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてタ
ーンオフ制御を行うＭＯＳ制御サイリスタの横形構造の
一実施例を示す図面である。
ち、Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてタ
ーンオフ制御を行うＭＯＳ制御サイリスタの横形構造の
一実施例を示す図面である。
【図１８】 本発明によるショットキバリヤ領域を持
ち、Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてタ
ーンオフ制御を行うＭＯＳ制御サイリスタの横形構造に
おける他の一実施例を示す図面である。
ち、Ｎ伝導形反転層を形成するＭＯＳＦＥＴを用いてタ
ーンオフ制御を行うＭＯＳ制御サイリスタの横形構造に
おける他の一実施例を示す図面である。
【図１９】 本発明によるショットキバリヤ領域を持
ち、Ｎ伝導形反転層を形成して領域ＰC と領域ＰB の電
気的な短絡と開放制御を行い、かつターンオフ用のＮ伝
導形反転層を形成するＭＯＳＦＥＴによりターンオフ制
御を行うＭＯＳ制御サイリスタの一実施例を示す図面で
ある。
ち、Ｎ伝導形反転層を形成して領域ＰC と領域ＰB の電
気的な短絡と開放制御を行い、かつターンオフ用のＮ伝
導形反転層を形成するＭＯＳＦＥＴによりターンオフ制
御を行うＭＯＳ制御サイリスタの一実施例を示す図面で
ある。
【図２０】 本発明によるショットキバリヤ領域を持
ち、Ｐ伝導形反転層を形成して半導体領域ＰD からキャ
リヤ引き出しによるターンオフ制御を行うＭＯＳ制御サ
イリスタの一実施例を示す図面である。
ち、Ｐ伝導形反転層を形成して半導体領域ＰD からキャ
リヤ引き出しによるターンオフ制御を行うＭＯＳ制御サ
イリスタの一実施例を示す図面である。
【図２１】 本発明によるキャリア阻止領域を持ち、Ｎ
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡及び開放制御機能を付加するＭＯＳＦＥＴを領域Ｐ
B に配置した横形ＭＯＳ制御サイリスタの一実施例を示
す図面である。
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡及び開放制御機能を付加するＭＯＳＦＥＴを領域Ｐ
B に配置した横形ＭＯＳ制御サイリスタの一実施例を示
す図面である。
【図２２】 本発明によるキャリア阻止領域を持ち、Ｎ
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡及び開放制御機能を付加するＭＯＳＦＥＴを領域Ｐ
B に配置した横形ＭＯＳ制御サイリスタの一実施例を示
す図面である。
伝導形反転層を形成して領域ＰC と領域ＰB の電気的な
短絡及び開放制御機能を付加するＭＯＳＦＥＴを領域Ｐ
B に配置した横形ＭＯＳ制御サイリスタの一実施例を示
す図面である。
【図２３】 本発明によるショットキバリア領域を持
ち、Ｎ伝導形反転層を形成して領域ＰC と領域ＰB の電
気的な短絡及び開放制御を付加するＭＯＳＦＥＴを領域
ＰB に配置した横形ＭＯＳ制御サイリスタの一実施例を
示す図面である。
ち、Ｎ伝導形反転層を形成して領域ＰC と領域ＰB の電
気的な短絡及び開放制御を付加するＭＯＳＦＥＴを領域
ＰB に配置した横形ＭＯＳ制御サイリスタの一実施例を
示す図面である。
Ｂ1 + 、Ｂ1 、Ｅ2 、Ｅ2S、Ｅ2D・・・第１の伝導形の
半導体領域（図７以降においては順にＮB + 、ＮB 、Ｎ
E + 、ＮS + 、ＮD + に相当） Ｅ1 、Ｂ2 、Ｃ、Ｄ・・・第２の伝導形の半導体領域
（図７以降においては順にＰE + 、ＰB 、ＰC 、ＰD に
相当） Ｂ1 + ・・・高濃度の第１の伝導形の半導体領域（図７
以降においてはＮB + に相当） Ｎbuff・・・・第１の伝導形の半導体バッファ領域 Ｔ1 、Ａ・・・半導体領域Ｅ1 に設けた電極 Ｔ2 、Ｋ・・・半導体領域Ｅ2 に設けた電極 Ｇon・・・ターンオン用ＭＯＳゲート電極 Ｇoff ・・・ターンオフ用ＭＯＳゲート電極 Ｇinj ・・・領域Ｃと領域Ｂ2 の短絡・開放制御用ＭＯ
Ｓゲート電極 ＧMOS ・・・ターンオン及びターンオフ共通のＭＯＳゲ
ート電極 Ｇ・・・領域Ｂ2 に設けた電極 ＭS ・・・ショットキバリア領域 Ｌ1 ・・・領域Ｄと電極Ｔ2 の短絡用金属配線 Ｌ2 ・・・領域ＥS とゲート電極Ｇの短絡用金属配線 ＥC ・・・領域Ｃと領域ＥD の短絡電極、あるいは領域
Ｃ上に設けられた電極
半導体領域（図７以降においては順にＮB + 、ＮB 、Ｎ
E + 、ＮS + 、ＮD + に相当） Ｅ1 、Ｂ2 、Ｃ、Ｄ・・・第２の伝導形の半導体領域
（図７以降においては順にＰE + 、ＰB 、ＰC 、ＰD に
相当） Ｂ1 + ・・・高濃度の第１の伝導形の半導体領域（図７
以降においてはＮB + に相当） Ｎbuff・・・・第１の伝導形の半導体バッファ領域 Ｔ1 、Ａ・・・半導体領域Ｅ1 に設けた電極 Ｔ2 、Ｋ・・・半導体領域Ｅ2 に設けた電極 Ｇon・・・ターンオン用ＭＯＳゲート電極 Ｇoff ・・・ターンオフ用ＭＯＳゲート電極 Ｇinj ・・・領域Ｃと領域Ｂ2 の短絡・開放制御用ＭＯ
Ｓゲート電極 ＧMOS ・・・ターンオン及びターンオフ共通のＭＯＳゲ
ート電極 Ｇ・・・領域Ｂ2 に設けた電極 ＭS ・・・ショットキバリア領域 Ｌ1 ・・・領域Ｄと電極Ｔ2 の短絡用金属配線 Ｌ2 ・・・領域ＥS とゲート電極Ｇの短絡用金属配線 ＥC ・・・領域Ｃと領域ＥD の短絡電極、あるいは領域
Ｃ上に設けられた電極
───────────────────────────────────────────────────── フロントページの続き 審査官 國島 明弘 (56)参考文献 特開 平６−69496（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/74 H01L 29/78 655
Claims (7)
- 【請求項１】 第１の伝導形の半導体基板領域を第１ベ
ース領域Ｂ1 とし、第１ベース領域Ｂ1 の一方の主表面
側に、第１の伝導形とは逆の第２の伝導形の第１エミッ
タ領域Ｅ1 を有し、他方の主表面側に第２の伝導形の第
２ベース領域Ｂ2と第２ベース領域Ｂ2 内に第１の伝導
形の第２エミッタ領域Ｅ2 を有する縦形のサイリスタ構
造であって、これらサイリスタをオン状態及びオフ状態
に制御するＭＯＳＦＥＴを備えるＭＯＳ制御サイリスタ
において、 第２エミッタ領域Ｅ2 に対向する第１ベース領域Ｂ1 内
に第１の伝導形で高密度の領域Ｂ1 + を第１エミッタ領
域Ｅ1 に隣接させて配置すると共に、ターンオン用のＭ
ＯＳゲートＧon及びターンオフ用のＭＯＳゲートＧoff
により第１の伝導形の反転層を形成するＭＯＳＦＥＴを
備え、前記領域Ｂ1 + が第１エミッタ領域Ｅ1 から注入
されるキャリヤが第２ベース領域Ｂ2 に到達するのを阻
止することを特徴とするＭＯＳ制御サイリスタ。 - 【請求項２】 第１の伝導形の半導体基板領域を第１ベ
ース領域Ｂ1 とし、第１ベース領域Ｂ1 の一方の主表面
側に、第１の伝導形とは逆の第２の伝導形の第１エミッ
タ領域Ｅ1 を有し、他方の主表面側に第２の伝導形の第
２ベース領域Ｂ2と第２ベース領域Ｂ2 内に第１の伝導
形の第２エミッタ領域Ｅ2 を有する縦形のサイリスタ構
造であって、これらサイリスタをオン状態及びオフ状態
に制御するＭＯＳＦＥＴを備えるＭＯＳ制御サイリスタ
において、 第２エミッタ領域Ｅ2 に対向する第１ベース領域Ｂ1 内
に第１の伝導形で高密度の領域Ｂ1 + を第１エミッタ領
域Ｅ1 に隣接させて配置すると共に、第２ベース領域Ｂ
2 に取り囲まれ、かつ第２ベース領域Ｂ2 とは電気的に
短絡されない第２の伝導形の領域Ｄを第２ベース領域Ｂ
2 の形成される主表面側に設け、領域Ｄを第２エミッタ
領域Ｅ2 と金属配線Ｌ1 で短絡し、ターンオフの際のキ
ャリヤの引出しを、第２ベース領域Ｂ2 と領域Ｄとの間
の第１ベース領域Ｂ1 表面に形成されるＭＯＳゲートＧ
MOS 直下の第２の伝導形の反転層により行い、またこの
ＭＯＳゲートＧMOS が第１の伝導形の反転層を形成させ
ることにより、ターンオン制御も可能とすることを特徴
とするＭＯＳ制御サイリスタ。 - 【請求項３】 第１の伝導形の半導体基板領域を第１ベ
ース領域Ｂ1 とし、第１ベース領域Ｂ1 の一方の主表面
側に、第１の伝導形とは逆の第２の伝導形の第１エミッ
タ領域Ｅ1 を有し、他方の主表面側に第２の伝導形の第
２ベース領域Ｂ2と第２ベース領域Ｂ2 内に第１の伝導
形の第２エミッタ領域Ｅ2 を有する縦形のサイリスタ構
造であって、これらサイリスタをオン状態及びオフ状態
に制御するＭＯＳＦＥＴを備えるＭＯＳ制御サイリスタ
において、 第２エミッタ領域Ｅ2 に対向する第１ベース領域Ｂ1 内
に第１の伝導形で高密度の領域Ｂ1 + を第１エミッタ領
域Ｅ1 に隣接させて配置すると共に、第１ベース領域Ｂ
1 内の第２ベース領域Ｂ2 を有する主表面側に第２ベー
ス領域Ｂ2 と同一伝導形の領域Ｃを形成し、ターンオフ
の際に第２ベース領域Ｂ2 と第２エミッタ領域Ｅ2 とを
短絡する第１の伝導形の反転層を形成するＭＯＳゲ−ト
Ｇoff を有するＭＯＳＦＥＴを備え、かつ金属配線Ｌ2
を通して領域Ｃ及び第２ベース領域Ｂ2 の電気的な短絡
と開放を制御するＭＯＳゲ−トＧinj 及びターンオンの
際に第１の伝導形の反転層を形成するＭＯＳゲ−トＧon
を有するＭＯＳＦＥＴを備えることを特徴とするＭＯＳ
制御サイリスタ。 - 【請求項４】 第１の伝導形の半導体基板領域を第１ベ
ース領域Ｂ1 とし、第１ベース領域Ｂ1 の一方の主表面
側に、第１の伝導形とは逆の第２の伝導形の第１エミッ
タ領域Ｅ1 を有し、他方の主表面側に第２の伝導形の第
２ベース領域Ｂ2と第２ベース領域Ｂ2 内に第１の伝導
形の第２エミッタ領域Ｅ2 を有する縦形のサイリスタ構
造であって、これらサイリスタをオン状態及びオフ状態
に制御するＭＯＳＦＥＴを備えるＭＯＳ制御サイリスタ
において、 第２エミッタ領域Ｅ2 に対向する主表面側に、第１ベー
ス領域Ｂ1 への少数キャリヤの非注入領域となるショッ
トキバリヤ領域ＭS を第１エミッタ領域Ｅ1 に隣接させ
て配置し、ターンオン用のＭＯＳゲートＧon及びターン
オフ用のＭＯＳゲートＧoff により第１の伝導形の反転
層を形成してターンオン、ターンオフを可能とするＭＯ
ＳＦＥＴを備えることを特徴とするＭＯＳ制御サイリス
タ。 - 【請求項５】 第１の伝導形の半導体基板領域を第１ベ
ース領域Ｂ1 とし、第１ベース領域Ｂ1 の一方の主表面
側に、第１の伝導形とは逆の第２の伝導形の第１エミッ
タ領域Ｅ1 を有し、他方の主表面側に第２の伝導形の第
２ベース領域Ｂ2と第２ベース領域Ｂ2 内に第１の伝導
形の第２エミッタ領域Ｅ2 を有する縦形のサイリスタ構
造であって、これらサイリスタをオン状態及びオフ状態
に制御するＭＯＳＦＥＴを備えるＭＯＳ制御サイリスタ
において、 第２エミッタ領域Ｅ2 に対向する主表面側に、第１ベー
ス領域Ｂ1 への少数キャリヤの非注入領域となるショッ
トキバリヤ領域ＭS を第１エミッタ領域Ｅ1 に隣接させ
て配置すると共に、第２ベース領域Ｂ2 の形成される主
表面側に、第２ベース領域Ｂ2 に取り囲まれかつ第２ベ
ース領域Ｂ2 とは電気的に短絡させない第２の伝導形の
領域Ｄを設け、領域Ｄを第２エミッタ領域Ｅ2 と金属配
線Ｌ1 で短絡し、そしてターンオフの際のキャリヤの引
出しを、ＭＯＳゲートＧMOS により第２ベース領域Ｂ2
と領域Ｄとの間の第１ベース領域Ｂ1 表面に形成される
第２の伝導形の反転層で行い、さらにこのＭＯＳゲート
ＧMOS が第１の伝導形の反転層をも形成させることによ
りターンオン制御も可能にすることを特徴とするＭＯＳ
制御サイリスタ。 - 【請求項６】 第１の伝導形の半導体基板領域を第１ベ
ース領域Ｂ1 とし、第１ベース領域Ｂ1 の一方の主表面
側に、第１の伝導形とは逆の第２の伝導形の第１エミッ
タ領域Ｅ1 を有し、他方の主表面側に第２の伝導形の第
２ベース領域Ｂ2と第２ベース領域Ｂ2 内に第１の伝導
形の第２エミッタ領域Ｅ2 を有する縦形のサイリスタ構
造であって、これらサイリスタをオン状態及びオフ状態
に制御するＭＯＳＦＥＴを集積化するＭＯＳ制御サイリ
スタにおいて、 第２エミッタ領域Ｅ2 に対向する主表面側に、第１ベー
ス領域Ｂ1 への少数キャリヤの非注入領域となるショッ
トキバリヤ領域ＭS を第１エミッタ領域Ｅ1 に隣接させ
て配置すると共に、第１ベース領域Ｂ1 内の第２ベース
Ｂ2 を有する主表面側に第２ベース領域Ｂ2 と同一伝導
形の領域Ｃを形成し、さらにターンオフの際に第２ベー
ス領域Ｂ2 及び第２エミッタ領域Ｅ2 を短絡する第１の
伝導形の反転層を形成させるＭＯＳゲ−トＧoffを有す
るＭＯＳＦＥＴを備え、かつ金属配線Ｌ2 を通して領域
Ｃ及び第２ベース領域Ｂ2 の電気的な短絡と開放を制御
するＭＯＳゲ−トＧinj と第１の伝導形の反転層を形成
させるターンオン用のＭＯＳゲ−トＧonとを有するＭＯ
ＳＦＥＴを備えることを特徴とするＭＯＳ制御サイリス
タ。 - 【請求項７】 請求項３及び請求項６のいずれかにおい
て、領域Ｃ及び第２ベース領域Ｂ2 の電気的な短絡と開
放を制御するＭＯＳゲ−トＧinj を有するＭＯＳＦＥＴ
を第２ベース領域Ｂ2 上に形成することを特徴とするＭ
ＯＳ制御サイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21419296A JP3289880B2 (ja) | 1995-07-27 | 1996-07-25 | Ｍｏｓ制御サイリスタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-211155 | 1995-07-27 | ||
| JP21115595 | 1995-07-27 | ||
| JP21419296A JP3289880B2 (ja) | 1995-07-27 | 1996-07-25 | Ｍｏｓ制御サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0997897A JPH0997897A (ja) | 1997-04-08 |
| JP3289880B2 true JP3289880B2 (ja) | 2002-06-10 |
Family
ID=26518468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21419296A Expired - Lifetime JP3289880B2 (ja) | 1995-07-27 | 1996-07-25 | Ｍｏｓ制御サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3289880B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463028B1 (ko) * | 2002-03-25 | 2004-12-23 | 재단법인서울대학교산학협력재단 | 베이스 저항제어 사이리스터 |
-
1996
- 1996-07-25 JP JP21419296A patent/JP3289880B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0997897A (ja) | 1997-04-08 |
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