JPH01218067A - バイポーラ型半導体スイッチング装置 - Google Patents
バイポーラ型半導体スイッチング装置Info
- Publication number
- JPH01218067A JPH01218067A JP63045115A JP4511588A JPH01218067A JP H01218067 A JPH01218067 A JP H01218067A JP 63045115 A JP63045115 A JP 63045115A JP 4511588 A JP4511588 A JP 4511588A JP H01218067 A JPH01218067 A JP H01218067A
- Authority
- JP
- Japan
- Prior art keywords
- region
- anode
- buffer
- semiconductor substrate
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 35
- 230000015556 catabolic process Effects 0.000 description 16
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- WQGWDDDVZFFDIG-UHFFFAOYSA-N pyrogallol Chemical compound OC1=CC=CC(O)=C1O WQGWDDDVZFFDIG-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、静電誘導型サイリスタ（以下ＳＩサイリス
タと称す）、絶縁ゲート型バイポーラトランジスタ（以
下ＩＧＢＴと称す）およびゲートターンオフサイリスタ
（以下ＧＴＯと称す）などのバイポーラ型半導体スイッ
チング装置に関する。
タと称す）、絶縁ゲート型バイポーラトランジスタ（以
下ＩＧＢＴと称す）およびゲートターンオフサイリスタ
（以下ＧＴＯと称す）などのバイポーラ型半導体スイッ
チング装置に関する。
第６図および第７図は従来の埋込み単ゲートＳＩサイリ
スタの構造を示す断面図である。第６図のＳＩサイリス
タは高耐圧、化が容易、なＮバッフ１層つきのタイプの
ものであり、第７図のＳＩサイリスタは高速スイッチン
グ化に適したショートエミッタタイプのものである。
スタの構造を示す断面図である。第６図のＳＩサイリス
タは高耐圧、化が容易、なＮバッフ１層つきのタイプの
ものであり、第７図のＳＩサイリスタは高速スイッチン
グ化に適したショートエミッタタイプのものである。
第６図を参照して、不純物濃度の比較的低い（すなわち
高比抵抗の）Ｎ−半導体基板１の一方表面には、不純物
濃度の比較的高い（すなわち低比抵抗の）Ｎ＋半導体層
より成るカソード領域２が設けられる。このカソード領
域２上には金属のカソード配線３が形成され、このカソ
ード配線３にカソード端子Ｋが電気的に接続されている
。半導体基板１の他方表面には低比抵抗のＮ＋バッファ
［ｆ４が形成され、その上に低比抵抗のＰ 半導体層よ
り成るアノード領域５が設けられる。このアノード領域
５上には金属のアノード配線６が形成され、このアノー
ド配線６にアノード端子Ａが電気的に接続されている。
高比抵抗の）Ｎ−半導体基板１の一方表面には、不純物
濃度の比較的高い（すなわち低比抵抗の）Ｎ＋半導体層
より成るカソード領域２が設けられる。このカソード領
域２上には金属のカソード配線３が形成され、このカソ
ード配線３にカソード端子Ｋが電気的に接続されている
。半導体基板１の他方表面には低比抵抗のＮ＋バッファ
［ｆ４が形成され、その上に低比抵抗のＰ 半導体層よ
り成るアノード領域５が設けられる。このアノード領域
５上には金属のアノード配線６が形成され、このアノー
ド配線６にアノード端子Ａが電気的に接続されている。
また半導体基板１には低比抵抗のＰ＋ゲート領域７が埋
込まれており、このＰ＋ゲート領域７に囲まれたチャネ
ル領域８を通ってアノード領域５からカソード領域２へ
と主電流が流れる。Ｐ＋ゲート領域７上には金属のゲー
ト配線９が形成され、このゲート配線９にゲート端子Ｇ
が電気的に接続されている。
込まれており、このＰ＋ゲート領域７に囲まれたチャネ
ル領域８を通ってアノード領域５からカソード領域２へ
と主電流が流れる。Ｐ＋ゲート領域７上には金属のゲー
ト配線９が形成され、このゲート配線９にゲート端子Ｇ
が電気的に接続されている。
このＳｒサイリスタのオン・オフ動作は、カソード端子
にとゲート端子０間に印加される順・逆バイアスによっ
て制御される。周知のように、Ｇ−に間ピロバイアスで
オン状態にあり、逆バイアスを印加することによりオフ
状態になるものをノーマリ・オン型といい、Ｇ−に間ゼ
ロバイアスでオフ状態にあり、順バイアスを印加するこ
とによりオン状態になるものをノーマリ・オフ型という
。
にとゲート端子０間に印加される順・逆バイアスによっ
て制御される。周知のように、Ｇ−に間ピロバイアスで
オン状態にあり、逆バイアスを印加することによりオフ
状態になるものをノーマリ・オン型といい、Ｇ−に間ゼ
ロバイアスでオフ状態にあり、順バイアスを印加するこ
とによりオン状態になるものをノーマリ・オフ型という
。
以下にはノーマリ・オン型を例にとって説明する。
Ｇ−に間にゼロバイアスまたは若干の順バイアス状態で
、主電流はチャネル領域８を通ってアノード領域５から
カソード領域２へと流れて、オン状態が保たれる。オフ
時には、Ｇ−に間に逆バイアスを印加することにより、
ゲート領域７より空乏層が延び出し、チャネル領域８が
ピンチオフされて、主電流が遮断される。空乏層は印加
される逆バイアスに応じて基板１全体に広がり、もしア
ノード領域５にまで達すればいわゆるパンチスルー状態
となって、Ｇ−Ａ間が短絡される。このため、Ｎ＋バッ
ファ層４を設けることで空乏層がアノード領域５に達し
にくクシ、高いＧ−に間道バイアスを印加することを可
能にして、Ｇ−Ａ間主耐圧を高めている。このようにし
て高耐圧特性が実現される。
、主電流はチャネル領域８を通ってアノード領域５から
カソード領域２へと流れて、オン状態が保たれる。オフ
時には、Ｇ−に間に逆バイアスを印加することにより、
ゲート領域７より空乏層が延び出し、チャネル領域８が
ピンチオフされて、主電流が遮断される。空乏層は印加
される逆バイアスに応じて基板１全体に広がり、もしア
ノード領域５にまで達すればいわゆるパンチスルー状態
となって、Ｇ−Ａ間が短絡される。このため、Ｎ＋バッ
ファ層４を設けることで空乏層がアノード領域５に達し
にくクシ、高いＧ−に間道バイアスを印加することを可
能にして、Ｇ−Ａ間主耐圧を高めている。このようにし
て高耐圧特性が実現される。
一方、第７図に示すＳｒサイリスタは、高耐圧よりはむ
しろ高速スイッチングに適した構造を有している。すな
わち、Ｎ−半導体基板１の一方表面にＰ＋アノード領域
５とＮ＋ショートエミッタ領域１０とが隣接して設けら
れ、これらの領域５゜１０はその上に電気的に接続して
設けられたアノード配線６によりショートされている。
しろ高速スイッチングに適した構造を有している。すな
わち、Ｎ−半導体基板１の一方表面にＰ＋アノード領域
５とＮ＋ショートエミッタ領域１０とが隣接して設けら
れ、これらの領域５゜１０はその上に電気的に接続して
設けられたアノード配線６によりショートされている。
その他の構造は第６図のＳｒサイリスタと同様である。
この８１サイリスタのオン・オフ動作は基本的には第６
図に示す８１サイリスタと同様である。
図に示す８１サイリスタと同様である。
特徴的な動作として、Ｎ＋バッファ１１４が無いことに
より、オン時にはカソード領域２から基板１に注入され
た電子が直接にアノード領域５に達し、かつアノード領
域５から基板１へのホールの注入効率も高くなる。これ
によりターンオン時間およびオン抵抗ともに改善される
。またターンオフの過渡時には、チャネル領域８のピン
チオフ後、空乏化されていない領域にとり残されている
電子はプラス電位をもつショートエミッタ領域１０に容
易に流れ込むことができるので、これに応じ同領域にと
り残されているホールもゲート領域７およびアノード領
域５へと急速に排出される。これによりターンオフ時間
が改善される。このようにして、高速スイッチングおよ
び低オン抵抗特性が実現される。
より、オン時にはカソード領域２から基板１に注入され
た電子が直接にアノード領域５に達し、かつアノード領
域５から基板１へのホールの注入効率も高くなる。これ
によりターンオン時間およびオン抵抗ともに改善される
。またターンオフの過渡時には、チャネル領域８のピン
チオフ後、空乏化されていない領域にとり残されている
電子はプラス電位をもつショートエミッタ領域１０に容
易に流れ込むことができるので、これに応じ同領域にと
り残されているホールもゲート領域７およびアノード領
域５へと急速に排出される。これによりターンオフ時間
が改善される。このようにして、高速スイッチングおよ
び低オン抵抗特性が実現される。
従来のＳ！サイリスタ等のパワー用バイポーラ型半導体
スイッチング装置は以上のように構成され、高耐圧特性
と、高速スイッチングおよび低オン抵抗特性とがいわゆ
るトレードオフの関係、すなわち装置の使用目的に応じ
て両者間の優先度を調整しなければならない関係にある
。これを以下に詳述する。
スイッチング装置は以上のように構成され、高耐圧特性
と、高速スイッチングおよび低オン抵抗特性とがいわゆ
るトレードオフの関係、すなわち装置の使用目的に応じ
て両者間の優先度を調整しなければならない関係にある
。これを以下に詳述する。
第６図に示す構造の３１サイリスタで高速スイッチング
および低オン抵抗特性を実現しようとすれば、アノード
領域５の不純物濃度を第７図に示す８１サイリスタのア
ノード領域５のそれよりも十分に高くしなければならな
い。しかしながらそれは以下の理由により困難である。
および低オン抵抗特性を実現しようとすれば、アノード
領域５の不純物濃度を第７図に示す８１サイリスタのア
ノード領域５のそれよりも十分に高くしなければならな
い。しかしながらそれは以下の理由により困難である。
第６図に示す８１サイリスタにおいて、アノード領［５
の形成は次のいずれかの工程により行われるのが一般的
である。（１）まず基板１の一方表面上にＮ＋バッファ
層４をエピタキシャル成長させ、次いでその上にＰ ア
ノード領域５をさらにエピタキシャル成長させる。（１
１）まず基板１の一方表面上にＮ＋バッファ層４をエピ
タキシャル成長させ、次いでＮ＋バッフ７層４内へのＰ
形不純物拡散によりＰ＋アノード領域５を形成する。（
ｉｉｉ）まず基板１の一方表面からのＮ形不純物拡散に
よりＮ＋バッファ層４を形成し、次いでＮ バッファ層
４内へのＰ形不純物拡散によりＰ＋アノード領域５を形
成する。
の形成は次のいずれかの工程により行われるのが一般的
である。（１）まず基板１の一方表面上にＮ＋バッファ
層４をエピタキシャル成長させ、次いでその上にＰ ア
ノード領域５をさらにエピタキシャル成長させる。（１
１）まず基板１の一方表面上にＮ＋バッファ層４をエピ
タキシャル成長させ、次いでＮ＋バッフ７層４内へのＰ
形不純物拡散によりＰ＋アノード領域５を形成する。（
ｉｉｉ）まず基板１の一方表面からのＮ形不純物拡散に
よりＮ＋バッファ層４を形成し、次いでＮ バッファ層
４内へのＰ形不純物拡散によりＰ＋アノード領域５を形
成する。
上記（＋）、（ｉｉ）の場合はエピタキシャル成長工程
が必要となるので、技術的、工期的、コスト的にも第７
図に示すショートエミッタ構造よりも難しくなる。また
上記（ｉｉ）、ｉｔ）の場合は、高不純物濃度に形成さ
れたＮ＋バッファ層４へのＰ形不純物の２重拡散になる
ので、アノード領域５の不純物濃度を十分に高めること
が困難である。したがって第６図に示す構造のＳｌサイ
リスタはどうしても高耐圧特性を優先したものとならざ
るを得ない。
が必要となるので、技術的、工期的、コスト的にも第７
図に示すショートエミッタ構造よりも難しくなる。また
上記（ｉｉ）、ｉｔ）の場合は、高不純物濃度に形成さ
れたＮ＋バッファ層４へのＰ形不純物の２重拡散になる
ので、アノード領域５の不純物濃度を十分に高めること
が困難である。したがって第６図に示す構造のＳｌサイ
リスタはどうしても高耐圧特性を優先したものとならざ
るを得ない。
一方、第７図に示す構造のＳｌサイリスタで高耐圧特性
を実現しようとすれば、（ａ）アノード領域５からのキ
ャリア注入を抑えるために、アノード領域５の表面積を
小さくしかつその不純物濃度を下げるか、あるいは（ｂ
） Ｎ−基板１の厚みを大きくして空乏層ののびを助け
てやるかしなければならない。上記（ａ）の場合には高
速ターンオン特性および低オン抵抗特性が損われ、上記
（ｂ）の場合にはオフ時の余剰キャリアの絶対数が増え
るので高速ターンオフ特性が損われる上、装置自体の厚
みも大きいものとなる。したがって第７図に示す＠造の
Ｓｌサイリスタはどうしても高速スイッチングおよび低
オン抵抗特性を浸先したものとならざるを得ない。
を実現しようとすれば、（ａ）アノード領域５からのキ
ャリア注入を抑えるために、アノード領域５の表面積を
小さくしかつその不純物濃度を下げるか、あるいは（ｂ
） Ｎ−基板１の厚みを大きくして空乏層ののびを助け
てやるかしなければならない。上記（ａ）の場合には高
速ターンオン特性および低オン抵抗特性が損われ、上記
（ｂ）の場合にはオフ時の余剰キャリアの絶対数が増え
るので高速ターンオフ特性が損われる上、装置自体の厚
みも大きいものとなる。したがって第７図に示す＠造の
Ｓｌサイリスタはどうしても高速スイッチングおよび低
オン抵抗特性を浸先したものとならざるを得ない。
このように従来のパワー用のバイポーラ型半導体スイッ
チング装置では、高耐圧特性と、高速スイッチングおよ
び低オン抵抗特性とが両立せず、これらの間でいわゆる
トレードオフがとりにくいという問題があった。
チング装置では、高耐圧特性と、高速スイッチングおよ
び低オン抵抗特性とが両立せず、これらの間でいわゆる
トレードオフがとりにくいという問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、高耐圧特性と、高速スイッチングおよび低オ
ン抵抗特性とが両立し、これらの間でトレードオフがと
り易いバイポーラ型半導体スイッチング装置を得ること
を目的とする。
たもので、高耐圧特性と、高速スイッチングおよび低オ
ン抵抗特性とが両立し、これらの間でトレードオフがと
り易いバイポーラ型半導体スイッチング装置を得ること
を目的とする。
この発明に係るバイポーラ型半導体スイッチング装置は
、第１の導電形の半導体基板と、前記半導体基板の一方
主面側に形成された第１の導電形の第１主電極領域と、
前記半導体基板の他方主面側に形成され、所定の幅およ
び深さの開口部を有する、比較的高い不純物濃度の第１
の導電形のバッファ領域と、前記開口部において前記半
導体基板と接する第２の導電形の第２主電極領域と、前
記バッファ領域および前記第２主電極領域を電気的に接
続する接続ｆ！４域と、前記第１およびＭ２主電極領域
の間の主電流を制御する制御領域とを備えて構成されて
いる。
、第１の導電形の半導体基板と、前記半導体基板の一方
主面側に形成された第１の導電形の第１主電極領域と、
前記半導体基板の他方主面側に形成され、所定の幅およ
び深さの開口部を有する、比較的高い不純物濃度の第１
の導電形のバッファ領域と、前記開口部において前記半
導体基板と接する第２の導電形の第２主電極領域と、前
記バッファ領域および前記第２主電極領域を電気的に接
続する接続ｆ！４域と、前記第１およびＭ２主電極領域
の間の主電流を制御する制御領域とを備えて構成されて
いる。
この発明におけるバッファ領域は開口部を有し、かつ第
２主電極領域と短絡され、前記開口部において半導体基
板と第２主電極領域とが接している。
２主電極領域と短絡され、前記開口部において半導体基
板と第２主電極領域とが接している。
このためバッファ領域および第２主電極領域と半導体基
板との界面は等電位面となり、開口部における空乏層の
延びは開口側壁からの影響により抑制されるので、この
発明におけるバッファ領域は高耐圧特性を実現するため
の従来のバッファ領域と同様の働きを行う。またこの発
明におけるバッファ領域は第２主電極領域と短絡された
ショートエミッタ構造となっているので、高速スイッチ
ングおよび低オン抵抗特性を実現するための従来のショ
ートエミッタ領域の働きをも兼ね備えている。
板との界面は等電位面となり、開口部における空乏層の
延びは開口側壁からの影響により抑制されるので、この
発明におけるバッファ領域は高耐圧特性を実現するため
の従来のバッファ領域と同様の働きを行う。またこの発
明におけるバッファ領域は第２主電極領域と短絡された
ショートエミッタ構造となっているので、高速スイッチ
ングおよび低オン抵抗特性を実現するための従来のショ
ートエミッタ領域の働きをも兼ね備えている。
そして特性の調整は、開口部の幅および深さの設定を変
化させることなどにより容易に行える。
化させることなどにより容易に行える。
第１図はこの発明によるバイポーラ型半導体スイッチン
グ装置の一実施例であるＳｌサイリスタの構造を示す断
面図である。この実施例に係るＳｌサイリスタは、Ｎ−
半導体基板１の一方表面側に所定の幅および深さの開口
部１１を有して形成された低比抵抗のＮ＋バッファ領域
１２を有し、この開口部１１においてＰ アノード領域
５がＮ−半導体基板１と接している。そしてＰ＋アノー
ド領域５とＮ＋バッファ領域１２とはアノード配線６に
より電気的に接続され、ショートされた構造となってい
る。その他の構造は第６図および第７図に示した従来の
Ｓｌサイリスタと同様である。
グ装置の一実施例であるＳｌサイリスタの構造を示す断
面図である。この実施例に係るＳｌサイリスタは、Ｎ−
半導体基板１の一方表面側に所定の幅および深さの開口
部１１を有して形成された低比抵抗のＮ＋バッファ領域
１２を有し、この開口部１１においてＰ アノード領域
５がＮ−半導体基板１と接している。そしてＰ＋アノー
ド領域５とＮ＋バッファ領域１２とはアノード配線６に
より電気的に接続され、ショートされた構造となってい
る。その他の構造は第６図および第７図に示した従来の
Ｓｌサイリスタと同様である。
アノード側の構造の製造手順において、例えば、Ｎ−半
導体基板１の一方表面からの選択的なＮ形不純物拡散に
よりまずＮ＋バッファ領域１２を形成する。次いで同じ
一方表面からの選択的なＰ形不純物拡散によりＰ＋アノ
ード領域５を形成し、ざらにＮ＋バッファ領域１２とＰ
＋アノード領域５とが重なる部分だけさらに選択的にＰ
形不純物拡散を行って、Ｐ＋アノード領域５における不
純物濃度を均一化する。そしてＰ＋アノード領域５およ
びＮ＋バッファ領域１２に電気的につながるようにそれ
らの上にアノード配線６を形成する。
導体基板１の一方表面からの選択的なＮ形不純物拡散に
よりまずＮ＋バッファ領域１２を形成する。次いで同じ
一方表面からの選択的なＰ形不純物拡散によりＰ＋アノ
ード領域５を形成し、ざらにＮ＋バッファ領域１２とＰ
＋アノード領域５とが重なる部分だけさらに選択的にＰ
形不純物拡散を行って、Ｐ＋アノード領域５における不
純物濃度を均一化する。そしてＰ＋アノード領域５およ
びＮ＋バッファ領域１２に電気的につながるようにそれ
らの上にアノード配線６を形成する。
この実施例に係るＳｌサイリスタのオン・オフ動作は、
基本的には第６図および第７図に示す従来のＳｌサイリ
スタと同様である。以下には、アノード側の構造に着目
して、Ｎ＋バッファ領域１２の働きについて第２図およ
び第３図を参照しつつ説明する。
基本的には第６図および第７図に示す従来のＳｌサイリ
スタと同様である。以下には、アノード側の構造に着目
して、Ｎ＋バッファ領域１２の働きについて第２図およ
び第３図を参照しつつ説明する。
第２図は第１図に示す開口部１１の拡大図である。図に
おいて点線は、オフ状態において開口部１１にまで延び
てきた空乏層の最前面を表す。これは等電位面の例えば
Ｅ＝Ｏの面と等価であると考えられる。Ｎ＋バッファ領
域１２の不純物濃度がＮ−半導体基板１のそれに比べて
十分に高いものとすると、Ｎ＋バッファ領１４１２にお
ける空乏層の延びはほとんど無いと考えてよいので、第
２図では空乏層の最前面をＮ−半導体基板１とＮ゛バッ
ファ領域１２との界面に一致させて示しである。一方、
開口部１１内へは空乏層は延びて侵入するが、Ｐ＋アノ
ード領域５とＮ＋バッファ領域１２とがショートされて
いることより、Ｐ＋アノード領域５と基板１との界面お
よびＮ＋バッファ領域１２と基板１との界面は等電位面
となっているので、開口部１１の側壁からの影響により
開口部１１内における空乏層最前面の形状は図示のよう
に円弧を描くことになる。記号ＷおよびＤはそれぞれ開
口部１１の幅および深さを表す。またＮ＋バッフ？領域
１２のうちＰ＋アノード領域５上に存在する部分（斜線
部分）を特に領域１２ａとして示しである。
おいて点線は、オフ状態において開口部１１にまで延び
てきた空乏層の最前面を表す。これは等電位面の例えば
Ｅ＝Ｏの面と等価であると考えられる。Ｎ＋バッファ領
域１２の不純物濃度がＮ−半導体基板１のそれに比べて
十分に高いものとすると、Ｎ＋バッファ領１４１２にお
ける空乏層の延びはほとんど無いと考えてよいので、第
２図では空乏層の最前面をＮ−半導体基板１とＮ゛バッ
ファ領域１２との界面に一致させて示しである。一方、
開口部１１内へは空乏層は延びて侵入するが、Ｐ＋アノ
ード領域５とＮ＋バッファ領域１２とがショートされて
いることより、Ｐ＋アノード領域５と基板１との界面お
よびＮ＋バッファ領域１２と基板１との界面は等電位面
となっているので、開口部１１の側壁からの影響により
開口部１１内における空乏層最前面の形状は図示のよう
に円弧を描くことになる。記号ＷおよびＤはそれぞれ開
口部１１の幅および深さを表す。またＮ＋バッフ？領域
１２のうちＰ＋アノード領域５上に存在する部分（斜線
部分）を特に領域１２ａとして示しである。
第３Ａ図〜第３Ｄ図は、Ｇ−に間に一定の逆バイアスを
印加した状態で、開口部１１の幅Ｗと深さＤの比Ｄ／Ｗ
を変化させた場合の、開口部１１内への空乏層の侵入の
形状の変化を示す図である。
印加した状態で、開口部１１の幅Ｗと深さＤの比Ｄ／Ｗ
を変化させた場合の、開口部１１内への空乏層の侵入の
形状の変化を示す図である。
Ｄ／Ｗが比較的小さい第３Ａ図の場合、開口部１１内に
おける空乏層の最前面は、開口部１１の側壁からの影響
を受ける円弧部分と、開口部１１の底面からの影響を受
ける水平部分とから成っている。この水平部分は、アノ
ード領域５に最も近い空乏層の最下面であり、これがア
ノード領域５に接触すればパンチスルーが生じる。Ｄ／
Ｗを大きくしていくと、開口部１１の側壁からの影響が
強くなり、空乏層の最下部分は第３Ｂ図に示すように点
になる。そして、ざらにＤ／Ｗを大きくすると、第３Ｃ
図および第３Ｄ図に示すように、空乏層の最下点は上方
に移動し、アノード領域５がら遠ざかる。記号ｄ１〜ｄ
４は空乏層の最下面あるいは点からアノード領域５まで
の距離を表わし、ｄ１＝ｄ２〈ｄ３（ｄ４である。
おける空乏層の最前面は、開口部１１の側壁からの影響
を受ける円弧部分と、開口部１１の底面からの影響を受
ける水平部分とから成っている。この水平部分は、アノ
ード領域５に最も近い空乏層の最下面であり、これがア
ノード領域５に接触すればパンチスルーが生じる。Ｄ／
Ｗを大きくしていくと、開口部１１の側壁からの影響が
強くなり、空乏層の最下部分は第３Ｂ図に示すように点
になる。そして、ざらにＤ／Ｗを大きくすると、第３Ｃ
図および第３Ｄ図に示すように、空乏層の最下点は上方
に移動し、アノード領域５がら遠ざかる。記号ｄ１〜ｄ
４は空乏層の最下面あるいは点からアノード領域５まで
の距離を表わし、ｄ１＝ｄ２〈ｄ３（ｄ４である。
このように、Ｄ／Ｗを調整することにより、開口部１１
内への空乏層の侵入の形状および深さを制御することが
できる。第３Ａ図〜第３Ｄ図より明らかなように、Ｇ−
に間に一定の逆バイアスを印加した状態では、Ｄ／Ｗが
大きい程、開口部１１内への空乏層の進入は少くなる。
内への空乏層の侵入の形状および深さを制御することが
できる。第３Ａ図〜第３Ｄ図より明らかなように、Ｇ−
に間に一定の逆バイアスを印加した状態では、Ｄ／Ｗが
大きい程、開口部１１内への空乏層の進入は少くなる。
したがってＤ／Ｗが大きい程、高いＧ−に間道バイアス
を印加して、高い耐圧を得ることが可能になる。言い換
えれば、所望の耐圧に合せてＤ／Ｗを設計すればよい。
を印加して、高い耐圧を得ることが可能になる。言い換
えれば、所望の耐圧に合せてＤ／Ｗを設計すればよい。
またＮ＋バッファ領域１２のアノード被覆部１２ａの不
純物濃度を変化させた場合、この部分１２ａへの空乏層
の侵入形状が変化することより、開口部１１内への空乏
層の侵入形状も変化する。したがってアノード被覆部１
２ａの不純物濃度分布の調整によっても耐圧を調整する
ことができる。
純物濃度を変化させた場合、この部分１２ａへの空乏層
の侵入形状が変化することより、開口部１１内への空乏
層の侵入形状も変化する。したがってアノード被覆部１
２ａの不純物濃度分布の調整によっても耐圧を調整する
ことができる。
オン状態からオフ状態に移行するターンオフ過程におい
て、チャネル領域８がピンチオフされた後、空乏化され
ていない領域にとり残されている電子はプラス電位をも
つバッファ領域１２に容易に流れ込むことができるので
、これに応じ同領域にとり残されているホールもゲート
領域７およびアノード領域５へと急速に排出される。こ
れによりターンオフ時間が改善される。この改善の程度
は、基板１とバッファ領域１２との接合面積が大きいほ
ど顕著である。したがって本実施例に係るＳＩサイリス
タの構造によれば、第７図に示す従来のＳ！サイリスタ
のショートエミッタ構造に比べて、より速いターンオフ
時間を実現することができる。
て、チャネル領域８がピンチオフされた後、空乏化され
ていない領域にとり残されている電子はプラス電位をも
つバッファ領域１２に容易に流れ込むことができるので
、これに応じ同領域にとり残されているホールもゲート
領域７およびアノード領域５へと急速に排出される。こ
れによりターンオフ時間が改善される。この改善の程度
は、基板１とバッファ領域１２との接合面積が大きいほ
ど顕著である。したがって本実施例に係るＳＩサイリス
タの構造によれば、第７図に示す従来のＳ！サイリスタ
のショートエミッタ構造に比べて、より速いターンオフ
時間を実現することができる。
オン状態において、開口部１１ではアノード領域５から
基板１に高い効率でホールが注入されるとともに、バッ
ファ領域１２のアノード被覆部１２ａを通ってもホール
電流が流れる。したがって本実施例に係るＳＩサイリス
タの構造によれば、第６図に示す従来のＮバッファ層つ
きのＳＩサイリスタに比べて低い、かつ第７図に示すシ
ョートエミッタ構造とほぼ同等の低いオン抵抗を実現す
ることができる。また、オフ状態からオン状態に移行す
るターンオン過程においても、開口部１１においてアノ
ード領Ｖｔ５から基板１へのホールの注入が速やかに行
われるので、ターンオン時間が短縮される。このように
して、高速スイッチングおよび低オン抵抗特性を得るこ
とができる。
基板１に高い効率でホールが注入されるとともに、バッ
ファ領域１２のアノード被覆部１２ａを通ってもホール
電流が流れる。したがって本実施例に係るＳＩサイリス
タの構造によれば、第６図に示す従来のＮバッファ層つ
きのＳＩサイリスタに比べて低い、かつ第７図に示すシ
ョートエミッタ構造とほぼ同等の低いオン抵抗を実現す
ることができる。また、オフ状態からオン状態に移行す
るターンオン過程においても、開口部１１においてアノ
ード領Ｖｔ５から基板１へのホールの注入が速やかに行
われるので、ターンオン時間が短縮される。このように
して、高速スイッチングおよび低オン抵抗特性を得るこ
とができる。
第４図はこの発明によるバイポーラ型半導体スイッチン
グ装置の他の実施例であるＩＧＢＴの構造を示す断面図
である。図において、Ｎ−半導体基板１の一方主面側に
は低抵抗のＰ＋ウェル領域１３が形成され、その一部領
域に第１図に示すＳ■サイリスタのカソード領１４２に
相当する低抵抗のＮ＋ソース領域１４が形成されている
。Ｎ−半導体基板１とＮ＋ソース領域１４とで挟まれた
Ｐ１ウェル領域１３の表面領域１５は主電流の通路とな
るチャネル領域として働き、このチャネル領域１５上方
にゲート１６が配置される。ゲート１６は酸化膜等の絶
縁膜１７に包まれてＮ−半導体基板１から絶縁されてい
る。１８はＮ＋ソース領域１４を結ぶソース配線であり
、第１図に示すＳＩサイリスタのカソード配線３に相当
する。Ｎ−半導体基板１の他方主面側の構造は、第１図
に示すＳＩサイリスタのそれと同様に、この発明に従っ
て構成されている。すなわちＮ バッファ領域１２は開
口部１１を有し、この開口部１１において第１図に示す
８１サイリスタのＰ＋アノード領域５に相当するＰ＋ド
レイン領域１９がＮ−半導体基板１と接している。Ｎ＋
バッファ領域１２およびＰ＋ドレイン領域１９は、第１
図に示す８１サイリスタのアノード配線６に相当するド
レイン配線２０によりショートされている。
グ装置の他の実施例であるＩＧＢＴの構造を示す断面図
である。図において、Ｎ−半導体基板１の一方主面側に
は低抵抗のＰ＋ウェル領域１３が形成され、その一部領
域に第１図に示すＳ■サイリスタのカソード領１４２に
相当する低抵抗のＮ＋ソース領域１４が形成されている
。Ｎ−半導体基板１とＮ＋ソース領域１４とで挟まれた
Ｐ１ウェル領域１３の表面領域１５は主電流の通路とな
るチャネル領域として働き、このチャネル領域１５上方
にゲート１６が配置される。ゲート１６は酸化膜等の絶
縁膜１７に包まれてＮ−半導体基板１から絶縁されてい
る。１８はＮ＋ソース領域１４を結ぶソース配線であり
、第１図に示すＳＩサイリスタのカソード配線３に相当
する。Ｎ−半導体基板１の他方主面側の構造は、第１図
に示すＳＩサイリスタのそれと同様に、この発明に従っ
て構成されている。すなわちＮ バッファ領域１２は開
口部１１を有し、この開口部１１において第１図に示す
８１サイリスタのＰ＋アノード領域５に相当するＰ＋ド
レイン領域１９がＮ−半導体基板１と接している。Ｎ＋
バッファ領域１２およびＰ＋ドレイン領域１９は、第１
図に示す８１サイリスタのアノード配線６に相当するド
レイン配線２０によりショートされている。
ＩＧＢＴのオン・オフ動作は、周知のように、ゲート１
６に印加されるバイアスによって制御される。すなわち
、ゲート１６に正バイアスを印加することによりチャネ
ル領域１５に反転層が形成されてオン状態となり、零バ
イアスを印加することにより反転層が消滅してオフ状態
となる。ゲート１６はＭＯＳ型の絶縁ゲートであるため
、ターンオフ時においてゲート１６のバイアスを零とし
た侵、Ｎ−半導体基板１中に残ったキャリアをゲート１
６から引き出すことができない。従来のＩＧＢＴでは、
ターンオフ時間を速めるため、第７図に示すＳＩサイリ
スタと類似のショートドレイン構造を採用したものもあ
るが、前述したように高耐圧特性との両立が困難である
という問題がある。一方、高耐圧化に主眼をおいて、第
６図に示すＳＩサイリスタと類似のＮバッファ層つきの
構造を採用したものもあるが、この場合は前述したよう
に良好な高速スイッチング特性が得られない。
６に印加されるバイアスによって制御される。すなわち
、ゲート１６に正バイアスを印加することによりチャネ
ル領域１５に反転層が形成されてオン状態となり、零バ
イアスを印加することにより反転層が消滅してオフ状態
となる。ゲート１６はＭＯＳ型の絶縁ゲートであるため
、ターンオフ時においてゲート１６のバイアスを零とし
た侵、Ｎ−半導体基板１中に残ったキャリアをゲート１
６から引き出すことができない。従来のＩＧＢＴでは、
ターンオフ時間を速めるため、第７図に示すＳＩサイリ
スタと類似のショートドレイン構造を採用したものもあ
るが、前述したように高耐圧特性との両立が困難である
という問題がある。一方、高耐圧化に主眼をおいて、第
６図に示すＳＩサイリスタと類似のＮバッファ層つきの
構造を採用したものもあるが、この場合は前述したよう
に良好な高速スイッチング特性が得られない。
第４図に示すこの発明によるＩＧＢＴでは、そのような
問題はなく、第１図に示すこの発明によるＳ■サイリス
タと同様に、高耐圧特性と高速スイッチングおよび低オ
ン抵抗特性とが容易に両立できる。
問題はなく、第１図に示すこの発明によるＳ■サイリス
タと同様に、高耐圧特性と高速スイッチングおよび低オ
ン抵抗特性とが容易に両立できる。
第５図はこの発明によるバイポーラ型半導体スイッチン
グ装置のざらに他の実施例であるＧＴＯの構造を示す断
面図である。このＧＴＯは、Ｎ＋カソード領域２がＰ＋
ゲート領域７で囲まれている点を除いて、第１図に示す
ＳＩサイリスタと同様の構造を有している。主電流はＰ
＋ゲート領域７を通り抜けて流れる。この実施例におい
ても、高耐圧特性と高速スイッチングおよび低オン抵抗
特性とが容易に両立できる。
グ装置のざらに他の実施例であるＧＴＯの構造を示す断
面図である。このＧＴＯは、Ｎ＋カソード領域２がＰ＋
ゲート領域７で囲まれている点を除いて、第１図に示す
ＳＩサイリスタと同様の構造を有している。主電流はＰ
＋ゲート領域７を通り抜けて流れる。この実施例におい
ても、高耐圧特性と高速スイッチングおよび低オン抵抗
特性とが容易に両立できる。
なお上記実施例では、Ｓ■サイリスタ、ＩＧＢＴおよび
ＧＴＯについ説明したが、この発明はバイポーラ型半導
体スイッチング装置全般に適用することができる。
ＧＴＯについ説明したが、この発明はバイポーラ型半導
体スイッチング装置全般に適用することができる。
以上説明したように、この発明によれば、第１の導電型
のバッファ領域の開口部において第２の導電型の第２主
電極領域が第１の導電型の半導体基板と接し、かつバッ
ファ領域と第２主電極領域とが電気的に接続された構造
としたので、高耐圧特性と高速スイッチングおよび低オ
ン抵抗特性とが容易に両立し、これらの間でいわゆるト
レードオフがとり易いバイポーラ型半導体スイッチング
装置を得ることができるという効果がある。
のバッファ領域の開口部において第２の導電型の第２主
電極領域が第１の導電型の半導体基板と接し、かつバッ
ファ領域と第２主電極領域とが電気的に接続された構造
としたので、高耐圧特性と高速スイッチングおよび低オ
ン抵抗特性とが容易に両立し、これらの間でいわゆるト
レードオフがとり易いバイポーラ型半導体スイッチング
装置を得ることができるという効果がある。
第１図はこの発明によるバイポーラ型半導体スイッチン
グ装置の一実施例である８１サイリスタの構造を示す断
面図、第２図はバッファ領域の開口部の拡大図、第３Ａ
図〜第３Ｄ図は開口部の幅と深さの比を変化させた場合
の開口部内への空乏層の侵入の形状の変化を示す図、第
４図はこの発明によるバイポーラ型半導体スイッチング
装置の他の実施例であるＩＧＢＴの構造を示す断面図、
第５図はこの発明によるバイポーラ型半導体スイッチン
グ装置のさらに他の実施例であるＧＴＯの構造を示す断
面図、第６図および第７図は従来のＳＩサイリスタの構
造を示す断面図である。 図において、１は半導体基板、２はカソード領域、５は
アノード領域、６はアノード配線、７はゲート領域、１
１は開口部、１２はバッファ領域、１９はドレイン領域
、２０はドレイン配線である。 なお、各図中同一符号は同一または相当部分を示す。
グ装置の一実施例である８１サイリスタの構造を示す断
面図、第２図はバッファ領域の開口部の拡大図、第３Ａ
図〜第３Ｄ図は開口部の幅と深さの比を変化させた場合
の開口部内への空乏層の侵入の形状の変化を示す図、第
４図はこの発明によるバイポーラ型半導体スイッチング
装置の他の実施例であるＩＧＢＴの構造を示す断面図、
第５図はこの発明によるバイポーラ型半導体スイッチン
グ装置のさらに他の実施例であるＧＴＯの構造を示す断
面図、第６図および第７図は従来のＳＩサイリスタの構
造を示す断面図である。 図において、１は半導体基板、２はカソード領域、５は
アノード領域、６はアノード配線、７はゲート領域、１
１は開口部、１２はバッファ領域、１９はドレイン領域
、２０はドレイン配線である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１の導電形の半導体基板と、 前記半導体基板の一方主面側に形成された第１の導電形
の第１主電極領域と、 前記半導体基板の他方主面側に形成され、所定の幅およ
び深さの開口部を有する、比較的高い不純物濃度の第１
の導電形のバッファ領域と、前記開口部において前記半
導体基板と接する第２の導電形の第２主電極領域と、 前記バッファ領域および前記第２主電極領域を電気的に
接続する接続領域と、 前記第１および第２主電極領域の間の主電流を制御する
制御領域とを備えるバイポーラ型半導体スイッチング装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045115A JPH07109882B2 (ja) | 1988-02-26 | 1988-02-26 | バイポーラ型半導体スイッチング装置 |
| KR1019890001992A KR920003704B1 (ko) | 1988-02-26 | 1989-02-20 | 바이폴라 반도체 스윗칭장치와 그의 제조방법 |
| DE3905434A DE3905434C2 (de) | 1988-02-26 | 1989-02-22 | Bipolare Halbleiterschalteinrichtung und Verfahren zu ihrer Herstellung |
| US07/445,163 US5086330A (en) | 1988-02-26 | 1989-12-06 | Bipolar semiconductor switching device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045115A JPH07109882B2 (ja) | 1988-02-26 | 1988-02-26 | バイポーラ型半導体スイッチング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01218067A true JPH01218067A (ja) | 1989-08-31 |
| JPH07109882B2 JPH07109882B2 (ja) | 1995-11-22 |
Family
ID=12710266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045115A Expired - Fee Related JPH07109882B2 (ja) | 1988-02-26 | 1988-02-26 | バイポーラ型半導体スイッチング装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5086330A (ja) |
| JP (1) | JPH07109882B2 (ja) |
| KR (1) | KR920003704B1 (ja) |
| DE (1) | DE3905434C2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236280A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体装置 |
| JPH0685244A (ja) * | 1992-04-07 | 1994-03-25 | Toyo Electric Mfg Co Ltd | 静電誘導バッファ構造を有する半導体素子 |
| WO1995004375A1 (fr) * | 1993-07-28 | 1995-02-09 | Ngk Insulators, Ltd. | Dispositf a semi-conducteurs et sa fabrication |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| JP2012512538A (ja) * | 2008-12-15 | 2012-05-31 | アーベーベー・テヒノロギー・アーゲー | バイポーラパンチスルー半導体装置およびそのような半導体装置の製造方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3939324A1 (de) * | 1989-11-28 | 1991-05-29 | Eupec Gmbh & Co Kg | Leistungs-halbleiterbauelement mit emitterkurzschluessen |
| DE4134855C2 (de) * | 1990-10-31 | 2001-03-15 | Fuji Electric Co Ltd | MOS-Halbleiterelement |
| JP2509127B2 (ja) * | 1992-03-04 | 1996-06-19 | 財団法人半導体研究振興会 | 静電誘導デバイス |
| DE4236557C2 (de) * | 1992-10-29 | 2002-08-01 | Semikron Elektronik Gmbh | Leistungs- Halbleiterbauelement |
| US5648665A (en) * | 1994-04-28 | 1997-07-15 | Ngk Insulators, Ltd. | Semiconductor device having a plurality of cavity defined gating regions and a fabrication method therefor |
| DE19648041B4 (de) * | 1996-11-20 | 2010-07-15 | Robert Bosch Gmbh | Integriertes vertikales Halbleiterbauelement |
| GB2327295A (en) * | 1997-07-11 | 1999-01-20 | Plessey Semiconductors Ltd | MOS controllable power semiconductor device |
| US7485920B2 (en) * | 2000-06-14 | 2009-02-03 | International Rectifier Corporation | Process to create buried heavy metal at selected depth |
| US7262467B2 (en) * | 2003-09-10 | 2007-08-28 | Ixys Corporation | Over charge protection device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931869A (ja) * | 1981-11-17 | 1984-02-21 | シ−メンス・アクチエンゲゼルシヤフト | 接触面の製造方法 |
| JPS5940303A (ja) * | 1982-08-31 | 1984-03-06 | Sony Corp | 磁性体着磁用磁気ヘツド装置 |
| JPS6144463A (ja) * | 1984-08-08 | 1986-03-04 | Toyo Electric Mfg Co Ltd | サイリスタのエミツタ短絡構造 |
| JPS631757A (ja) * | 1986-06-19 | 1988-01-06 | Kubota Ltd | エンジンの燃料噴射装置駆動構造 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111790A (en) * | 1978-02-22 | 1979-09-01 | Hitachi Ltd | Semiconductor switchgear |
| JPS5933272B2 (ja) * | 1978-06-19 | 1984-08-14 | 株式会社日立製作所 | 半導体装置 |
| JPS5595363A (en) * | 1979-01-11 | 1980-07-19 | Nec Corp | Thyristor |
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| JPS62219668A (ja) * | 1986-03-20 | 1987-09-26 | Fujitsu Ltd | 縦型ｍｏｓ電界効果トランジスタ |
-
1988
- 1988-02-26 JP JP63045115A patent/JPH07109882B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-20 KR KR1019890001992A patent/KR920003704B1/ko not_active IP Right Cessation
- 1989-02-22 DE DE3905434A patent/DE3905434C2/de not_active Expired - Fee Related
- 1989-12-06 US US07/445,163 patent/US5086330A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5931869A (ja) * | 1981-11-17 | 1984-02-21 | シ−メンス・アクチエンゲゼルシヤフト | 接触面の製造方法 |
| JPS5940303A (ja) * | 1982-08-31 | 1984-03-06 | Sony Corp | 磁性体着磁用磁気ヘツド装置 |
| JPS6144463A (ja) * | 1984-08-08 | 1986-03-04 | Toyo Electric Mfg Co Ltd | サイリスタのエミツタ短絡構造 |
| JPS631757A (ja) * | 1986-06-19 | 1988-01-06 | Kubota Ltd | エンジンの燃料噴射装置駆動構造 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03236280A (ja) * | 1990-02-14 | 1991-10-22 | Hitachi Ltd | 半導体装置 |
| JPH0685244A (ja) * | 1992-04-07 | 1994-03-25 | Toyo Electric Mfg Co Ltd | 静電誘導バッファ構造を有する半導体素子 |
| WO1995004375A1 (fr) * | 1993-07-28 | 1995-02-09 | Ngk Insulators, Ltd. | Dispositf a semi-conducteurs et sa fabrication |
| US5591991A (en) * | 1993-07-28 | 1997-01-07 | Ngk Insulators, Ltd. | Semiconductor device and method of manufacturing the same |
| US5739044A (en) * | 1993-07-28 | 1998-04-14 | Ngk Insulators, Ltd. | Method of manufacturing semiconductor device |
| JP2003209123A (ja) * | 2002-01-11 | 2003-07-25 | Sumitomo Electric Ind Ltd | 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 |
| JP2012512538A (ja) * | 2008-12-15 | 2012-05-31 | アーベーベー・テヒノロギー・アーゲー | バイポーラパンチスルー半導体装置およびそのような半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5086330A (en) | 1992-02-04 |
| JPH07109882B2 (ja) | 1995-11-22 |
| KR920003704B1 (ko) | 1992-05-09 |
| DE3905434C2 (de) | 1995-06-29 |
| DE3905434A1 (de) | 1989-08-31 |
| KR890013784A (ko) | 1989-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5324966A (en) | MOS-controlled thyristor | |
| US5304821A (en) | MOS-gate-turnoff thyristor | |
| JP5357370B2 (ja) | 半導体デバイス | |
| US5702961A (en) | Methods of forming insulated gate bipolar transistors having built-in freewheeling diodes and transistors formed thereby | |
| US11450763B2 (en) | IGBT power device and fabrication method therefor | |
| US6303410B1 (en) | Methods of forming power semiconductor devices having T-shaped gate electrodes | |
| US4717940A (en) | MIS controlled gate turn-off thyristor | |
| JPH05160407A (ja) | 縦型絶縁ゲート型半導体装置およびその製造方法 | |
| JPH10178176A (ja) | トレンチ・ゲート構造を有するトレンチ・ゲート形絶縁ゲート・バイポーラ・トランジスタ | |
| US10797131B2 (en) | Enhancements to cell layout and fabrication techniques for MOS-gated devices | |
| JPH01218067A (ja) | バイポーラ型半導体スイッチング装置 | |
| EP0615292A1 (en) | Insulated gate bipolar transistor | |
| US5861638A (en) | Insulated gate bipolar transistor | |
| US5346838A (en) | Method for fabricating an insulated gate control thyristor | |
| US5336907A (en) | MOS gate controlled thyristor having improved turn on/turn off characteristics | |
| JPH0529628A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| KR100218261B1 (ko) | 모스 제어형 사이리스터 및 그 제조방법 | |
| JPH06232392A (ja) | デュアルゲート半導体装置 | |
| US20230268428A1 (en) | Semiconductor device | |
| JP3288878B2 (ja) | 半導体装置 | |
| JP3289880B2 (ja) | Ｍｏｓ制御サイリスタ | |
| JPH05267674A (ja) | 半導体装置 | |
| JPH0416443Y2 (ja) | ||
| JP2003051593A (ja) | Ｍｏｓゲートサイリスタおよびその制御方法 | |
| KR0149779B1 (ko) | 턴-오프 전류능력이 향상된 수평형 모스 제어 다이리스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |