JP2003209123A - 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ドレイン耐圧を維持しつつオン抵抗を低減で
きる縦型接合型電界効果トランジスタを提供する。 【解決手段】 本発明に係る縦型ＪＦＥＴ１は、主面を
有するドレイン半導体部２と、ドリフト半導体領域３
２，３３と、チャネル半導体部４１と、ゲート半導体部
５１，５２と、ソース半導体部６１とを備える。ドリフ
ト半導体領域３２，３３は、ドレイン半導体部２の主面
上に設けられ、主面に交差する面に沿って延びるｐｎ接
合を有する。ゲート半導体部５１，５２は、チャネル半
導体部４１の導電率を制御するように設けられる。ソー
ス半導体部６１は、チャネル半導体部４１上に設けられ
る。ドリフト半導体領域３２，３３のｐｎ接合は、ソー
ス半導体部６１とドレイン半導体部２との間に位置す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、縦型接合型電界効
果トランジスタ、及び縦型接合型電界効果トランジスタ
の製造方法に関する。

【０００２】

【従来の技術】ゲート電圧によりソース電極とドレイン
電極間の電流を制御する電庄制御素子として、横型の接
合電界効果トランジスタ（ＪＦＥＴ：Junction Field E
ffectTransistor）が使用されている。横型ＪＦＥＴ
は、チャネル領域を流れる多数キャリアの量を制御する
ことによりドレイン電流を制御する。この制御は、ゲー
ト領域に形成されたｐｎ接合における空乏層の幅を変化
させて行う。

【０００３】

【発明が解決しようとする課題】発明者は、ＪＦＥＴの
開発に携わっている。発明者は、ＪＦＥＴのドレイン耐
圧を向上するためには、次のような手法があると考えて
いる。その一つは、チャネル部とドレインとの間にドリ
フト領域を設けることであり、別のものは、ドリフト領
域の不純物濃度を低くすることである。

【０００４】しかしながら、発明者の検討によれば、こ
れら何れの手法によっても、ＪＦＥＴのオン抵抗は増加
してしまう。すなわち、オン抵抗の増加を抑えることが
可能なＪＦＥＴが求められている。そこで、本発明の目
的は、ドレイン耐圧を維持しつつオン抵抗を低減できる
縦型接合型電界効果トランジスタ、及び縦型接合型電界
効果トランジスタの製造方法を提供することである。

【０００５】この課題を解決するために、発明者らは検
討を行った。その結果、基板に形成されるＪＦＥＴにお
いて、基板の表面から裏面へ向かう方向に電流を流す構
造のＪＦＥＴ（以下、「縦型ＪＦＥＴ」と記す。）の着
想を得た。そして、この縦型ＪＦＥＴの構造において、
オン抵抗を小さくするために検討を続けた結果、次のよ
うな発明をするに至った。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の一側面に係る縦型接合型電界効果トランジ
スタは、主面を有し複数の第１導電型のドレイン半導体
部と、ｐｎ半導体部と、複数の凹部と、ゲート半導体部
と、ソース半導体部とを備える。ｐｎ半導体部は、ドレ
イン半導体部の主面上に設けられ、第１導電型半導体領
域及び第２導電型半導体領域並びにこれらの半導体領域
により形成され主面に交差する面に沿って延びる複数の
ｐｎ接合を有する。複数の凹部は、ｐｎ半導体部の複数
のｐｎ接合が、ｐｎ半導体部の表面に現れる接合線のう
ちの一つおきの接合線上に設けられている。ゲート半導
体部は、隣接する凹部の間に位置するチャネル半導体領
域の導電率を制御するように各凹部に設けられている。
ソース半導体部は、チャネル半導体領域上に設けられて
いる。チャネル半導体領域は、ドレイン半導体部とソー
ス半導体部との間に位置する。複数のｐｎ接合のうちの
少なくとも一つのｐｎ接合は、ソース半導体部とドレイ
ン半導体部との間に位置する。

【０００７】本発明の別の側面に係る縦型接合型電界効
果トランジスタは、主面を有するドレイン半導体部と、
ｐｎ半導体部と、ゲート半導体部と、ソース半導体部と
を備える。ｐｎ半導体部は、ドレイン半導体部の主面上
に設けられ、複数の第１導電型半導体領域及び第２導電
型半導体領域、これらの半導体領域により形成され主面
に交差する面に沿って延びる複数のｐｎ接合並びに複数
のｐｎ接合のうちの少なくとも一つのｐｎ接合を含むよ
うに延びる突起部を有する。ゲート半導体部は、突起部
の導電率を制御するように突起部の両側に設けられてい
る。ソース半導体部は、突起部上に設けられている。

【０００８】本発明の更なる別の側面に係る縦型接合型
電界効果トランジスタは、ドレイン半導体部と、ドリフ
ト半導体部と、第１のゲート半導体部と、第２のゲート
半導体部と、チャネル半導体部と、ソース半導体部とを
備える。ドレイン半導体部は、その主面に順に設けられ
た第１〜第４の領域を有する第１導電型の半導体部であ
る。ドリフト半導体部は、第１及び第２の領域上に設け
られた第１導電型半導体領域並びに第３及び第４の領域
上に設けられた第２導電型半導体領域を有する。第１の
ゲート半導体部は、第１の領域及びドリフト半導体部上
に設けられている。第２のゲート半導体部は、第４の領
域及びドリフト半導体部上に設けられている。チャネル
半導体部は、第２の領域、第３の領域、及びドリフト半
導体部上にあり、第１のゲート半導体部と第２のゲート
半導体部との間に設けられている。ソース半導体部は、
チャネル半導体部上に設けられている。

【０００９】これらの縦型接合型電界効果トランジスタ
では、チャネルの方向は縦方向である。したがって、デ
バイスの総断面積に対するチャネルの断面積の割合を大
きくできる。

【００１０】また、これらの縦型接合型電界効果トラン
ジスタでは、チャネル半導体部及びゲート半導体部をド
リフト半導体部上に配置できる。故に、ドリフト半導体
部の厚さにより所望のドレイン耐圧を得ることができ
る。また、チャネル半導体部の下だけでなく、ゲート半
導体部の下に位置するドリフト半導体部にもキャリアが
流れる。

【００１１】これらの縦型接合型電界効果トランジスタ
によれば、ドリフト半導体部は、第１導電型半導体領域
と第２導電型半導体領域により構成されている。この様
な構造を有するドリフト半導体部は、高ドレイン電圧が
印加されているときに、ドリフト半導体部の全体が十分
に空乏化されている。したがって、ドリフト半導体部に
おける電界の最大値が低くなる。故に、ドリフト領域の
厚さを薄くできる。このため、オン抵抗が小さくなる。

【００１２】チャネル半導体部は、第２の領域及びドリ
フト半導体部上に設けられた第１導電型半導体領域並び
に第３の領域及びドリフト半導体部上に設けられた第２
導電型半導体領域を有する構造としてもよい。また、ソ
ース半導体部は、第１導電型半導体領域上に設けられて
いるものとしてもよい。

【００１３】各ゲート半導体部は、所定の方向に延びる
構造であることが好ましい。この様な縦型接合型電界効
果トランジスタは、ゲート半導体部が所定の方向に延び
るので、これらの間隔により閾値を制御できる。

【００１４】各ゲート半導体部に位置する第１導電型領
域の幅は、当該縦型接合型電界効果トランジスタがノー
マリオフ特性を示すように決定されていることが好まし
い。この様な縦型接合型電界効果トランジスタによれ
ば、各ゲート半導体部の第１導電型領域の幅は、ビルト
インポテンシャルに対応する空乏層の幅以下の値に対応
するように決定される。したがって、ゲート電圧が印加
されていなくても、チャネル半導体部が空乏化されてい
るので、ノーマリオフ型のトランジスタを実現できる。

【００１５】チャネル半導体部は、第１の部分と第２の
部分に分けられている。第１の部分は、第１のゲート半
導体部と第２のゲート半導体部との両方に挟まれてい
る。第２の部分は、第１のゲート半導体部と第２のゲー
ト半導体部とに挟まれることがないように、第１の部分
上に位置する。

【００１６】この様な縦型接合型電界効果トランジスタ
によれば、第２の部分を形成することにより、ゲート半
導体部をソース半導体部から離すことができる。これに
より、ゲートとソース間の耐圧が向上される。また、チ
ャネル半導体部とソース半導体部との距離は、縦方向に
とられるので、この距離をとってもトランジスタのチッ
プサイズは、大きくならない。

【００１７】ｐｎ半導体部の第１導電型半導体領域と第
２導電型半導体領域のドーパント濃度及び幅は、一方の
半導体領域の全体が空乏化したときに、他方の半導体領
域も全体が空乏化しているように決定されていることが
好ましい。

【００１８】この様な縦型接合型電界効果トランジスタ
によれば、第１導電型半導体領域と第２導電型半導体領
域とをほぼ同じように空乏化できるので、電界の集中が
緩和される。

【００１９】縦型接合型電界効果トランジスタでは、ド
レイン半導体部、ｐｎ半導体部、及びチャネル半導体部
は、ＳｉＣにより形成されることが好ましい。また、縦
型接合型電界効果トランジスタでは、ゲート半導体部と
チャネル半導体部との接合は、ヘテロ接合であってもよ
い。

【００２０】本発明に係る縦型接合型電界効果トランジ
スタの製造方法によれば、（ａ）第１導電型の基板上
に、該基板の主面と交差する方向に延びる面に沿って第
１導電型の半導体領域と第２導電型の半導体領域とが接
合するように交互に配列された半導体部を形成する工程
と、（ｂ）第１導電型のソース半導体膜を前記半導体部
上に形成する工程と、（ｃ）半導体部が露出するように
前記ソース半導体膜の一部をエッチングして、ソース半
導体部を形成する工程と、（ｄ）第１導電型の半導体領
域と第２導電型の半導体領域との接合を挟むように第２
導電型のゲート半導体部を半導体部中に形成する工程と
を含む。

【００２１】この様な縦型接合型電界効果トランジスタ
の製造方法においては、前記半導体部は、複数の半導体
膜を成膜する工程を繰り返して形成されることが好まし
い。

【００２２】この様な縦型接合型電界効果トランジスタ
の製造方法においては、前記半導体部、前記ソース半導
体部、及び前記ゲート半導体部は、ＳｉＣを含むことが
好ましい。

【００２３】

【発明の実施の形態】以下、添付図面を参照して、本発
明に係る縦型接合型電界効果トランジスタの好適な実施
の形態について詳細に説明する。尚、以下の説明におい
て、同一又は相当する要素には、同一の符号を付し、重
複する説明は省略する。また、図中のトランジスタの縦
型サイズは、実際のトランジスタのものと必ずしも一致
するものではない。

【００２４】（第１の実施の形態）図１は、第１の実施
の形態における縦型ＪＦＥＴ１の斜視図である。図１に
示す様に、縦型ＪＦＥＴ１は、ｎ⁺型ドレイン半導体部
２と、ドリフト半導体部３と、チャネル半導体部４と、
ｐ⁺型ゲート半導体部５１，５２，５３と、ｎ⁺型ソース
半導体部６１，６２，６３と、ドレイン電極７とを有す
る。ドレイン電極７は、ｎ⁺型ドレイン半導体部２の有
する一対の面の他方（裏面）に設けられている。

【００２５】縦型ＪＦＥＴ１は、素子の一方の面から他
方の面に向かう方向（以下、「電流方向」と記す。）
に、多数キャリアがチャネル領域を移動する縦型構造を
有する。図１には、座標系が示されている。この座標
は、ＪＦＥＴの電流方向をｚ軸に合わせるように規定さ
れている。

【００２６】ｎ⁺型ドレイン半導体部２は、対向する一
対の面を有する。また、ｎ⁺型ドレイン半導体部２は、
ドーパントが添加された基板であることができ、好適な
実施例では、この基板は、ＳｉＣ（炭化珪素）により形
成されている。ＳｉＣに添加されるドーパントとして
は、周期律表第５族元素であるＮ（窒素）、Ｐ（リ
ン）、Ａｓ（砒素）といったドナー不純物が利用でき
る。

【００２７】ｎ⁺型ドレイン半導体部２は、その主面上
に、ｙ軸方向に順に配置された第１及び第２の領域２
ａ，２ｂを有する。第１及び第２の領域２ａ，２ｂは、
所定の軸方向（図１のｘ軸方向）に延びている。第１及
び第２の領域２ａ，２ｂには、ｐ型ドリフト半導体領域
３１が設けられている。

【００２８】また、ｎ⁺型ドレイン半導体部２は、その
主面上に、ｙ軸方向に順に配列された第１〜第１４の領
域２ａ〜２ｎを有する。第１〜第１４の領域２ａ〜２ｎ
は、所定の軸方向（図１のｘ軸方向）に延びている。好
適な実施例では、第８の領域２ｈと第１２の領域２ｌ
は、第４の領域２ｄと実質的に同一の形状を有してお
り、また、第９の領域２ｉと第１３の領域２ｍは、第５
の領域２ｅと実質的に同一の形状を有する。更に、好適
な実施例では、第１〜第１４の領域２ａ〜２ｎは、矩形
である。

【００２９】ドリフト半導体部３は、ｎ⁺型ドレイン半
導体部２の主面上に設けられている。ドリフト半導体部
３は、ｐ型ドリフト半導体領域３１，３３，３５，３７
と、ｎ型ドリフト半導体領域３２，３４，３６とを有す
る。ｐ型ドリフト半導体領域及びｎ型ドリフト半導体領
域は、ドリフト半導体部３の主面に交差する方向に延び
る基準面に沿って延びている。ドリフト半導体部３で
は、ｐ型ドリフト半導体領域３１，３３，３５，３７
は、ｎ型ドリフト半導体領域３２，３４，３６と交互に
配置されている。ドリフト半導体部３は、複数のｐｎ接
合を有しており、これらのｐｎ接合は、上記の基準面に
沿って延びている。図１の左側から番号付けして、奇数
番目のｐｎ接合は、ドレイン半導体部とゲート半導体部
との間、偶数番目のｐｎ接合は、ドレイン半導体部とソ
ース半導体部との間に位置している。詳述すれば、ｐ型
ドリフト半導体領域３１とｎ型ドリフト半導体領域３２
とのｐｎ接合は、ｐ⁺型ゲート半導体部５１とｎ⁺型ドレ
イン半導体部２との間に位置する。ｎ型ドリフト半導体
領域３２とｐ型ドリフト半導体領域３３とのｐｎ接合
は、ｎ⁺型ソース半導体部６１とｎ⁺型ドレイン半導体部
２との間に位置する。ｐ型ドリフト半導体領域３３とｎ
型ドリフト半導体領域３４とのｐｎ接合は、ｐ⁺型ゲー
ト半導体部５２とｎ⁺型ドレイン半導体部２との間に位
置する。ｎ型ドリフト半導体領域３４とｐ型ドリフト半
導体領域３５とのｐｎ接合は、ｎ⁺型ソース半導体部６
２とｎ⁺型ドレイン半導体部２との間に位置する。ｐ型
ドリフト半導体領域３５とｎ型ドリフト半導体領域３６
とのｐｎ接合は、ｐ⁺型ゲート半導体部５３とｎ⁺型ドレ
イン半導体部２との間に位置する。ｎ型ドリフト半導体
領域３６とｐ型ドリフト半導体領域３７とのｐｎ接合
は、ｎ⁺型ソース半導体部６３とｎ⁺型ドレイン半導体部
２との間に位置する。

【００３０】ｐ型ドリフト半導体領域３１，３３，３
５，３７は、所定の軸方向（図１のｘ軸方向）に延びて
いる。ｐ型ドリフト半導体領域３１，３３，３５，３７
は、ドレイン半導体部２の導電型と逆導電型を有する。
ｐ型ドリフト半導体領域３１，３３，３５，３７のドー
パント濃度は、ｎ⁺型ドレイン半導体部２のドーパント
濃度より低い。

【００３１】ｎ型ドリフト半導体領域３２，３４，３６
は、所定の軸方向（図１のｘ軸方向）に延びている。ｎ
型ドリフト半導体領域３２，３４，３６は、ドレイン半
導体部２の導電型と同一の導電型を有する。ｎ型ドリフ
ト半導体領域３２，３４，３６のドーパント濃度は、ｎ
⁺型ドレイン半導体部２のドーパント濃度より低い。好
適な実施例では、ドリフト半導体部３は、ドーパントが
添加されたＳｉＣ（炭化珪素）により形成されている。

【００３２】チャネル半導体部４１は、ｐ⁺型ゲート半
導体部５１とｐ⁺型ゲート半導体部５２との間に配置さ
れている。チャネル半導体部４１は、ｎ型チャネル半導
体領域４１ａとｐ型チャネル半導体領域４１ｂとを有す
る。ｎ型チャネル半導体領域４１ａは、第４の領域２ｄ
及びｎ型ドリフト半導体領域３２上に設けられている。
ｎ型チャネル半導体領域４１ａは、ｐ⁺型ゲート半導体
部５１に隣接している。ｐ型チャネル半導体領域４１ｂ
は、第５の領域２ｅ及びｐ型ドリフト半導体領域３３上
に設けられている。ｐ型チャネル半導体領域４１ｂは、
ｐ⁺型ゲート半導体部５２に隣接している。

【００３３】チャネル半導体部４２は、ｐ⁺型ゲート半
導体部５２とｐ⁺型ゲート半導体部５３との間に配置さ
れている。チャネル半導体部４２は、ｎ型チャネル半導
体領域４２ａとｐ型チャネル半導体領域４２ｂとを有す
る。ｎ型チャネル半導体領域４２ａは、第８の領域２ｈ
及びｎ型ドリフト半導体領域３４上に設けられている。
ｎ型チャネル半導体領域４２ａは、ｐ⁺型ゲート半導体
部５２に隣接している。ｐ型チャネル半導体領域４２ｂ
は、第９の領域２ｉ及びｐ型ドリフト半導体領域３５上
に設けられている。ｐ型チャネル半導体領域４２ｂは、
ｐ⁺型ゲート半導体部５３に隣接している。

【００３４】チャネル半導体部４３は、ｐ⁺型ゲート半
導体部５３と隣接して配置されている。チャネル半導体
部４３は、ｎ型チャネル半導体領域４３ａとｐ型チャネ
ル半導体領域４３ｂとを有する。ｎ型チャネル半導体領
域４３ａは、第１２の領域２ｌ及びｎ型ドリフト半導体
領域３６上に設けられている。ｎ型チャネル半導体領域
４３ａは、ｐ⁺型ゲート半導体部５３に隣接している。
ｐ型チャネル半導体領域４３ｂは、第１３の領域２ｍ及
びｐ型ドリフト半導体領域３７上に設けられている。

【００３５】チャネル半導体部４１，４２，４３は、共
に所定の軸方向（図１のｘ軸方向）に延びる。好適な実
施例では、チャネル半導体部４２，４３は、チャネル半
導体部４１と同一の形状を有する。ｎ型チャネル半導体
領域４１ａ，４２ａ，４３ａは、ドレイン半導体部２の
導電型と同一の導電型を有する。ｎ型チャネル半導体領
域４１ａ，４２ａ，４３ａのドーパント濃度は、後述の
ｐ⁺型ゲート半導体部のドーパント濃度より低い。ｐ型
チャネル半導体領域４１ｂ，４２ｂ，４３ｂは、ドレイ
ン半導体部２の導電型と逆導電型を有する。ｐ型チャネ
ル半導体領域４１ｂ，４２ｂ，４３ｂのドーパント濃度
は、後述のｐ⁺型ゲート半導体部のドーパント濃度より
低い。

【００３６】ｐ⁺型ゲート半導体部５１，５２，５３
は、チャネル半導体部４１，４２，４３と交互に配置さ
れている。ｐ⁺型ゲート半導体部５１，５２，５３の導
電型は、チャネル半導体部４１，４２，４３の導電型と
反対であるので、ｐ⁺型ゲート半導体部５１，５２，５
３とチャネル半導体部４１，４２，４３との界面には、
ｐｎ接合が形成される。また、ｐ⁺型ゲート半導体部５
１，５２は、チャネル半導体部４１に沿っており、この
チャネル半導体部の導電率を制御している。ｐ⁺型ゲー
ト半導体部５２，５３は、チャネル半導体部４２に沿っ
て延びており、このチャネル半導体部の導電率を制御し
ている。縦型ＪＦＥＴ１では、チャネル半導体部４１
は、ｐ⁺型ゲート半導体部５１とｐ⁺型ゲート半導体部５
２との間に配置されているので、チャネル半導体部４１
を流れるドレイン電流は、ｐ⁺型ゲート半導体部５１及
び５２によって制御できる。

【００３７】また、ｐ⁺型ゲート半導体部５１，５２，
５３上には、ゲート電極８１，８２，８３が設けられて
いる。ゲート電極は、コンタクト孔１２ａ〜１２ｃを介
して配線金属膜１３ａに接続されている。

【００３８】好適な実施例では、ｐ⁺型ゲート半導体部
５１，５２，５３は、ドーパントが添加されたＳｉＣ
（炭化珪素）により形成されている。このドーパントと
しては、周期律表第３族元素であるＢ（硼素）、Ａｌ
（アルミニウム）といったアクセプタ不純物が利用でき
る。

【００３９】ｎ⁺型ソース半導体部６１は、チャネル半
導体部４１上に設けられている。また、ｎ⁺型ソース半
導体部６２は、チャネル半導体部４２上に設けられてい
る。ｎ⁺型ソース半導体部６３は、チャネル半導体部４
３上に設けられている。

【００４０】ｎ⁺型ソース半導体部６１，６２，６３
は、ｎ⁺型ドレイン半導体部２の導電型と同一導電型を
有する。ｎ⁺型ソース半導体部６１，６２，６３は、チ
ャネル半導体部４１，４２，４３を介して、ｎ型ドリフ
ト半導体領域３２，３４，３６とそれぞれ接続されてい
る。また、ｎ⁺型ソース半導体部６１，６２，６３上に
は、ソース電極９１，９２，９３が設けられている。ソ
ース電極は、コンタクト孔１２ｄ〜１２ｆを介して配線
金属膜１３ｂに接続されている。

【００４１】図２（ａ）は、Ｖ_G＞Ｖ_Tにおける縦型ＪＦ
ＥＴのチャネル制御を示す模式図である。図２（ａ）に
示す様に、閾値電圧Ｖ_Tより高いゲート電圧Ｖ_Gが、ゲー
ト領域５１，５２に印加されている時には、各ゲート領
域とチャネル領域４１との界面近傍に形成される空乏層
（破線内側に示す領域）の幅は狭い。したがって、各ゲ
ート領域間にｎ型導電型の部分が存在する。その結果、
チャネル領域の抵抗が減り、多数キャリアである電子ｅ
は流れ易くなる。

【００４２】一方、図２（ｂ）は、Ｖ_G＜Ｖ_Tにおける縦
型ＪＦＥＴのチャネル制御を示す模式図である。図２
（ｂ）に示す様に、閾値電圧Ｖ_Tより低いゲート電圧Ｖ_G
が、ゲート領域５１，５２に印加されている時には、チ
ャネル領域４１には、空乏層（破線内側に示す領域）が
形成される。ゲート領域５１，５２の間隔が、Ｖ_G＜Ｖ_T
の時に延びる空乏層の幅以下であるので、チャネル領域
がほぼ空乏化されている。その結果、多数キャリアであ
る電子ｅは流れなくなる。

【００４３】図２（ａ）及び図２（ｂ）を参照して説明
したような縦型ＪＦＥＴにおいては、ゲート領域に印加
する電圧（ゲート電圧）を変化させることにより、一対
のゲート半導体部により空乏層の幅を調節してキャリア
の流量を制御する。これにより、ドレイン電流を制御す
る。

【００４４】（第２の実施の形態）次に、縦型ＪＦＥＴ
１の製造方法について説明する。図３（ａ）〜図３
（ｃ）、図４（ａ）、図４（ｂ）、図５（ａ）、図５
（ｂ）、図６（ａ）、図６（ｂ）、図７は、第２の実施
の形態に係る縦型ＪＦＥＴ１の製造工程の説明図であ
る。

【００４５】（半導体膜形成工程）まず、ｎ⁺型ＳｉＣ
半導体基板を準備する。基板のｎ型不純物濃度は、この
基板がドレイン半導体部として利用できる程度に高濃度
である。図３（ａ）に示す様に、ｎ⁺型ドレイン半導体
部２の表面にＳｉＣ膜３をエピタキシャル成長法により
形成する。５００Ｖ耐圧を想定した場合における好適な
実施例では、ＳｉＣ膜３の膜厚Ｔ１は、２．０μｍ以上
３．０μｍ以下である。ＳｉＣ膜３の導電型は、ｎ⁺型
ドレイン半導体部２の導電型と同一である。また、Ｓｉ
Ｃ膜３のドーパント濃度は、ｎ⁺型ドレイン半導体部２
のドーパント濃度よりも低い。５００Ｖ耐圧を想定した
場合の好適な実施例では、ＳｉＣ膜３のドーパント濃度
は、約２．７×１０¹⁷ｃｍ^-3である。後の製造工程にお
いて、このＳｉＣ膜３からは、ｎ型半導体層３２，３
４，３６が形成される。

【００４６】（ｐ型半導体領域形成工程）図３（ｂ）を
参照して、ｐ型半導体領域を形成する工程について説明
する。フォトレジスト製の所定形状のマスクＭ１を用い
て、ｎ型半導体層３上に形成された領域３１ａ，３１
ｃ，３１ｅ，３１ｇにドーパントＡ１を選択的にイオン
注入して、所定の深さを有するｐ型半導体領域３１１，
３３１，３５１，３７１を形成する。ｐ型半導体領域を
形成した後、マスクＭ１を除去する。

【００４７】（ドリフト半導体部形成工程）図３（ｃ）
を参照して、所望の厚さのドリフト半導体部を形成する
工程について説明する。すなわち、半導体膜形成工程と
ｐ型半導体領域形成工程とを交互に繰り返し、ｎ型半導
体領域とｐ型半導体領域とをｎ⁺型ドレイン半導体部２
上に形成する。その結果、所定の厚さＴ２（図３（ｃ）
のｚ軸方向）を有する半導体層３が形成される。

【００４８】（ソース領域形成工程）図３（ｃ）に示す
様に、半導体層３の表面に、エピタキシャル成長法によ
り、ｎ⁺型ソース層のためのＳｉＣ膜６を形成する。Ｓ
ｉＣ膜６の導電型は、ｎ⁺型ドレイン半導体部２の導電
型と同一である。また、ＳｉＣ膜６のドーパント濃度
は、半導体層３のドーパント濃度よりも高い。

【００４９】（ソース半導体部形成工程）図４（ａ）を
参照して、ソース半導体部を形成する工程について説明
する。フォトレジストが所定の軸方向（図中ｘ軸方向）
に伸びるストライプ状のパターンを有するマスクＭ２を
形成する。マスクＭ２を用いて、ｎ⁺型ソース層を選択
的にエッチングする。その結果、レジストパターンで覆
われたｎ⁺型ソース層の部分がエッチングされずに残
り、ｎ⁺型ソース半導体部６１，６２，６３となる。ソ
ース半導体部を形成した後、マスクＭ２を除去する。

【００５０】（ゲート半導体部形成工程）図４（ｂ）を
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクＭ３を用いて、半導体層３上に形成
された各領域３ａ，３ｂ，３ｃにドーパントＡ２を選択
的にイオン注入して、所定の深さを有するｐ⁺型ゲート
半導体部５１，５２，５３を形成する。ドーパント濃度
は、半導体層３のドーパント濃度よりも高い。ゲート半
導体部を形成した後、マスクＭ３を除去する。

【００５１】（熱酸化工程）図５（ａ）を参照して、縦
型ＪＦＥＴ１を熱酸化する工程について説明する。縦型
ＪＦＥＴ１に熱酸化処理を施す。熱酸化処理は、高温
（例えば約９００℃）でＳｉＣを酸化性雰囲気Ａ３に晒
すと、シリコンが酸素と化学反応してシリコン酸化膜
（ＳｉＯ₂）が形成される。その結果、縦型ＪＦＥＴ１
の表面には、酸化膜１０が形成される。これにより、各
半導体部の表面が酸化膜により覆われる。

【００５２】（開口部形成工程）図５（ｂ）を参照し
て、電極を形成するための開口部を形成する工程につい
て説明する。フォトレジストをマスクにして、酸化膜１
０を選択的にエッチングして、開口部を形成する。開口
部では、ｐ⁺型ゲート半導体部５１，５２，５３の表面
部分が露出している。露出部分がゲート電極用開口部５
１ａ〜５３ａとなる。また、ｎ⁺型ソース半導体部６
１，６２，６３の表面部分を露出している。露出部分が
ソース電極用開口部６１ａ〜６３ａとなる。開口部を形
成した後、マスクを除去する。

【００５３】（電極形成工程）図６（ａ）を参照して、
電極を形成する工程について説明する。縦型ＪＦＥＴ１
の表面に、例えばＮｉといった電極金属膜を堆積する。
次に、フォトレジストに所定の軸方向に伸びるストライ
プ状のパターンを形成する。このマスクを用いて、電極
金属膜を選択的にエッチングする。その結果、レジスト
パターンで覆われた電極金属膜の部分がエッチングされ
ずに残り、ゲート電極８１，８２，８３とソース電極９
１，９２，９３になる。電極を形成した後、マスクを除
去する。

【００５４】（絶縁膜形成工程）図６（ｂ）を参照し
て、絶縁膜を形成する工程について説明する。縦型ＪＦ
ＥＴ１の表面に、ＯＣＤ（Oxide Chemical Depositio
n）等により、ＳｉＯ₂といった絶縁膜１２を形成する。
絶縁膜１２にコンタクト孔１２ａ〜１２ｆを開口する。
これらのコンタクト孔１２ａ〜１２ｆは、ゲート電極８
１，８２，８３とソース電極９１，９２，９３に到達す
るように設けられている。

【００５５】（配線工程）図７を参照して、金属膜を配
線する工程について説明する。配線金属膜は、コンタク
ト孔１２ａ〜１２ｆを通って、ゲート電極８１，８２，
８３とソース電極９１，９２，９３に接触している。ま
た、ｎ⁺型ドレイン半導体部２の裏面に接触するように
ドレイン電極７を形成する。配線金属膜の材料として
は、低抵抗、微細加工の容易性、密着性の観点からアル
ミニウム（Ａｌ）やＡｌ合金が好適であるが、銅（Ｃ
ｕ）、タングステン（Ｗ）であってもよく、これらに限
定されない。そして、高温（例えば４５０℃）の窒素、
アルゴン等の不活性ガス雰囲気中で熱処理することによ
り、半導体と金属間の接触障壁を低くされたオーミック
コンタクトが形成される。

【００５６】以上説明した工程により、第１の実施の形
態に示された縦型ＪＦＥＴ１が完成した。縦型ＪＦＥＴ
１は、ｐ⁺型ゲート半導体部５１，５２，５３の間にチ
ャネル半導体部４１，４２，４３を有する。この構造に
よれば、チャネルの方向が縦方向である。したがって、
デバイスの総断面積に対するチャネルの断面積の割合を
大きくできる。

【００５７】また、ノーマリオフ型のＪＦＥＴを実現す
るためには、チャネル幅Ｗ１〜Ｗ２（図中ｙ軸方向）を
ゼロバイアス時の空乏層の幅以下にしなければならな
い。そこで、縦型ＪＦＥＴ１では、複数のチャネル半導
体部を形成することにより、チャネル半導体部単位当た
りのチャネル幅を抑えつつ、素子全体としてドレイン電
流を増やす構造とした。この様な構造を採ることによ
り、ノーマリオフ型と低オン抵抗化を両立した縦型ＪＦ
ＥＴを実現できる。

【００５８】また、本実施の形態では、ドレイン、ソー
ス、ゲートの半導体部をＳｉＣにより形成した。ＳｉＣ
は、Ｓｉ（珪素）やＧａＡｓ（ガリウム砒素）といった
半導体に比べて以下の点において優位である。すなわ
ち、高融点且つバンドギャップ（禁制帯幅）が大きいの
で、素子の高温動作が容易になる。また、絶縁破壊電界
が大きいので高耐圧化が可能となる。更には、熱伝導率
が高いので大電流・低損失化が容易になるといった利点
がある。

【００５９】本実施の形態における縦型ＪＦＥＴ１によ
れば、ドリフト半導体部は、導電型の異なる複数の半導
体領域により構成されている。この様な構造を有するド
リフト半導体部は、高ドレイン電圧が印加されていると
きに、ドリフト半導体部の全体が十分に空乏化されてい
る。したがって、ドリフト半導体部における電界の最大
値が低くなる。故に、ドリフト領域の厚さを薄くでき
る。このため、オン抵抗が小さくなる。

【００６０】ｐ型ドリフト半導体領域３１，３３，３
５，３７とｎ型ドリフト半導体領域３２，３４，３６の
ドーパント濃度は、ほぼ同一であることが好ましい。５
００Ｖ耐圧を想定した場合における好適な実施例では、
ｐ型半導体領域３１，３３，３５，３７及びｎ型半導体
領域３２，３４，３６のドーパント濃度は、約２．７×
１０¹⁷ｃｍ^-3である。また、５００Ｖ耐圧を想定した場
合における好適な実施例では、ｐ型半導体領域３１，３
３，３５，３７及びｎ型半導体領域３２，３４，３６の
幅（図中ｙ軸方向）は０．５μｍ程度である。これによ
り、ｐ型半導体領域の全体が空乏化したときにｎ型半導
体領域も全体が空乏化する。したがって、電界の集中が
緩和される。

【００６１】第２の実施の形態における縦型ＪＦＥＴ１
の製造方法によれば、ｐ型ドリフト半導体領域を形成す
る際にドーパントを注入する。ＳｉＣ中におけるドーパ
ントの拡散係数は、Ｓｉ中におけるドーパントの拡散係
数に比べて低いので、ｐ型ドリフト半導体領域をＳｉに
より形成する場合に比べてｐ型ドリフト半導体領域の幅
Ｗ３〜Ｗ６（図７中ｙ軸方向）を小さくできる。

【００６２】（第３の実施の形態）本実施の形態は、縦
型ＪＦＥＴ１のソース半導体部形成工程及びゲート半導
体部形成工程において、第２の実施の形態と異なる製造
方法に関する。すなわち、第２の実施の形態では、イオ
ン注入法によりゲート半導体部を形成したが、本実施の
形態では、以下に示す工程を経てゲート半導体部を形成
する。なお、ソース半導体部形成工程及びゲート半導体
部形成工程以外の工程に関しては、第２の実施の形態と
同様であるので、各構成部分には同一の符合を付しその
説明と図示は省略する。

【００６３】（ソース半導体部形成工程）図８（ａ）を
参照して、ソース半導体部を形成する工程について説明
する。フォトレジストが所定の軸方向（図中ｘ軸方向）
に伸びるストライプ状のパターンを有するマスクＭ４を
形成する。マスクＭ４を用いて、ｎ⁺型ソース層を選択
的にエッチングする。その結果、レジストパターンで覆
われたｎ⁺型ソース層の部分がエッチングされずに残
り、ｎ⁺型ソース半導体部６１，６２，６３となる。本
実施の形態では、ゲート半導体部を形成するための領域
を得るために、第２の実施の形態よりも深くエッチング
する。ソース半導体部を形成した後、マスクＭ４を除去
する。

【００６４】（ゲート半導体部形成工程）図８（ｂ）を
参照して、ゲート半導体部を形成する工程について説明
する。所定のマスクを用いて、ｎ型半導体層３の表面上
の領域３ｄ，３ｅ，３ｆに、ポリシリコン膜５１，５
２，５３を形成する。ポリシリコン膜は、化学気相成長
法を用いて、例えば、ＳｉＨ₄（シラン）を熱分解する
ことにより成長される。ポリシリコン膜の導電型は、ｎ
⁺型ドレイン半導体部２と逆導電型である。また、ポリ
シリコン膜のドーパント濃度は、ｎ型半導体層３のドー
パント濃度よりも高い。

【００６５】第３の実施の形態に示した製造方法によれ
ば、チャネル半導体部とゲート半導体部とをヘテロ接合
で形成することができる。

【００６６】（第４の実施の形態）ソース半導体部は、
これまでの実施の形態に示された形状に限定されない。
図９（ａ）は、第１の実施の形態における縦型ＪＦＥＴ
１のｎ⁺型ソース半導体部の形状を示す部分拡大図であ
る。ｎ⁺型ソース半導体部６１は、図９（ａ）に示す様
に、チャネル半導体領域４１２ａ，４１２ｂ上に配置さ
れている。

【００６７】これに対して、図９（ｂ）は、第４の実施
の形態における縦型ＪＦＥＴのｎ⁺型ソース半導体部を
示す部分拡大図である。本実施の形態における縦型ＪＦ
ＥＴでは、ｎ⁺型ソース半導体部６１は、図９（ｂ）に
示す様に、チャネル半導体領域４１２ａ上に配置されて
いる。

【００６８】また、これら何れの実施の形態に係る縦型
ＪＦＥＴにおいても、チャネル半導体部は、第１の領域
４１１ａ，４１１ｂと第２の領域４１２ａ，４１２ｂと
に分けられる。第１の領域４１１ａ，４１１ｂは、ｐ⁺
型ゲート半導体部５１とｐ⁺型ゲート半導体部５２との
両方に挟まれている。第２の領域４１２ａ，４１２ｂ
は、ｐ⁺型ゲート半導体部５１とｐ⁺型ゲート半導体部５
２とに挟まれることがないように、第１の領域４１１
ａ，４１１ｂ上に位置している。第２の領域４１２ａ，
４１２ｂを形成することにより、チャネル領域をｎ⁺型
ソース半導体部６１から離すことができる。これによ
り、ゲートとソース間の耐圧が向上される。また、チャ
ネル半導体部とｎ⁺型ソース半導体部６１との距離は、
電流方向（図９（ａ）のｚ軸方向）にとられるので、距
離をとっても、縦型ＪＦＥＴ１のチップサイズは大きく
ならない。

【００６９】なお、本発明に係る縦型ＪＦＥＴ１及びそ
の製造方法は、上記実施の形態に記載の態様に限定され
るものではなく、他の条件等に応じて種々の変形態様を
とることが可能である。例えば、上記各実施の形態で
は、ドナー不純物を含むｎ型半導体によりチャネル領域
を形成する例について説明したが、チャネル領域がｐ型
半導体により形成されたＪＦＥＴにも本発明を適用可能
である。但し、この場合には、電流方向や印加するゲー
ト電圧の極性が逆になる。

【００７０】また、ドリフト半導体部以外の半導体部の
ドーパント濃度や厚さは、縦型ＪＦＥＴをノーマリオフ
型とするか否かやデバイス全体としての電流容量によっ
て定まるものである。したがって、本発明の目的である
高耐圧の縦型ＪＦＥＴを実現する上で直接関わることで
はないが、好適な実施例では、チャネル長（図中ｘ軸方
向）はチャネル幅（図中ｙ軸方向）の１５倍以上２０倍
以下である。

【００７１】

【発明の効果】本発明によれば、ドレイン耐圧を維持し
つつオン抵抗を低減できる縦型接合型電界効果トランジ
スタ、及び縦型接合型電界効果トランジスタの製造方法
を提供することができる。

【図面の簡単な説明】

【図１】図１は、第１の実施の形態における縦型ＪＦＥ
Ｔの斜視図である。

【図２】図２（ａ）は、Ｖ_G＞Ｖ_Tにおける縦型ＪＦＥＴ
のチャネル制御を示す模式図である。図２（ｂ）は、Ｖ
_G＜Ｖ_Tにおける縦型ＪＦＥＴのチャネル制御を示す模式
図である。

【図３】図３（ａ）は、ドリフト領域形成工程における
縦型ＪＦＥＴの斜視図である。図３（ｂ）は、ｐ型半導
体領域形成工程における縦型ＪＦＥＴの斜視図である。
図３（ｃ）は、ソース領域形成工程における縦型ＪＦＥ
Ｔの斜視図である。

【図４】図４（ａ）は、ソース半導体部形成工程におけ
る縦型ＪＦＥＴの斜視図である。図４（ｂ）は、ゲート
半導体部形成工程における縦型ＪＦＥＴの斜視図であ
る。

【図５】図５（ａ）は、酸化膜形成工程における縦型Ｊ
ＦＥＴの斜視図である。図５（ｂ）は、電極領域形成工
程における縦型ＪＦＥＴの斜視図である。

【図６】図６（ａ）は、電極形成工程における縦型ＪＦ
ＥＴの斜視図である。図６（ｂ）は、絶縁膜形成工程に
おける縦型ＪＦＥＴの斜視図である。

【図７】図７は、配線工程における縦型ＪＦＥＴの斜視
図である。

【図８】図８（ａ）は、ゲート領域形成工程における縦
型ＪＦＥＴの斜視図である。図８（ｂ）は、ゲート半導
体部形成工程における縦型ＪＦＥＴの斜視図である。

【図９】図９（ａ）は、第４の実施の形態に係る縦型Ｊ
ＦＥＴの部分拡大図である。図９（ｂ）は、別の形態を
示す縦型ＪＦＥＴの部分拡大図である。

【符号の説明】

１…縦型ＪＦＥＴ、２…ｎ⁺型ドレイン半導体部、３
１，３３，３５，３７…ｐ型ドリフト半導体領域、３
２，３４，３６…ｎ型ドリフト半導体領域、４１，４
２，４３…チャネル半導体部、５１，５２，５３…ｐ⁺
型ゲート半導体部、６１，６２，６３…ｎ⁺型ソース半
導体部、７…ドレイン電極、８１，８２，８３…ゲート
電極、９１，９２，９３…ソース電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者 弘津 研一 大阪府大阪市此花区島屋一丁目１番３号 住友電気工業株式会社大阪製作所内 (72)発明者 初川 聡 大阪府大阪市此花区島屋一丁目１番３号 住友電気工業株式会社大阪製作所内 (72)発明者 星野 孝志 大阪府大阪市此花区島屋一丁目１番３号 住友電気工業株式会社大阪製作所内 (72)発明者 松波 弘之 京都府八幡市西山足立１−９ (72)発明者 木本 恒暢 京都府京都市伏見区桃山町松平筑前１−39 −605 Ｆターム(参考） 5F102 FA01 FA02 FB01 GB02 GC08 GD04 GJ02 GL02 GS07 GV07 HC01 HC02 HC07 HC15

Claims (14)

【特許請求の範囲】
1. 【請求項１】 主面を有し第１導電型のドレイン半導体
   部と、 前記ドレイン半導体部の主面上に設けられ、複数の第１
   導電型半導体領域及び第２導電型半導体領域並びにこれ
   らの半導体領域により形成され前記主面に交差する面に
   沿って延びる複数のｐｎ接合を有するｐｎ半導体部と、 前記ｐｎ半導体部の複数のｐｎ接合が、前記ｐｎ半導体
   部の表面に現れる接合線のうちの一つおきの接合線上に
   設けられた複数の凹部と、 隣接する凹部の間に位置するチャネル半導体領域の導電
   率を制御するように各凹部に設けられたゲート半導体部
   と、 前記チャネル半導体領域上に設けられたソース半導体部
   とを備え、 前記チャネル半導体領域は、前記ドレイン半導体部と前
   記ソース半導体部との間に位置し、 前記複数のｐｎ接合のうちの少なくとも一つのｐｎ接合
   は、前記ソース半導体部と前記ドレイン半導体部との間
   に位置する、縦型接合型電界効果トランジスタ。
2. 【請求項２】 主面を有するドレイン半導体部と、 前記ドレイン半導体部の主面上に設けられ、複数の第１
   導電型半導体領域及び第２導電型半導体領域、これらの
   半導体領域により形成され前記主面に交差する面に沿っ
   て延びる複数のｐｎ接合並びに前記複数のｐｎ接合のう
   ちの少なくとも一つのｐｎ接合を含むように延びる突起
   部を有するｐｎ半導体部と、 前記突起部の導電率を制御するように前記突起部の両側
   に設けられたゲート半導体部と、 前記突起部上に設けられたソース半導体部とを備える、
   縦型接合型電界効果トランジスタ。
3. 【請求項３】 その主面に順に設けられた第１〜第４の
   領域を有する第１導電型のドレイン半導体部と、 前記第１及び第２の領域上に設けられた第１導電型半導
   体領域並びに前記第３及び第４の領域上に設けられた第
   ２導電型半導体領域を有するドリフト半導体部と、 前記第１の領域及び前記ドリフト半導体部上に設けられ
   た第１のゲート半導体部と、 前記第４の領域及び前記ドリフト半導体部上に設けられ
   た第２のゲート半導体部と、 前記第２の領域、前記第３の領域、及び前記ドリフト半
   導体部上にあり、前記第１のゲート半導体部と前記第２
   のゲート半導体部との間に設けられたチャネル半導体部
   と、 前記チャネル半導体部上に設けられたソース半導体部と
   を備える、縦型接合型電界効果トランジスタ。
4. 【請求項４】 前記チャネル半導体部は、前記第２の領
   域及び前記ドリフト半導体部上に設けられた第１導電型
   半導体領域並びに前記第３の領域及び前記ドリフト半導
   体部上に設けられた第２導電型半導体領域を有する、請
   求項３に記載の縦型接合型電界効果トランジスタ。
5. 【請求項５】 前記ソース半導体部は、前記第１導電型
   半導体領域上に設けられている、請求項４に記載の縦型
   接合型電界効果トランジスタ。
6. 【請求項６】 前記ゲート半導体部は、所定の方向に延
   びる、請求項１〜５の何れか一項に記載の縦型接合型電
   界効果トランジスタ。
7. 【請求項７】 前記ゲート半導体部の間に位置する第１
   導電型領域の幅は、当該縦型接合型電界効果トランジス
   タがノーマリオフ特性を示すように決定されている、請
   求項１〜６の何れか一項に記載の縦型接合型電界効果ト
   ランジスタ。
8. 【請求項８】 前記チャネル半導体部は、第１の部分と
   第２の部分に更に分けられ、 前記第１の部分は、前記第１のゲート半導体部と前記第
   ２のゲート半導体部との両方に挟まれており、 前記第２の部分は、前記第１のゲート半導体部と前記第
   ２のゲート半導体部とに挟まれることがないように、前
   記第１の部分上に位置する、請求項３〜５の何れか一項
   に記載の縦型接合型電界効果トランジスタ。
9. 【請求項９】 前記第１導電型半導体領域と前記第２導
   電型半導体領域のドーパント濃度及び幅は、一方の半導
   体領域の全体が空乏化したときに、他方の半導体領域も
   全体が空乏化しているように決定されている、請求項１
   〜８の何れか一項に記載の縦型接合型電界効果トランジ
   スタ。
10. 【請求項１０】 前記ドレイン半導体部、及び前記ｐｎ
    半導体部は、ＳｉＣにより形成される、請求項１〜９の
    何れか一項に記載の縦型接合型電界効果トランジスタ。
11. 【請求項１１】 前記ゲート半導体部と前記チャネル半
    導体部との接合は、ヘテロ接合である、請求項３〜５の
    何れか一項に記載の縦型接合型電界効果トランジスタ。
12. 【請求項１２】 第１導電型の基板上に、該基板の主面
    と交差する方向に延びる面に沿って第１導電型の半導体
    領域と第２導電型の半導体領域とが接合するように交互
    に配列された半導体部を形成する工程と、 第１導電型のソース半導体膜を前記半導体部上に形成す
    る工程と、 前記半導体部が露出するように前記ソース半導体膜の一
    部をエッチングして、ソース半導体部を形成する工程
    と、 前記第１導電型の半導体領域と前記第２導電型の半導体
    領域との接合を挟むように第２導電型のゲート半導体部
    を前記半導体部中に形成する工程とを含む縦型接合型電
    界効果トランジスタの製造方法。
13. 【請求項１３】 前記半導体部は、複数の半導体膜を成
    膜する工程を繰り返して形成される、請求項１２に記載
    の縦型接合型電界効果トランジスタの製造方法。
14. 【請求項１４】 前記半導体部、前記ドレイン半導体
    部、及び前記ゲート半導体部は、ＳｉＣを含む、請求項
    １２又は１３に記載の縦型接合型電界効果トランジスタ
    の製造方法。