JP3975992B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関するものである。

本発明の背景となる従来技術として、一般に知られている炭化珪素を材料としたＭＯＳＦＥＴ、例えば下記特許文献がある。
この特許文献に記載されたＭＯＳＦＥＴにおいては、Ｎ^＋型の炭化珪素基板領域上にＮ⁻型のドレイン領域が形成されている。そしてドレイン領域の表層部には、Ｐ型のウェル領域（ベース領域）、及びＮ^＋型のソース領域が形成されている。また、ドレイン領域の上にはゲート絶縁膜を介してゲート電極が配置されている。ウェル領域及びソース領域に接するようにソース電極が形成されるとともに、炭化珪素基板領域の裏面にはドレイン電極が形成されている。
次に、このＭＯＳＦＥＴの動作について説明する。例えば、ソース電極を接地し、ドレイン電極に正電位を印加した状態で、ゲート電極に接地もしくは負電位を印加した場合、ドレイン領域とウェル領域が逆バイアス状態となるため、この素子は遮断状態となる。つぎに、ゲート電極に適当な正電位を印加すると、ゲート電極に対向したベース領域界面に反転型のチャネル領域が形成される。すると、ソース領域からチャネル領域を通ってドレイン領域に電子流が流れるため、ドレイン電極からソース電極に電流が流れる。このように、従来構造はスイッチング機能を有している。

特開平１０−２３３５０３号公報

しかしながら、上記のような炭化珪素を材料としたＭＯＳＦＥＴでは、反転型のチャネル領域が形成されるゲート絶縁膜直下のウェル領域界面に不完全な結晶構造、すなわち多量の界面準位が存在するため、これらが電子トラップとして働いてしまう。このことから、チャネル移動度を高めることが難しい。
また、ドレイン電極に高電圧が印加されると、ドレイン領域だけでなくウェル領域にも電界が広がり空乏化するのであるが、ドレイン領域とソース領域がパンチスルーするのを防止するため、ウェル領域は所定の厚みが必要となる。つまり、反転型のチャネル領域が形成されるゲート絶縁膜直下のウェル領域の長さ、すなわちチャネル長を所定以上短くすることもできない。
このことから、従来のＭＯＳＦＥＴにおいては、反転型のチャネル領域の抵抗、結果的にはオン抵抗を低減するにも限界があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、チャネル領域部の抵抗を低減できるノーマリオフの電圧駆動型の高耐圧電界効果トランジスタを提供することを目的とする。

上記課題を解決するために、本発明は、第一導電型の半導体基体からなるドレイン領域と、前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域からなるソース領域と、前記ソース領域と前記半導体基体とのヘテロ接合部にゲート絶縁膜を介して接するゲート電極と、前記ソース領域とオーミック接続する低抵抗領域と、前記低抵抗領域を介して前記ソース領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有するという構成になっている。

本発明によれば、チャネル領域部の抵抗、つまりオン抵抗を低減することができる。

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ^＋型である基板領域１上にＮ⁻型のドレイン領域２が形成され、ドレイン領域２の基板領域１との接合面に対向する主面に接するように、例えばＮ⁻型の多結晶シリコンからなるソース領域３が形成されている。つまり、ドレイン領域２とソース領域３の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ソース領域３のドレイン領域２との接合面に対向する対面には、例えばコバルトシリサイドからなる低抵抗領域４が形成されている。また、低抵抗領域４とソース領域３の接合面及びソース領域３とドレイン領域２との接合面に共に接するように、例えばシリコン酸化膜から成るゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が、ソース領域３には低抵抗領域４を介してソース電極７が、炭化珪素基板領域１にはドレイン電極８が接続するように形成されている。
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部にトレンチ（溝）１６を形成して、そのトレンチ１６中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、図２に示すように、ドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。

次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図３（ａ）から図４（ｄ）を用いて説明する。
まず、図３（ａ）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積した後、例えばＰＯＣｌ_３雰囲気中にてリンドーピングを行い、Ｎ⁻型のソース領域３を形成する。このとき、例えばドレイン領域２の不純物濃度及び厚さは１×１０^１６ｃｍ^−３、１０μｍ、ソース領域３の不純物濃度及び厚さは１×１０^１６ｃｍ^−３、０．５μｍである。
次に、図３（ｂ）に示すように、ソース領域３上にコバルトを蒸着し、さらに熱処理を加えることで、多結晶シリコンとコバルトを反応させて合金化し、コバルトシリサイドからなる低抵抗領域４を形成する。
次に、図４（ｃ）に示すように、低抵抗領域４上に酸化膜を堆積し、フォトリソグラフィとエッチングにより酸化膜からなるマスク材１５を形成する。そして、反応性イオンエッチングにより、マスク材１５をマスクとして低抵抗領域４をエッチングすると同時にソース領域３とドレイン領域２の表層部をエッチングし、所定の深さを有するトレンチ１６を形成する。
最後に、図４（ｄ）に示すように、例えば、フッ化水素酸水溶液によりマスク材１５を除去した後、低抵抗領域４の上面並びにトレンチ１６の内壁に沿って、ゲート絶縁膜（ゲート酸化膜）５を堆積する。その後、裏面側に相当する基板領域１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成する。また、表面側に相当するソース領域３には、反応性イオンエッチングによりゲート絶縁膜５の所定の位置にコンタクトホールを開孔し、低抵抗領域４の上面にチタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。
すなわち、本実施の形態の半導体装置の製造方法では、半導体基体の一主面側にソ−ス領域３を積層する工程（１）と、ソ−ス領域３に接するように低抵抗領域４を積層する工程（２）と、低抵抗領域４とソ−ス領域３を同一のマスクパターンを用いて選択的にエッチングする工程（３）と、低抵抗領域４、ソ−ス領域３並びに半導体基体に接するようにゲート酸化膜５を形成する工程（４）を少なくとも含む。
このような構成により、本実施の形態の半導体装置を従来からある製造技術で容易に実現することが可能である。

次に動作を説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位とした場合、遮断状態を保持する。すなわち、ソース領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。以下に図５から図９を用いて、多結晶シリコンと炭化珪素とのヘテロ接合の特性を詳細に説明する。
図５から図９は半導体のエネルギーバンド構造を示す図である。各図中、左側にはソース領域３に対応するＮ⁻型シリコンのエネルギーバンド構造を、右側にはドレイン領域２に対応する４ＨタイプのＮ⁻型炭化珪素のエネルギーバンド構造を示している。なお、本実施の形態においてはソース領域３が多結晶シリコンから成る場合を説明しているが、図５から図９ではシリコンのエネルギーバンド構造を用いて説明する。また、本説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。

図５はシリコン及び炭化珪素の両者が接触していない状態を示している。図５中シリコンの電子親和力をχ１、仕事関数（真空準位からフェルミ準位までのエネルギー）をφ１、フェルミエネルギー（伝導帯からフェルミ準位までのエネルギー）をδ１、バンドギャップをＥ_Ｇ１としている。同様に、炭化珪素の電子親和力をχ２、仕事関数をφ２、フェルミエネルギーをδ２、バンドギャップをＥ_Ｇ２とする。図５に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔＥｃが存在し、その関係は式（１）のように示すことができる。
ΔＥｃ＝χ１−χ２ …（１）
また、図６はシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造である。シリコン及び炭化珪素の両者を接触後も、エネルギー障壁ΔＥｃは接触前と同様に存在するため、シリコン側の接合界面には幅Ｗ１の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅Ｗ２の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をＶＤ、シリコン側の拡散電位成分をＶ１、炭化珪素側の拡散電位成分をＶ２とすると、ＶＤは両者のフェルミ準位のエネルギー差であるから、その関係は式（２）から式（４）のように示される。
ＶＤ＝（δ１＋ΔＥｃ−δ２）／ｑ …（２）
ＶＤ＝Ｖ_１＋Ｖ_２ …（３）
Ｗ２＝｛（（２・ε０・ε２・Ｖ２）／（ｑ・Ｎ２））｝^１／２ …（４）
ここでε０は真空中の誘電率、ε２は炭化珪素の比誘電率、Ｎ２は炭化珪素のイオン化不純物濃度を表す。なおこれらの式は、バンド不連続のモデルとしてＡｎｄｅｒｓｏｎの電子親和力に基づいており、理想的状態でさらに歪みの効果は考慮していない。

上記に基づき、図１に示す本実施の形態について、ゲート絶縁膜５を介してゲート電極６に接しているソース領域３とドレイン領域２の接合界面におけるエネルギーバンド構造を図７から図９に例示してみると、ゲート電極６、ソース電極７、ドレイン電極８のどの電極にも電圧を印加しない所謂熱平衡状態においては図７に、ゲート電極６並びにソース電極７を共に接地電位とし、かつドレイン電極８にしかるべき正電位を印加した場合は図８になると考えられる。図８に示すように、ヘテロ接合界面のドレイン領域２側には印加したドレイン電位に応じて空乏層が拡がる。それに対し、ソース領域３側に存在する伝導電子はエネルギー障壁ΔＥｃを越えることができず、その接合界面には伝導電子が蓄積するため、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、ソース領域３側ではドレイン電界がシールドされることになる。このため、ソース領域３を形成する多結晶シリコンの厚みが例えば２０ｎｍ程度と非常に薄い構造でも、遮断状態を維持する（耐圧を保持する）ことが可能である。そして、ソース領域３の電子密度が小さい導電型もしくは不純物濃度とすることで、より高い遮断性能を実現することが可能となる。

次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介してソース領域３とドレイン領域２が接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６近傍のソース領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６近傍のソース領域３とドレイン領域２の接合界面におけるエネルギーバンド構造は図９の実線で示すように変化し、破線で示したオフ時のエネルギーバンド構造に比べ、ソース領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、ソース領域３とソース電極７を低抵抗領域４で接続しているため、ソース電極７から伝導電子は低抵抗でゲート電極６近傍のゲート電界によって伝導電子が蓄積しているソース領域３へと供給される。このことから、それまでエネルギー障壁によって遮断されていた伝導電子は、ソース電極６から低抵抗領域４並びにゲート絶縁膜５に接したソース領域３を通ってドレイン領域２へと流れ、つまり導通状態となる。
このように、遮断時においては、電子密度が低く比較的遮断性能が高いＮ⁻型のソース領域３を用いながらも、導通時においては、ゲート電極６近傍のゲート電界によって伝導電子が蓄積するソース領域３まで低抵抗の低抵抗領域４を介してソース電極７と接続されているため、低抵抗領域４を介さず直接ソース領域３とソース電極７が接続される場合に比べて、より一層低い抵抗で導通させることが可能となる。特に、低抵抗領域４の比抵抗を少なくともドレイン領域２の比抵抗よりも小さくすることで、その効果が有効に機能するようになる。
次に導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、ソース領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ソース領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子が基板領域１に流れ枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。

また、本実施の形態においては、前述の従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極７並びにゲート電極６を接地電位とし、ドレイン電極８に図６に示す（ｑＶ_１＋ｑＶ_２）以上の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側からソース領域３側に伝導電子が流れ、逆導通状態となる。このとき、本実施の形態においては、従来構造とは異なり、正孔の注入はなく伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失を低減することができる。
なお、上述したゲート電極６を接地にせずに制御電極として使用した場合は、やはり従来構造と同様、ドレイン電極８に（ｑＶ_１＋ｑＶ_２）以下の電位が印加されただけで逆導通が可能となる。

上述したとおり、本実施の形態は図１に示す構成で前述の従来構造と同様の動作を実現することができ、しかも従来構造と比べた時、以下のような特徴を有する。
本実施の形態の半導体装置は、第一導電型の半導体基体からなるドレイン領域２と、この半導体基体の一主面に接して該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域からなるソース領域３と、ソース領域３と半導体基体とのヘテロ接合部にゲート絶縁膜５を介して接するゲート電極６と、ソース領域３とオーミック接続する低抵抗領域４と、この低抵抗領域４を介してソース領域３と接続されたソース電極７と、半導体基体とオーミック接続されたドレイン電極８とを有する。
前述のように遮断時においては、半導体基体と第一のヘテロ半導体領域とのヘテロ接合部にはエネルギー障壁が存在するため、ドレイン電極８とソース電極７との間には電流が流れない。また、導通時においては、ゲート電極６に対向した半導体基体と第一のヘテロ半導体領域とのヘテロ接合部のエネルギー障壁がゲート電界によって低下し、多数キャリアが流れるようになる。つまり、ドレイン電極８とソース電極７との間には電流が流れる。このように、電流の遮断・導通の制御をドレイン領域２とソース領域３とのヘテロ接合部で行うため、いわゆるチャネル長に相当する遮断状態を維持するのに必要なヘテロ接合境界領域の厚みを小さくすることができ、チャネル抵抗、つまりオン抵抗を低減することができる。
また、素子製造時に半導体基体への伝導度制御を必要としないため、その製造工程が簡便であるとともに、高温アニール等で生じる表面荒れ等の問題も回避でき、さらにオン抵抗の向上が期待できる。
さらに加えて、遮断時においては電子密度が低く、比較的遮断性能が高いＮ⁻型のソース領域３を用いながらも、ソース領域３のゲート対向部がソース電極７と低抵抗領域４を介してオーミック接続されているため、遮断時においては、電子密度が低く、比較的遮断性能が高いＮ⁻型のソース領域３を用いながらも、ソース電極７とソース領域３のゲート対向部との間の抵抗が小さくなるため、さらにオン抵抗を低減することができる。この際、低抵抗領域４の比抵抗が少なくともドレイン領域２に比べて小さくすることで、オン抵抗低減効果を有効にもたらすことができる。
さらに、逆導通時においては、ドレイン領域２には従来素子のように少数キャリアである正孔が注入されないため、逆回復時の逆回復電流の発生を抑えることができる。
また、本実施の形態（図２の構成を除く）では、半導体基体の一主面に所定の間隔でトレンチ１６を有し、トレンチ１６の側壁表層部の近傍において、半導体基体と、第一のヘテロ半導体領域と、ゲート絶縁膜５を介したゲート電極６とが互いに接している。これにより、集積化が容易であると共に、導通時におけるゲート電極６からのゲート電界が、半導体基体と第一のヘテロ半導体領域とのヘテロ接合部に効率よく伸びるため、ヘテロ接合部のエネルギー障壁はより低下しやすくなり、さらにオン抵抗を低減できる。

（実施の形態２）
図１０は本発明による半導体装置の第２の実施の形態を示している。図１０は第１の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図１０に示すように本実施の形態の特長は、半導体基体並びに第一のヘテロ半導体領域であるソース領域３に接して、半導体基体とはバンドギャップが異なる第二のヘテロ半導体領域である耐圧保持領域９を有し、耐圧保持領域９と半導体基体との接合部の耐圧が、少なくともソース領域３と半導体基体との接合部の耐圧よりも同等以上となるように構成されている。つまり、図１に示したソース領域３の一部分を、例えばＰ^＋型の多結晶シリコンからなる耐圧保持領域９に変更している点である。つまり、ドレイン領域２並びにソース領域３に接するように、Ｐ^＋型の多結晶シリコンからなる耐圧保持領域９を形成している。これは、電子密度の低いＰ^＋型の耐圧保持領域９とドレイン領域２でヘテロ接合部を形成することにより、ドレイン領域２とソース領域３とのヘテロ接合部よりも、遮断時の漏れ電流を低減し、より高い耐圧を得ることが可能となる。
このことから、本実施の形態においては、第一の実施形態で示したオン抵抗低減効果を維持したまま、より高い遮断性を得ることができる。
さらに本実施の形態では、ソース領域３が第一導電型で形成されており、耐圧保持領域９が第二導電型で形成されている。これにより本発明による効果を容易に実現できる。なお、ソース領域３と耐圧保持領域９を第一導電型で形成し、ソース領域３の不純物濃度を耐圧保持領域９の不純物濃度と比べて同等以上としてもよい。これにより本発明による効果を容易に実現できるが、耐圧向上効果は本実施の形態の構成の方が高い。また、耐圧保持領域９がソース領域３と同等の半導体材料からなるので、製造工程を簡略化できる。

（実施の形態３）
図１１は本発明による半導体装置の第３の実施の形態を示している。図１１は第２の実施の形態の図１０に対応した断面図である。本実施の形態においては、図１０と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図１１に示すように本実施の形態においては、ソース領域３を高い導通特性が得られるＮ^＋型とし、さらに、図１０で示した例えばコバルトシリサイドからなる低抵抗領域４の代わりに、ソース領域３と同一材料のＮ^＋型多結晶シリコンからなる低抵抗領域１１が形成されている。この構成により製造工程を簡略化できる。さらに、低抵抗領域１１と耐圧保持領域９との間には層間分離膜１０が形成されている。なお、図１１においては、層間分離膜１０と耐圧保持領域９の端部の位置が一致している場合を例示しているが、層間分離膜１０の方が大きくても小さくてもかまわない。すなわち、低抵抗領域１１と、ソース領域３もしくは耐圧保持領域９の少なくともいずれかとの間に層間分離膜１０を有する構成であればよい。

次に、図１１に示した本発明の第３の実施の形態による炭化珪素半導体装置の製造方法を、図１２（ａ）から図１３（ｅ）を用いて説明する。
まず、図１２（ａ）に示すように、Ｎ^＋型の基板領域１の上にＮ⁻型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積した後、例えばＢＢｒ_３雰囲気中にてボロンドーピングを行い、Ｐ^＋型の耐圧保持領域９を形成する。このとき、例えばドレイン領域２の不純物濃度及び厚さは１×１０^１６ｃｍ^−３、１０μｍ、耐圧保持領域９の不純物濃度及び厚さは１×１０^１８ｃｍ^−３、０．２μｍである。
次に、図１２（ｂ）に示すように、耐圧保持領域９に酸化膜を堆積し、フォトリソグラフィとエッチングにより層間分離膜１０を形成する。
次に、図１２（ｃ）に示すように、耐圧保持領域９並びに層間分離膜１０上に低抵抗領域１１となる多結晶シリコンを再び堆積する。
次に、図１３（ｄ）に示すように、低抵抗領域１１上に酸化膜を堆積し、フォトリソグラフィとエッチングによりマスク材（図示省略）を形成する。そして、反応性イオンエッチングにより、低抵抗領域１１をエッチングすると同時にソース領域３とドレイン領域２の表層部をエッチングし、所定の深さを有するトレンチ１６を形成する。フッ化水素酸水溶液によりマスク材を除去した後、例えばＰＯＣｌ_３雰囲気中にてリンドーピングを行い、Ｎ^＋型のソース領域３並びに低抵抗領域１１を形成する。このとき、例えば低抵抗領域１１の不純物濃度及び厚さは５×１０^１９ｃｍ^−３、０．５μｍである。
最後に、図１３（ｅ）に示すように、低抵抗領域１１の上面並びにトレンチ１６の内壁に沿って、ゲート絶縁膜５を堆積する。その後、裏面側に相当する基板領域１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当するソース領域３には、反応性イオンエッチングによりゲート酸化膜５の所定の位置にコンタクトホールを開孔し、低抵抗領域１１の上面にチタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１１に示した本発明の第３の実施の形態による炭化珪素半導体装置を完成させる。
すなわち、本実施の形態の半導体装置の製造方法では、半導体基体の一主面側にソ−ス領域３を積層する工程（１）と、ソ−ス領域３に接するように低抵抗領域４を積層する工程（２）と、低抵抗領域４とソ−ス領域３を同一のマスクパターンを用いて選択的にエッチングする工程（３）と、低抵抗領域４、ソ−ス領域３並びに半導体基体に接するようにゲート酸化膜５を形成する工程（４）を少なくとも含み、工程（１）と工程（２）の間に、層間分離膜１０を積層する工程と、層間分離膜１０を選択的にエッチングする工程を少なくとも含む。
このような構成により、本実施の形態の半導体装置を従来からある製造技術で容易に実現することが可能である。

このように本実施の形態においては、第２の実施の形態に比べて、比較的高い温度での熱処理が可能な多結晶シリコンで低抵抗領域を作る場合においても、耐圧保持領域９と低抵抗領域１１の間に層間分離膜１０を形成することで、素子形成時における低抵抗領域１１とソース領域３もしくは耐圧保持領域９の材料どうしや互いに異なる導電型や不純物濃度が入り混じることなく形成できるため、オン抵抗と耐圧の両立が容易になる。
また、遮断時において、層間分離膜１０直下の耐圧保持領域９とドレイン領域２との間で発生する漏れ電流は、直接低抵抗領域１１に流れることができず、導通経路が長くなるため、耐圧保持領域９での漏れ電流の発生を抑制することができる。

（実施の形態４）
図１４は本発明による半導体装置の第４の実施の形態を示している。図１４は第２の実施の形態の図１０に対応した断面図である。本実施の形態においては、図１０と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図１４に示すように本実施の形態においては、半導体基体並びに第一のヘテロ半導体領域に接して、半導体基体とショットキー接合を形成するショットキー領域１２を有し、ショットキー領域１２と半導体基体との接合部の耐圧が、少なくとも第一のヘテロ半導体領域と半導体基体との接合部の耐圧よりも同等以上となるように構成されている。すなわち、図１０における低抵抗領域４並びに耐圧保持領域９の代わりに、例えばニッケルからなるショットキー領域１２が形成されている。つまり、ドレイン領域２との接合面においてはショットキー接続をすると共に、ソース領域３とソース電極７をつなぐ低抵抗領域としても機能する。すなわち、低抵抗領域がショットキー領域１２と同一の材料からなるので、製造工程を簡略化できる。なお、本実施の形態においては、ショットキー領域１２が低抵抗領域としても機能する場合を示しているが、低抵抗領域には別の材料を用いて別の領域としてもかまわない。
このような構成にすることにより、遮断状態においてはショットキー接合界面のドレイン領域２側には印加したドレイン電位に応じて空乏層が拡がため、ショットキー領域１２側に存在する伝導電子はショットキー障壁を越えることができず、その接合界面には伝導電子が蓄積するため、ヘテロ接合のときと同様に、炭化珪素側に拡がる空乏層に見合う電気力線が終端し、ショットキー領域１２側ではドレイン電界がシールドされることになる。このとき、図１０で示した耐圧保持領域９によるヘテロ接合のエネルギー障壁よりも高くなるように、ショットキー領域１２の材料を選定することで、さらに高い遮断性を実現することが可能になる。つまり、第２の実施の形態とは別の構成で、遮断状態の耐圧が向上すると共に、遮断時の漏れ電流も抑制することができる。
また、導通時においては、スイッチとして機能するソース領域３には影響を及ぼさず、かつソース領域３とソース電極７とをつなぐ低抵抗領域として働くため、より高い導通特性を有する。

（実施の形態５）
図１５は本発明による半導体装置の第５の実施の形態を示している。図１５は第１の実施の形態の図１に対応した断面図である。本実施の形態においては、図１と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図１５に示すように、本実施の形態においては、ゲート電極６とソース領域３が対向する部分から所定の距離離れたところに、ソース領域３並びにドレイン領域２の表面に接するように第二導電型であるＰ型もしくはＰ^＋型の電界緩和領域１３が形成されている。
このような構成にすることにより、遮断状態においては電界緩和領域１３とドレイン領域２との間に電界緩和領域１３からドレイン電位に応じた空乏層が拡がり、半導体基体を空乏化できるため、第一の実施の形態に比べ漏れ電流を低減することができ、遮断性能、つまり遮断時における耐圧が向上する。
なお、この電界緩和域１３は第一の実施の形態に対応する図１の構造に限らず、図１６から図１８に示すように、第二の実施の形態から第四の実施の形態のそれぞれの構造に対しても適用することができる。つまり、半導体基体と第一のヘテロ半導体領域とゲート絶縁膜５を介したゲート電極６とが互いに接する部分から所定の距離離れており、ソース領域３（図１５）、耐圧保持領域９（図１６、図１７）及びショットキー領域１２（図１８）のいずれかに接するように、半導体基体の一主面に第二導電型の電界緩和領域１３が形成されている構成である。

（実施の形態６）
図１９は本発明による半導体装置の第６の実施の形態を示している。図１９は第５の実施の形態の図１５に対応した断面図である。本実施の形態においては、図１５と同様の動作をする部分の説明は省略し、異なる特長について詳しく説明する。
図１６に示すように本実施の形態においては、ゲート電極６並びにソース領域３がゲート絶縁膜５を介して接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ^＋型の導通領域（導電領域）１４が形成されている。つまり、ソース領域３とゲート絶縁膜５を介してゲート電極６とに接するように、半導体基体の一主面に第一導電型で半導体基体よりも不純物濃度が高い導通領域１４が形成されている。
このような構成にすることにより、導通状態において、ソース領域３から半導体基体に流れる多数キャリアが流れやすくなるため、ソース領域３と導通領域１４とのヘテロ接合のエネルギー障壁をさらに緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
なお、この導通領域１４は第５の実施の形態に対応する図１５の構造に限らず、図２０から図２２に示すように、図１６から図１８のそれぞれの構造に対しても適用することができる。また、図示はしていないが、図１、図１０、図１１、図１４に対応するような電界緩和領域１３を形成していない構成においても適用可能である。

以上、第１の実施の形態から第６の実施の形態においては、ワイドギャップ半導体である炭化珪素を基板（半導体基体）材料とした半導体装置を一例として説明したが（この場合、本発明による効果を容易な製造方法で効果的に実現できる）、基板材料はシリコン、シリコンゲルマン、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。また、全ての実施の形態において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
また、ソース領域３、耐圧保持領域９及び低抵抗領域１１に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、多結晶シリコンに限らず、単結晶シリコンもしくはアモルファスシリコンを用いてもよい。これにより半導体装置を容易に実現可能である。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、ソース領域３としてＮ型の多結晶シリコンを用いて説明しているが、Ｎ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
また、第１の実施の形態から第６の実施の形態においては、低抵抗領域４の材料としてコバルトシリサイドやＮ^＋型の多結晶シリコンを用いた場合で説明してきたが、他の単一金属、合金、複合金属、もしくは半導体材料で構成されていても良い。これにより半導体装置を容易に具現化できる。また、低抵抗領域４はタングステンシリサイドやニッケルシリサイドなどのシリサイドを用いて形成してもよい。このように一般的な材料を用いることにより半導体装置を容易に具現化できる。
また、第４の実施の形態から第６の実施の形態において、ショットキー領域１２の材料としてニッケルを用いた場合で説明してきたが、チタン、金、白金などショットキー接合を形成する金属であれば何でも良い。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。

本発明の第１の実施の形態の断面図である。 本発明の第１の実施の形態の他の断面図である。 本発明の第１の実施の形態の製造時の断面構造図である。 本発明の第１の実施の形態の製造時の断面構造図である。 本発明の動作原理を説明するエネルギーバンド構造図（接触前）である。 本発明の動作原理を説明するエネルギーバンド構造図（接触後）である。 本発明の動作原理を説明するエネルギーバンド構造図（熱平衡状態）である。 本発明の動作原理を説明するエネルギーバンド構造図（遮断状態）である。 本発明の動作原理を説明するエネルギーバンド構造図（導通状態）である。 本発明の第２の実施の形態の断面図である。 本発明の第３の実施の形態の断面図である。 本発明の第３の実施の形態の製造時の断面構造図である。 本発明の第３の実施の形態の製造時の断面構造図である。 本発明の第４の実施の形態の断面図である。 本発明の第５の実施の形態の断面図である。 本発明の第５の実施の形態の他の断面図である。 本発明の第５の実施の形態の他の断面図である。 本発明の第５の実施の形態の他の断面図である。 本発明の第６の実施の形態の断面図である。 本発明の第６の実施の形態の他の断面図である。 本発明の第６の実施の形態の他の断面図である。 本発明の第６の実施の形態の他の断面図である。

符号の説明

１…基板領域 ２…ドレイン領域
３…ソース領域 ４…低抵抗領域
５…ゲート絶縁膜 ６…ゲート電極
７…ソース電極 ８…ドレイン電極
９…耐圧保持領域 １０…層間分離膜
１１…低抵抗領域 １２…ショットキー電極
１３…電界緩和領域 １４…導通領域
１５…マスク材 １６…トレンチ

Claims (21)

1. 第一導電型の半導体基体からなるドレイン領域と、
   前記半導体基体の一主面に接して前記半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域からなるソース領域と、
   前記ソース領域と前記半導体基体とのヘテロ接合部にゲート絶縁膜を介して接するゲート電極と、
   前記ソース領域とオーミック接続する低抵抗領域と、
   前記低抵抗領域を介して前記ソース領域と接続されたソース電極と、
   前記半導体基体とオーミック接続されたドレイン電極と
   を有することを特徴とする半導体装置。
2. 前記低抵抗領域は少なくとも前記半導体基体に比べて比抵抗が小さい材料からなることを特徴とする請求項１記載の半導体装置。
3. 前記半導体基体並びに前記第一のヘテロ半導体領域に接して、前記半導体基体とはバンドギャップが異なる第二のヘテロ半導体領域を有し、前記第二のヘテロ半導体領域と前記半導体基体との接合部の耐圧が、少なくとも前記第一のヘテロ半導体領域と前記半導体基体との接合部の耐圧よりも同等以上となるように構成されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記低抵抗領域と、前記第一のヘテロ半導体領域もしくは前記第二のヘテロ半導体領域の少なくともいずれかとの間に層間分離膜を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記第一のヘテロ半導体領域並びに前記第二のヘテロ半導体領域が第一導電型で形成されており、かつ、前記第一のヘテロ半導体領域の不純物濃度が前記第二のヘテロ半導体領域の不純物濃度と比べて同等以上であることを特徴とする請求項３または４記載の半導体装置。
6. 前記第一のヘテロ半導体領域が第一導電型で形成されており、かつ、前記第二のヘテロ半導体領域が第二導電型で形成されていることを特徴とする請求項３または４記載の半導体装置。
7. 前記低抵抗領域が前記第一のヘテロ半導体領域と同一材料で形成されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
8. 前記半導体基体並びに前記第一のヘテロ半導体領域に接して、前記半導体基体とショットキー接合を形成するショットキー領域を有し、前記ショットキー領域と前記半導体基体との接合部の耐圧が、少なくとも前記第一のヘテロ半導体領域と前記半導体基体との接合部の耐圧よりも同等以上となるように構成されていることを特徴とする請求項１または２記載の半導体装置。
9. 前記低抵抗領域が前記ショットキー領域と同一の材料からなることを特徴とする請求項８記載の半導体装置。
10. 前記半導体基体の一主面に所定の間隔で溝を有し、前記溝の側壁表層部の近傍において、前記半導体基体と、前記第一のヘテロ半導体領域と、前記ゲート絶縁膜を介した前記ゲート電極とが、互いに接していることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
11. 前記半導体基体と前記第一のヘテロ半導体領域と前記ゲート絶縁膜を介した前記ゲート電極とが互いに接する部分から所定の距離離れており、前記第一のヘテロ半導体領域、前記第二のヘテロ半導体領域及び前記ショットキー領域のいずれかに接するように、前記半導体基体の前記一主面に第二導電型の電界緩和領域が形成されていることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
12. 前記第一のヘテロ半導体領域と前記ゲート絶縁膜を介して前記ゲート電極とに接するように、前記半導体基体の前記一主面に第一導電型で、かつ前記半導体基体よりも不純物濃度が高い導電領域が形成されていることを特徴とする請求項１乃至１１のいずれかに記載の半導体装置。
13. 前記半導体基体がワイドギャップ半導体からなることを特徴とする請求項１乃至１２のいずれかに記載の半導体装置。
14. 前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至１３のいずれかに記載の半導体装置。
15. 前記第一のヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンからなることを特徴とする請求項１乃至１４のいずれかに記載の半導体装置。
16. 前記第二のヘテロ半導体領域が前記第一のヘテロ半導体と同じ半導体材料からなることを特徴とする請求項３乃至７または９乃至１５のいずれかに記載の半導体装置。
17. 前記低抵抗領域が単一金属もしくは合金もしくは複合金属からなることを特徴とする請求項１乃至１６のいずれかに記載の半導体装置。
18. 前記低抵抗領域がシリサイドからなることを特徴とする請求項１７記載の半導体装置。
19. 前記低抵抗領域がタングステンシリサイド、コバルトシリサイド、またはニッケルシリサイドからなることを特徴とする請求項１７または１８記載の半導体装置。
20. 前記半導体基体の一主面側に前記第一のヘテロ半導体領域を積層する工程（１）と、前記第一のヘテロ半導体領域に接するように前記低抵抗領域を積層する工程（２）と、前記低抵抗領域と前記第一のヘテロ半導体領域を同一のマスクパターンを用いて選択的にエッチングする工程（３）と、前記低抵抗領域、前記第一のヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート酸化膜を形成する工程（４）を少なくとも含む、請求項１乃至１９のいずれかに記載の半導体装置の製造方法。
21. 前記工程（１）と前記工程（２）の間に、前記層間分離膜を積層する工程と、前記層間分離膜を選択的にエッチングする工程を少なくとも含む請求項２０記載の半導体装置の製造方法。

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