JP2006093545A - 半導体装置 - Google Patents
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Abstract
【課題】第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減する。
【解決手段】N+型炭化珪素基板1及びN−型炭化珪素エピタキシャル層によるドレイン領域2からなる第一導電型の半導体基体と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10と、第一のヘテロ半導体領域9と前記半導体基体との接合部にゲート絶縁膜6を介して形成されたゲート電極7と、第一のヘテロ半導体領域9と接続されたソース電極12と、前記半導体基体とオーミック接続されたドレイン電極11とを有し、該半導体装置が複数の基本単位セルの並列接続により形成され、第一のヘテロ半導体領域9の少なくともソース電極12とコンタクトする側に、ソース電極12とコンタクトするために面積を拡大させた第一のヘテロ半導体領域9のコンタクト領域13を設けた構成。
【選択図】 図1
【解決手段】N+型炭化珪素基板1及びN−型炭化珪素エピタキシャル層によるドレイン領域2からなる第一導電型の半導体基体と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10と、第一のヘテロ半導体領域9と前記半導体基体との接合部にゲート絶縁膜6を介して形成されたゲート電極7と、第一のヘテロ半導体領域9と接続されたソース電極12と、前記半導体基体とオーミック接続されたドレイン電極11とを有し、該半導体装置が複数の基本単位セルの並列接続により形成され、第一のヘテロ半導体領域9の少なくともソース電極12とコンタクトする側に、ソース電極12とコンタクトするために面積を拡大させた第一のヘテロ半導体領域9のコンタクト領域13を設けた構成。
【選択図】 図1
Description
本発明は、半導体装置に関する。
本発明の背景となる従来技術として、本出願人が出願した下記特許文献1がある。
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、N+型炭化珪素基板上にN−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、N−型多結晶シリコン領域とN+型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とN−型多結晶シリコン領域並びにN+型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とN+型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。N−型多結晶シリコン領域はソース電極に接続され、N+型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極とドレイン電極間に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極をソース電極と同電位とした状態では、N−型多結晶シリコン領域並びにN+型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極にソース電極に対し所定の正電圧が印加された状態では、N+型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、従来技術のチャネル長に相当する長さがヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
この従来技術では、低オン抵抗で高耐圧な電界効果トランジスタを提供することを目的として、特にノーマリオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供しようとするものである。この従来技術では、N+型炭化珪素基板上にN−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、N−型多結晶シリコン領域とN+型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とN−型多結晶シリコン領域並びにN+型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とN+型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。N−型多結晶シリコン領域はソース電極に接続され、N+型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極とドレイン電極間に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能するようになっている。つまり、ゲート電極をソース電極と同電位とした状態では、N−型多結晶シリコン領域並びにN+型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極にソース電極に対し所定の正電圧が印加された状態では、N+型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、従来技術のチャネル長に相当する長さがヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
素子のオフ特性をさらに向上させるためには、主たるヘテロ半導体領域をP+型とし、P型、N型を打ち分けることが有効である(本出願人が出願した特願2004−065958号参照)。その場合、断面形状的に非常に狭いN型領域(第一のヘテロ半導体領域)を形成し、その他の領域(第二のヘテロ半導体領域)をP+型とすることが望ましい。しかしながら、このような断面形状をとることで、非常に狭いN型領域とソース電極間のコンタクト面積が小さくなり、コンタクト抵抗が増大してしまうという問題点があった。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減できる半導体装置を提供することを目的とする。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、第一のヘテロ半導体領域とソース電極間のコンタクト抵抗を低減できる半導体装置を提供することを目的とする。
上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記第一のヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有し、該半導体装置が複数の基本単位セルの並列接続により形成され、前記第一のヘテロ半導体領域の少なくとも前記ソース電極とコンタクトする側に、前記ソース電極とコンタクトするために面積を拡大させた前記第一のヘテロ半導体領域のコンタクト領域を設けたという構成になっている。
本発明によれば、第一のヘテロ半導体領域とソース電極との間のコンタクトが低抵抗な半導体装置を提供することができる。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施の形態1)
《構成並びに製造方法》
図1(a)は本発明の第一の実施の形態を説明する素子部断面構造図である。また、図1(b)は本発明の第一の実施の形態を説明する素子平面レイアウト図である。図2(c)は同じく本発明の第一の実施の形態を説明するコンタクト部断面構造図である。図3は少し広域の平面レイアウト図である。図1(b)におけるa−a’断面が図1(a)に相当し、b−b’断面が図2(c)に相当する。
まず、図1(a)における構成について説明する。図は基本単位セルを2つ対向して並べた断面に相当する。実際にはこれらのセルが複数並列に接続されて素子を形成するが、これらの断面構造で代表して説明する。N+型炭化珪素(SiC)基板1上に、N−型炭化珪素エピタキシャル層によるドレイン領域2が形成されている。このドレイン領域2上には多結晶シリコン(ポリSi)からなる第一のヘテロ半導体領域9、第二のヘテロ半導体領域10が形成されている。異方性エッチング等により第一のヘテロ半導体領域9の近傍には、ドレイン領域2にまで至る溝5が形成されている。図においては、同時に炭化珪素からなるドレイン領域2もエッチングされているが、ドレイン領域2はエッチングされなくてもかまわない。形成した溝5にゲート絶縁膜6を形成し、さらにポリシリコン等によりゲート電極7を形成している。ゲート電極7の上部に熱酸化によりキャップ絶縁層8が形成されている。基板1に接してオーミック接合となるように金属によるドレイン電極11が形成され、ポリSiからなるヘテロ半導体領域9、10に接続されるソース電極12が形成されている。ここで特徴的なことは、第一のヘテロ半導体領域9は非常に狭い領域に形成され、ヘテロ接合の大部分は第二のヘテロ半導体領域10により形成される点である。キャップ絶縁層8は、ゲート電極7とソース電極12とを電気的に絶縁する役目をしている。
(実施の形態1)
《構成並びに製造方法》
図1(a)は本発明の第一の実施の形態を説明する素子部断面構造図である。また、図1(b)は本発明の第一の実施の形態を説明する素子平面レイアウト図である。図2(c)は同じく本発明の第一の実施の形態を説明するコンタクト部断面構造図である。図3は少し広域の平面レイアウト図である。図1(b)におけるa−a’断面が図1(a)に相当し、b−b’断面が図2(c)に相当する。
まず、図1(a)における構成について説明する。図は基本単位セルを2つ対向して並べた断面に相当する。実際にはこれらのセルが複数並列に接続されて素子を形成するが、これらの断面構造で代表して説明する。N+型炭化珪素(SiC)基板1上に、N−型炭化珪素エピタキシャル層によるドレイン領域2が形成されている。このドレイン領域2上には多結晶シリコン(ポリSi)からなる第一のヘテロ半導体領域9、第二のヘテロ半導体領域10が形成されている。異方性エッチング等により第一のヘテロ半導体領域9の近傍には、ドレイン領域2にまで至る溝5が形成されている。図においては、同時に炭化珪素からなるドレイン領域2もエッチングされているが、ドレイン領域2はエッチングされなくてもかまわない。形成した溝5にゲート絶縁膜6を形成し、さらにポリシリコン等によりゲート電極7を形成している。ゲート電極7の上部に熱酸化によりキャップ絶縁層8が形成されている。基板1に接してオーミック接合となるように金属によるドレイン電極11が形成され、ポリSiからなるヘテロ半導体領域9、10に接続されるソース電極12が形成されている。ここで特徴的なことは、第一のヘテロ半導体領域9は非常に狭い領域に形成され、ヘテロ接合の大部分は第二のヘテロ半導体領域10により形成される点である。キャップ絶縁層8は、ゲート電極7とソース電極12とを電気的に絶縁する役目をしている。
次に、図1(b)の平面レイアウトについて説明する。本来はソース電極12が全面を被う構成となっており、素子表面側からはこのようなレイアウトは見られないが、便宜上、ソース電極12を透過したイメージで示している。キャップ絶縁層8の両側に狭い第一のヘテロ半導体領域9が形成され、その外側には広く形成された第二のヘテロ半導体領域10と、狭い第一のヘテロ半導体領域9が引き続き広く形成される広い第一のヘテロ半導体領域、すなわち、コンタクト領域13が存在している。図1(b)をもう少し縮小し、広範囲のレイアウトについて記載したものが図3に相当する。なお、図1(b)においてはゲート電極7は図示されておらず、図3においてはゲート電極7は図示されている。
次に、図2(c)について図1(a)で説明した構成と異なる部位のみ説明する。図1(a)と同様のドレイン領域2上には多結晶シリコンによる広いコンタクト領域13が、狭い第一のヘテロ半導体領域9と連続して形成されている。また、この広いコンタクト領域13とドレイン領域2とが接する部位にはP型の電界緩和領域14が形成されている。その他の構成は図1(a)と同等である。
次に、図2(c)について図1(a)で説明した構成と異なる部位のみ説明する。図1(a)と同様のドレイン領域2上には多結晶シリコンによる広いコンタクト領域13が、狭い第一のヘテロ半導体領域9と連続して形成されている。また、この広いコンタクト領域13とドレイン領域2とが接する部位にはP型の電界緩和領域14が形成されている。その他の構成は図1(a)と同等である。
《動作》
次に、本発明の第一の実施の形態における動作について説明する。
本実施の形態においては、例えばソース電極12を接地し、ドレイン電極11に正電位を印加して使用する。まず、ゲート電極7を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域9および第二のヘテロ半導体領域10とドレイン領域2とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域9および第二のヘテロ半導体領域10は共にシリコン材料からなるため、炭化珪素からなるドレイン領域2とのエネルギー障壁差△Ecはほぼ同様となる。しかし、N型である第一のヘテロ半導体領域9とP型である第二のヘテロ半導体領域10とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域2の接合界面に伸びるビルトイン空乏層の幅が異なる。つまり、第二のヘテロ半導体領域10との接合界面から伸びるビルトイン空乏層幅は、第一のヘテロ半導体領域9との接合界面から伸びるビルトイン空乏層幅よりも大きいため、より高い遮断性が得られ、すなわち、漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域10の不純物濃度を第一のヘテロ半導体領域9の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域10と第一のヘテロ半導体領域9とで構成されるPNダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域10側に伸張することから、第一のヘテロ半導体領域9とドレイン領域2とのヘテロ接合部における漏れ電流をさらに低減することもできる。
さらに、本実施の形態においては、製造方法上、第一のヘテロ半導体領域9をゲート電極7からゲート電界が及ぶ程度の幅に容易に御御することが可能であるため、例えばゲート電極7を負電位として、例えば第一のヘテロ半導体領域9の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
また、本実施の形態においては、第一のヘテロ半導体領域9を、ゲート電極7がゲート絶縁膜6を介して接する部分からセルフアライン(自己整合)で不純物を導入することが可能なため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域9の幅を精度よく制御できるので、遮断性のばらつきも抑えることができる。
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。
次に、本発明の第一の実施の形態における動作について説明する。
本実施の形態においては、例えばソース電極12を接地し、ドレイン電極11に正電位を印加して使用する。まず、ゲート電極7を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域9および第二のヘテロ半導体領域10とドレイン領域2とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域9および第二のヘテロ半導体領域10は共にシリコン材料からなるため、炭化珪素からなるドレイン領域2とのエネルギー障壁差△Ecはほぼ同様となる。しかし、N型である第一のヘテロ半導体領域9とP型である第二のヘテロ半導体領域10とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域2の接合界面に伸びるビルトイン空乏層の幅が異なる。つまり、第二のヘテロ半導体領域10との接合界面から伸びるビルトイン空乏層幅は、第一のヘテロ半導体領域9との接合界面から伸びるビルトイン空乏層幅よりも大きいため、より高い遮断性が得られ、すなわち、漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域10の不純物濃度を第一のヘテロ半導体領域9の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域10と第一のヘテロ半導体領域9とで構成されるPNダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域10側に伸張することから、第一のヘテロ半導体領域9とドレイン領域2とのヘテロ接合部における漏れ電流をさらに低減することもできる。
さらに、本実施の形態においては、製造方法上、第一のヘテロ半導体領域9をゲート電極7からゲート電界が及ぶ程度の幅に容易に御御することが可能であるため、例えばゲート電極7を負電位として、例えば第一のヘテロ半導体領域9の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
また、本実施の形態においては、第一のヘテロ半導体領域9を、ゲート電極7がゲート絶縁膜6を介して接する部分からセルフアライン(自己整合)で不純物を導入することが可能なため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域9の幅を精度よく制御できるので、遮断性のばらつきも抑えることができる。
このように本実施の形態においては、従来構造に比べて、より高い遮断性を実現することができる。
次に、遮断状熊から導通状態へと転じるべくゲート電極7に正電位を印加した場合、ゲート絶縁膜6を介して第一のヘテロ半導体領域9とドレイン領域2とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極7の近傍の第一のヘテロ半導体領域9並びにドレイン領域2には伝導電子の蓄積層が形成される。すなわち、ゲート電極7の近傍の第一のヘテロ半導体領域9とドレイン領域2との接合界面における第一のヘテロ半導体領域9側のポテンシャルが押し下げられ、かつ、ドレイン領域2側のエネルギー障壁が急峻になることから、エネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、第一のヘテロ半導体領域9を、ゲート電極7がゲート絶縁膜6を介して接する部分からセルフアラインで不純物を導入することが可能なため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域9の幅を精度よく制御できるので、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
このとき、本実施の形態においては、第一のヘテロ半導体領域9を、ゲート電極7がゲート絶縁膜6を介して接する部分からセルフアラインで不純物を導入することが可能なため、例えば複数のセルを集積させた半導体素子を形成した場合においても、第一のヘテロ半導体領域9の幅を精度よく制御できるので、各セルごとのオン抵抗のばらつきも抑えることができる。つまり、電流の集中を抑えることができるため、より高い信頼性を得ることができる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極7を接地電位とすると、第一のヘテロ半導体領域9並びにドレイン領域2のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域9からドレイン領域2への伝導電子の流れが止まり、さらにドレイン領域2中にあった伝導電子は基板1に流れ、枯渇すると、ドレイン領域2側にはヘテロ接合部から空乏層が広がり、遮断状熊となる。
また、本実施の形態においては、従来構造と同様に、例えばソース電極7を接地し、ドレイン電極11に負電位が印加された逆方向導通(還流動作)も可能である。
例えばソース電極12並びにゲート電極7を接地電位とし、ドレイン電極11に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域2側から第一のヘテロ半導体領域9並びに第二のヘテロ半導体領域10側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極7を接地にせずに制御電極として使用する場合も可能である。
例えばソース電極12並びにゲート電極7を接地電位とし、ドレイン電極11に所定の負電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域2側から第一のヘテロ半導体領域9並びに第二のヘテロ半導体領域10側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極7を接地にせずに制御電極として使用する場合も可能である。
さらに、本実施の形態では、素子部断面を見て明らかなように、主たる素子部においては第二のヘテロ半導体領域10によるヘテロ接合が大半を占めるため、素子のオフ時の特性として遮断特性に優れ、ゲート絶縁膜6の界面に形成された第一のヘテロ半導体領域9が形成されることで、素子オン時のチャネル部が形成される。このチャネル部を形成する第一のヘテロ半導体領域9、平面レイアウト的に別の領域、断面構造から見ると紙面奥行き方向に、b−b’の断面構造(図2(c))を持ち、この領域では第一のヘテロ半導体領域9と連続する広いコンタクト領域13がソース電極12と広い面積で電気的に低抵抗で接続されるため、ソース電極12とのコンタクト抵抗を低減でき、素子オン時に低抵抗の素子が実現可能である。また、このコンタクト部の断面構造においては、第一のヘテロ半導体領域9の下部に第二導電型に不純物を導入して形成した電界緩和層14が形成されているため、素子オフ時の遮断特性を犠牲にすることは無い。
以上説明したように本実施の形態は、第一導電型の半導体基体(N+型炭化珪素基板1と、N−型炭化珪素エピタキシャル層によるドレイン領域2)と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10と、第一のヘテロ半導体領域9と前記半導体基体との接合部にゲート絶縁膜6を介して形成されたゲート電極7と、第一のヘテロ半導体領域9と接続されたソース電極12と、前記半導体基体とオーミック接続されたドレイン電極11とを有する半導体装置において、該半導体装置が複数の基本単位セルの並列接続により形成され、第一のヘテロ半導体領域9の少なくともソース電極12とコンタクトする側に、ソース電極12とコンタクトするために面積を拡大させた第一のヘテロ半導体領域9のコンタクト領域13を設けたという構成になっている。このような構成により、第一及び第二のヘテロ半導体領域9、10が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域9とソース電極12の間で低抵抗なコンタクトを実現できる。
また、第一のヘテロ半導体領域9とコンタクト領域13とは連続した同一部材により形成されている。すなわち、本実施の形態では、第一のヘテロ半導体領域9とコンタクト領域13とは多結晶シリコンからなる同一の層で形成されている。このような構成により、第一のヘテロ半導体領域9からソース電極12に至る電流通路での抵抗値の増大を防ぐことができる。
また、少なくともコンタクト領域13の直下の、前記半導体基体の表面に第二導電型の電界緩和領域14が形成されている。このような構成により、オン抵抗が低く遮断特性の優れた素子を提供できる。
また、第一及び第二のヘテロ半導体領域9、10と前記半導体基体とが接する第一及び第二のヘテロ接合と対向する側では、それぞれ第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10がソース電極12とコンタクトしている。このような構成により、第一及び第二のヘテロ半導体領域9、10が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域9とソース電極12の間で低抵抗なコンタクトを実現できる。
また、前記半導体基体が炭化珪素からなり、第一、第二のヘテロ半導体領域9、10の少なくとも一方が多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくとも一つからなり、第一のヘテロ半導体領域9、第二のヘテロ半導体領域10は、それぞれ選択的に不純物が導入されて第一及び第二導電型となっている。このような構成により、特別な製造工程を必要とせず、一般的な半導体材料を用いて、オン抵抗が低く遮断特性の優れた高耐圧の半導体装置を容易に形成できる。
また、図3に示したように、コンタクト領域13を含む第一のヘテロ半導体領域9は、格子状の平面レイアウトを有する。このような構成により、素子の平面レイアウトが容易に実現可能であり、オン抵抗が低く遮断特性の優れた素子を提供できる。
なお、第一のヘテロ半導体領域9とコンタクト領域13とを別の部材あるいは層で形成することも可能である。この場合、第一のヘテロ半導体領域9とコンタクト領域13とは電気的に低抵抗で接続されるようにする。このような構成により、第一のヘテロ半導体領域9からソース電極12に至る電流通路での抵抗値の増大を防ぐことができる。
また、少なくともコンタクト領域13の直下の、前記半導体基体の表面に第二導電型の電界緩和領域14が形成されている。このような構成により、オン抵抗が低く遮断特性の優れた素子を提供できる。
また、第一及び第二のヘテロ半導体領域9、10と前記半導体基体とが接する第一及び第二のヘテロ接合と対向する側では、それぞれ第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10がソース電極12とコンタクトしている。このような構成により、第一及び第二のヘテロ半導体領域9、10が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域9とソース電極12の間で低抵抗なコンタクトを実現できる。
また、前記半導体基体が炭化珪素からなり、第一、第二のヘテロ半導体領域9、10の少なくとも一方が多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくとも一つからなり、第一のヘテロ半導体領域9、第二のヘテロ半導体領域10は、それぞれ選択的に不純物が導入されて第一及び第二導電型となっている。このような構成により、特別な製造工程を必要とせず、一般的な半導体材料を用いて、オン抵抗が低く遮断特性の優れた高耐圧の半導体装置を容易に形成できる。
また、図3に示したように、コンタクト領域13を含む第一のヘテロ半導体領域9は、格子状の平面レイアウトを有する。このような構成により、素子の平面レイアウトが容易に実現可能であり、オン抵抗が低く遮断特性の優れた素子を提供できる。
なお、第一のヘテロ半導体領域9とコンタクト領域13とを別の部材あるいは層で形成することも可能である。この場合、第一のヘテロ半導体領域9とコンタクト領域13とは電気的に低抵抗で接続されるようにする。このような構成により、第一のヘテロ半導体領域9からソース電極12に至る電流通路での抵抗値の増大を防ぐことができる。
(第二の実施の形態)
図4は本発明の第二の実施の形態を説明するコンタクト部における素子断面構造図である。主たる素子部断面構造図、及び平面レイアウトは第一の実施の形態に準じ、a−a’の断面構造は図1(a)と同様であり、平面レイアウトは図1(b)、図3と同様である。
異なる部位だけ説明すると、ドレイン領域2上に形成された多結晶シリコンからなるヘテロ半導体領域は、ドレイン領域2に接する部位は第二導電型になっており、第二のヘテロ半導体領域10を形成しており、表面部においては、第一導電型になっており、第一のヘテロ半導体領域9を形成している。このように同一部材である多結晶シリコンに層状に導電型の異なる領域を有することで、第二のヘテロ領域10とドレイン領域2のヘテロ界面における素子の遮断特性は維持しつつ、表面の第一のヘテロ半導体領域9が直接、広い面積でソース電極12と接触している構成となっている。
このような構成は、ヘテロ半導体領域の図4のb−b’断面に示す所定の領域の表面に、第二導電型の不純物、例えばAs(砒素)等の不純物を薄くイオン注入することで形成可能である。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域2に電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
図4は本発明の第二の実施の形態を説明するコンタクト部における素子断面構造図である。主たる素子部断面構造図、及び平面レイアウトは第一の実施の形態に準じ、a−a’の断面構造は図1(a)と同様であり、平面レイアウトは図1(b)、図3と同様である。
異なる部位だけ説明すると、ドレイン領域2上に形成された多結晶シリコンからなるヘテロ半導体領域は、ドレイン領域2に接する部位は第二導電型になっており、第二のヘテロ半導体領域10を形成しており、表面部においては、第一導電型になっており、第一のヘテロ半導体領域9を形成している。このように同一部材である多結晶シリコンに層状に導電型の異なる領域を有することで、第二のヘテロ領域10とドレイン領域2のヘテロ界面における素子の遮断特性は維持しつつ、表面の第一のヘテロ半導体領域9が直接、広い面積でソース電極12と接触している構成となっている。
このような構成は、ヘテロ半導体領域の図4のb−b’断面に示す所定の領域の表面に、第二導電型の不純物、例えばAs(砒素)等の不純物を薄くイオン注入することで形成可能である。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域2に電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
上記のように本実施の形態は、第一のヘテロ半導体領域9と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域9の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。
つまり、第一のヘテロ半導体領域9と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域9の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。このような構成により、第一及び第二のヘテロ半導体領域9、10が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域9とソース電極12の間で低抵抗なコンタクトを実現できる。
また、第一のヘテロ半導体領域9のコンタクト領域13の下に、第二のヘテロ半導体領域10が形成されている。このような構成により、遮断特性が優れ、低オン抵抗の素子を提供できる。
つまり、第一のヘテロ半導体領域9と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域9の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。このような構成により、第一及び第二のヘテロ半導体領域9、10が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域9とソース電極12の間で低抵抗なコンタクトを実現できる。
また、第一のヘテロ半導体領域9のコンタクト領域13の下に、第二のヘテロ半導体領域10が形成されている。このような構成により、遮断特性が優れ、低オン抵抗の素子を提供できる。
(第三の実施の形態)
図5は本発明の第三の実施の形態を説明するコンタクト部における素子断面構造図である。主たる素子部断面構造図、及び平面レイアウトは第一の実施の形態に準じ、a−a’の断面構造は図1(a)と同様であり、平面レイアウトは図1(b)、図3と同様である。
異なる部位だけ説明すると、ドレイン領域2上に形成された多結晶シリコンからなるヘテロ半導体領域は、ドレイン領域2に接する部位は第二導電型になっており、第二のヘテロ半導体領域10を形成している。さらに該第二のヘテロ半導体領域10の上部においては、第一導電型の第一のヘテロ半導体領域9’が該第二のヘテロ半導体領域10とは別の層として形成される。1層目の多結晶シリコンで、ゲート絶縁膜6に近接した部位では、第一導電型の狭い第一のヘテロ半導体領域9が形成されている。この第一のヘテロ半導体領域9は電気的に低抵抗で2層目の第一のヘテロ半導体領域9’と接続されている。このように2層の多結晶シリコンにより層状に導電型の異なる領域を有することで、第二のヘテロ領域10とドレイン領域2とのヘテロ界面における素子の遮断特性は維持しつつ、表面の第一のヘテロ半導体領域9’が直接、広い面積でソース電極12と接触している構成となっている。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域2に電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
図5は本発明の第三の実施の形態を説明するコンタクト部における素子断面構造図である。主たる素子部断面構造図、及び平面レイアウトは第一の実施の形態に準じ、a−a’の断面構造は図1(a)と同様であり、平面レイアウトは図1(b)、図3と同様である。
異なる部位だけ説明すると、ドレイン領域2上に形成された多結晶シリコンからなるヘテロ半導体領域は、ドレイン領域2に接する部位は第二導電型になっており、第二のヘテロ半導体領域10を形成している。さらに該第二のヘテロ半導体領域10の上部においては、第一導電型の第一のヘテロ半導体領域9’が該第二のヘテロ半導体領域10とは別の層として形成される。1層目の多結晶シリコンで、ゲート絶縁膜6に近接した部位では、第一導電型の狭い第一のヘテロ半導体領域9が形成されている。この第一のヘテロ半導体領域9は電気的に低抵抗で2層目の第一のヘテロ半導体領域9’と接続されている。このように2層の多結晶シリコンにより層状に導電型の異なる領域を有することで、第二のヘテロ領域10とドレイン領域2とのヘテロ界面における素子の遮断特性は維持しつつ、表面の第一のヘテロ半導体領域9’が直接、広い面積でソース電極12と接触している構成となっている。基本的な素子の動作は、第一の実施の形態と同等である。このような構成とすることで、ドレイン領域2に電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
上記のように本実施の形態は、第一のヘテロ半導体領域9と前記半導体基体とが接する第一のヘテロ接合と対向する側では、第一のヘテロ半導体領域9の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きくなっている。このような構成により、第一及び第二のヘテロ半導体領域9、10が基本単位セルにおいて占める割合にかかわらず、第一のヘテロ半導体領域9とソース電極12の間で低抵抗なコンタクトを実現できる。
また、第一のヘテロ半導体領域9のコンタクト領域13の下に、第二のヘテロ半導体領域10が形成されている。このような構成により、遮断特性が優れ、低オン抵抗の素子を提供できる。
また、第一のヘテロ半導体領域9のコンタクト領域13の下に、第二のヘテロ半導体領域10が形成され、第一のヘテロ半導体領域9と第二のヘテロ半導体領域10とは別の層から形成されている。このような構成により、ドレイン領域2に電界緩和層を形成しなくても、オン抵抗が低く遮断特性の優れた素子を提供できる。
また、第一のヘテロ半導体領域9のコンタクト領域13の下に、第二のヘテロ半導体領域10が形成されている。このような構成により、遮断特性が優れ、低オン抵抗の素子を提供できる。
また、第一のヘテロ半導体領域9のコンタクト領域13の下に、第二のヘテロ半導体領域10が形成され、第一のヘテロ半導体領域9と第二のヘテロ半導体領域10とは別の層から形成されている。このような構成により、ドレイン領域2に電界緩和層を形成しなくても、オン抵抗が低く遮断特性の優れた素子を提供できる。
(第四の実施の形態)
図6(a)は本発明の第四の実施の形態を説明する素子平面レイアウト図、(b)は少し広域の平面レイアウト図である。
異なる部位だけ説明すると、第一の実施の形態では、図1(b)に示したように、電界緩和領域14が広いコンタクト領域13とドレイン領域2とが接する部位のみに形成されていたが、本実施の形態では、電界緩和領域14がゲート領域(ゲート電極7およびゲート絶縁膜6)の直下を除く半導体基体の表面の全面に形成されている。
図6(a)は本発明の第四の実施の形態を説明する素子平面レイアウト図、(b)は少し広域の平面レイアウト図である。
異なる部位だけ説明すると、第一の実施の形態では、図1(b)に示したように、電界緩和領域14が広いコンタクト領域13とドレイン領域2とが接する部位のみに形成されていたが、本実施の形態では、電界緩和領域14がゲート領域(ゲート電極7およびゲート絶縁膜6)の直下を除く半導体基体の表面の全面に形成されている。
なお、上記各実施の形態において、ソース電極12は、多結晶シリコンからなる第一、及び第二のヘテロ半導体領域9、10とはキャップ絶縁層8を除く全面でコンタクトを形成している例で説明したが、第一、及び第二のヘテロ半導体領域9、10とソース電極12との間に層間絶縁層が形成され、ゲート電極からある一定の距離を離した領域でこの層間絶縁層に開孔されたコンタクトホールを形成し、そこでソース電極12と接続される構造であってもかまわない。以下、そのような構造について説明する。
(第五の実施の形態)
図7(a)は本発明の第五の実施の形態を説明する素子平面レイアウト図、図7(b)は同じく本発明の第五の実施の形態を説明するコンタクト部断面構造図である。図7(a)は図1(b)におけるa−a’断面に相当し、図7(b)はb−b’断面に相当する。図8(c)は本発明の第五の実施の形態を説明する素子平面レイアウト図である(図1(b)とは図示領域が異なる)。15は層間絶縁膜、16はコンタクトホールである。
異なる部位だけ説明すると、a−a’断面領域では第一、第二のヘテロ半導体領域9、10とソース電極12とのコンタクトを取らず、図7(a)の紙面奥行き方向でコンタクトホール16を形成している(図7(b))。
図7(a)は本発明の第五の実施の形態を説明する素子平面レイアウト図、図7(b)は同じく本発明の第五の実施の形態を説明するコンタクト部断面構造図である。図7(a)は図1(b)におけるa−a’断面に相当し、図7(b)はb−b’断面に相当する。図8(c)は本発明の第五の実施の形態を説明する素子平面レイアウト図である(図1(b)とは図示領域が異なる)。15は層間絶縁膜、16はコンタクトホールである。
異なる部位だけ説明すると、a−a’断面領域では第一、第二のヘテロ半導体領域9、10とソース電極12とのコンタクトを取らず、図7(a)の紙面奥行き方向でコンタクトホール16を形成している(図7(b))。
(第六の実施の形態)
図9(a)は本発明の第六の実施の形態を説明する素子平面レイアウト図、図9(b)は同じく本発明の第六の実施の形態を説明するコンタクト部断面構造図である。図9(a)は図1(b)におけるa−a’断面に相当し、図9(b)はb−b’断面に相当する。図10(c)は本発明の第六の実施の形態を説明する素子平面レイアウト図である(図1(b)とは図示領域が異なる)。
異なる部位だけ説明すると、第一の実施の形態のように第一、第二のヘテロ半導体領域9、10とソース電極12とを全面でコンタクトさせるのではなく、図10(c)に示すようなコンタクトホール16により第一、第二のヘテロ半導体領域9、10とソース電極12とのコンタクトを取っている。
図9(a)は本発明の第六の実施の形態を説明する素子平面レイアウト図、図9(b)は同じく本発明の第六の実施の形態を説明するコンタクト部断面構造図である。図9(a)は図1(b)におけるa−a’断面に相当し、図9(b)はb−b’断面に相当する。図10(c)は本発明の第六の実施の形態を説明する素子平面レイアウト図である(図1(b)とは図示領域が異なる)。
異なる部位だけ説明すると、第一の実施の形態のように第一、第二のヘテロ半導体領域9、10とソース電極12とを全面でコンタクトさせるのではなく、図10(c)に示すようなコンタクトホール16により第一、第二のヘテロ半導体領域9、10とソース電極12とのコンタクトを取っている。
(第七の実施の形態)
図11は本発明の第七の実施の形態を説明する素子部断面構造図である。図には単位セルを2個対向して並べた断面に相当する。実際にはこれらのセルが複数個並列に接続されて素子を形成するが、これらの断面構造を用いて代表して説明する。本実施の形熊においては、炭化珪素(SiC)を基板材料とした半導体装置を一例として説明する。例えばポリタイプが4HタイプのN+型SiC基板1上にN−型のSiCエピタキシャル層からなるドレイン領域2が形成され、ドレイン頒域2の基板1との接合面に対向する主面に接するように、例えばN型の多結晶(ポリ)シリコン(Si)からなる第一のヘテロ半導体領域9とP型の多結晶シリコンからなる第二のヘテロ半導体領域10とが形成されている。つまり、ドレイン領域2と第一のヘテロ半導体領域9および第二のヘテロ半導体領域10との接合部は、SiCと多結晶シリコンとのバンドギャッブが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域9とドレイン領域2との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜6が形成されている。また、ゲート絶縁膜6上にはゲート電極7が形成され、第一のヘテロ半導体領域9および第二のヘテロ半導体領域10のドレイン領域2との接合面に対向する対面にはソース電極12が、SiC基板1にはドレイン電極11が接続するように形成されている。なお、8はキャップ絶縁層である。このように本実施の形態では、第一導電型の半導体基体(N+型炭化珪素基板1と、N−型炭化珪素エピタキシャル層によるドレイン領域2)と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10と、第一のヘテロ半導体領域9と前記半導体基体との接合部にゲート絶縁膜6を介して形成されたゲート電極7と、第一のヘテロ半導体領域9と接続されたソース電極12と、前記半導体基体とオーミック接続されたドレイン電極11とを有する半導体装置において、第二のヘテロ半導体領域10の表面の所定の位置に、第一のヘテロ半導体領域9と電気的に接続された第一導電型のN+型ソースコンタクト領域23が形成されている。本実施の形態による特徴としては、N+型ソースコンタクト領域23が広く形成されているため、ソース電極12と第一のヘテロ半導体領域9とが電気的に低抵抗で接続され、ソース電極12とのコンタクト抵抗が低減される効果を有する。
また、本実施の形態においては、図1に示すように、ドレイン領域2の表層部に溝5を形成して、その溝5の中にゲート絶縁膜6を介してゲート電極7が形成されている、いわゆるトレンチ型の構成であるが、ドレイン領域2には溝5を形成しない、いわゆるプレーナ型の構成でもかまわない。さらに、本実施の形態においては、平面レイアウトは図3に示されたものとは異なる。すなわち、本実施の形態においては、コンタクト領域13は設けられておらず、N+型ソースコンタクト領域23は、基本単位素子すべてに同じ面積、配置で設けられている。なお、本実施の形態においても上記実施の形態と同様にコンタクト領域13を設けることも可能である。
図11は本発明の第七の実施の形態を説明する素子部断面構造図である。図には単位セルを2個対向して並べた断面に相当する。実際にはこれらのセルが複数個並列に接続されて素子を形成するが、これらの断面構造を用いて代表して説明する。本実施の形熊においては、炭化珪素(SiC)を基板材料とした半導体装置を一例として説明する。例えばポリタイプが4HタイプのN+型SiC基板1上にN−型のSiCエピタキシャル層からなるドレイン領域2が形成され、ドレイン頒域2の基板1との接合面に対向する主面に接するように、例えばN型の多結晶(ポリ)シリコン(Si)からなる第一のヘテロ半導体領域9とP型の多結晶シリコンからなる第二のヘテロ半導体領域10とが形成されている。つまり、ドレイン領域2と第一のヘテロ半導体領域9および第二のヘテロ半導体領域10との接合部は、SiCと多結晶シリコンとのバンドギャッブが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域9とドレイン領域2との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜6が形成されている。また、ゲート絶縁膜6上にはゲート電極7が形成され、第一のヘテロ半導体領域9および第二のヘテロ半導体領域10のドレイン領域2との接合面に対向する対面にはソース電極12が、SiC基板1にはドレイン電極11が接続するように形成されている。なお、8はキャップ絶縁層である。このように本実施の形態では、第一導電型の半導体基体(N+型炭化珪素基板1と、N−型炭化珪素エピタキシャル層によるドレイン領域2)と、前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域9及び第二のヘテロ半導体領域10と、第一のヘテロ半導体領域9と前記半導体基体との接合部にゲート絶縁膜6を介して形成されたゲート電極7と、第一のヘテロ半導体領域9と接続されたソース電極12と、前記半導体基体とオーミック接続されたドレイン電極11とを有する半導体装置において、第二のヘテロ半導体領域10の表面の所定の位置に、第一のヘテロ半導体領域9と電気的に接続された第一導電型のN+型ソースコンタクト領域23が形成されている。本実施の形態による特徴としては、N+型ソースコンタクト領域23が広く形成されているため、ソース電極12と第一のヘテロ半導体領域9とが電気的に低抵抗で接続され、ソース電極12とのコンタクト抵抗が低減される効果を有する。
また、本実施の形態においては、図1に示すように、ドレイン領域2の表層部に溝5を形成して、その溝5の中にゲート絶縁膜6を介してゲート電極7が形成されている、いわゆるトレンチ型の構成であるが、ドレイン領域2には溝5を形成しない、いわゆるプレーナ型の構成でもかまわない。さらに、本実施の形態においては、平面レイアウトは図3に示されたものとは異なる。すなわち、本実施の形態においては、コンタクト領域13は設けられておらず、N+型ソースコンタクト領域23は、基本単位素子すべてに同じ面積、配置で設けられている。なお、本実施の形態においても上記実施の形態と同様にコンタクト領域13を設けることも可能である。
次に、図11に示した本実施の形態の半導体装置の製造工程を、図12(a)〜図14(l)を用いて説明する。図12(a)〜図14(l)は、本実施の形態を説明する製造工程断面図である。
図12(a)においては、N+型SiC基板1上にN−型SiCエピタキシャル層からなるドレイン領域2が形成されている。このドレイン領域2上に多結晶シリコンからなるヘテロ半導体領域3を形成する。
次に、図12(b)に示すように、ヘテロ半導体領域3上に窒化シリコン膜等からなるマスク層4を形成し、所望の箇所をパターニングし、開口部41を形成する。ここで、マスク層4は窒化シリコン膜としたが、以下で説明するエッチングの条件に合わせ、酸化膜のデポ膜やレジスト等との積層構造になっていてもかまわない。少なくとも窒化シリコン膜があることが要点となる。
次に、図12(c)に示すように、該パターニングされた開口部41に異方性エッチング等によりヘテロ半導体領域3に溝5を形成する。図においては、同時にSiCからなるドレイン領域2もエッチングされているが、SiCドレイン領域2はエッチングされなくてもかまわない。
次に、図12(d)に示すように、形成した溝5にゲート絶縁膜6を形成し、さらに多結晶シリコン等によりゲート電極7を形成する。
図12(a)においては、N+型SiC基板1上にN−型SiCエピタキシャル層からなるドレイン領域2が形成されている。このドレイン領域2上に多結晶シリコンからなるヘテロ半導体領域3を形成する。
次に、図12(b)に示すように、ヘテロ半導体領域3上に窒化シリコン膜等からなるマスク層4を形成し、所望の箇所をパターニングし、開口部41を形成する。ここで、マスク層4は窒化シリコン膜としたが、以下で説明するエッチングの条件に合わせ、酸化膜のデポ膜やレジスト等との積層構造になっていてもかまわない。少なくとも窒化シリコン膜があることが要点となる。
次に、図12(c)に示すように、該パターニングされた開口部41に異方性エッチング等によりヘテロ半導体領域3に溝5を形成する。図においては、同時にSiCからなるドレイン領域2もエッチングされているが、SiCドレイン領域2はエッチングされなくてもかまわない。
次に、図12(d)に示すように、形成した溝5にゲート絶縁膜6を形成し、さらに多結晶シリコン等によりゲート電極7を形成する。
次に、図13(e)に示すように、この多結晶シリコンからなるゲート電極7を異方性エッチング等により全面エッチバックし、溝5の内部に残るのみとする。ここで、このゲート電極平坦化プロセスは、CMP(ケミカル・メカニカル・ポリッシュ)等の研磨により行ってもかまわない。これらの工程においてもマスク層4を構成する窒化シリコン膜が残っていることが要点である。
次に、図13(f)に示すように、このパターニングされたマスク層4を用いて、ゲート電極7の上部に熱酸化によりキャップ絶縁層8を形成する。ここでの要点は、このマスク層4により形成される熱酸化膜からなるキャップ絶縁層8の横方向の寸法は溝の寸法に対し、わずかに幅広になっている。キャップ絶縁層8は、所謂バーズビーク形状をなし、マスク層4である窒化シリコン膜の端部にわずかに潜り込んだ形となる。
次に、図13(f)に示すように、このパターニングされたマスク層4を用いて、ゲート電極7の上部に熱酸化によりキャップ絶縁層8を形成する。ここでの要点は、このマスク層4により形成される熱酸化膜からなるキャップ絶縁層8の横方向の寸法は溝の寸法に対し、わずかに幅広になっている。キャップ絶縁層8は、所謂バーズビーク形状をなし、マスク層4である窒化シリコン膜の端部にわずかに潜り込んだ形となる。
次に、図13(g)に示すように、マスク層4をエッチングにより除去する。
次に、図13(h)に示すように、このキャップ絶縁層8をマスクとして、ヘテロ半導体領域3である多結晶シリコン層をP型とする不純物をイオン注入する。不純物としてはボロン等が代表例である。ここで説明の順序が逆になるが、あらかじめヘテロ半導体領域3にはN型になるように不純物を導入しておく。このようにN型の多結晶シリコン層に対し、キャップ絶縁層8の庇ごしにP型不純物を導入することで、図14(i)に示すように、極く狭いN型の第一のヘテロ半導体領域9および第二のヘテロ半導体領域10を形成することが可能になる。
次に、図14(j)に示すように、マスク層17をキャップ絶縁層8よりも広い開口部を持つようにパターニングする。ここでマスク層17は、レジスト等を用いることができる。
次に、図14(k)に示すように、このマスク層17ごしにN型の不純物、例えばAs(砒素)等を注入する。
次に、図14(l)に示すように、マスク層17が除去する。これにより導入されたN型の不純物により第二のヘテロ半導体領域10の表面の所望の位置にN+型ソースコンタクト領域23が形成される。このN+型ソースコンタクト領域23は、第一のヘテロ半導体領域9と電気的に接続されるように形成される。
次に、図14(j)に示すように、マスク層17をキャップ絶縁層8よりも広い開口部を持つようにパターニングする。ここでマスク層17は、レジスト等を用いることができる。
次に、図14(k)に示すように、このマスク層17ごしにN型の不純物、例えばAs(砒素)等を注入する。
次に、図14(l)に示すように、マスク層17が除去する。これにより導入されたN型の不純物により第二のヘテロ半導体領域10の表面の所望の位置にN+型ソースコンタクト領域23が形成される。このN+型ソースコンタクト領域23は、第一のヘテロ半導体領域9と電気的に接続されるように形成される。
最後に、図11に示すように、SiC基板1に接してオーミック接合となるように金属によるドレイン電極11を形成し、多結晶シリコンからなるヘテロ半導体領域9、10に接続されるソース電極12を形成し、素子の断面構造が完成する。
(第八の実施の形態)
図15は本発明の第八の実施の形態を説明するコンタクト部断面構造図である。図は構造単位セルが2つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが4HタイプのN+型SiC基板21上にN−型のSiCエピタキシャル層からなるドレイン領域22が形成され、ドレイン領域22の基板21との接合面に対向する主面に接するように、例えばN型の多結晶シリコンからなる第一のヘテロ半導体領域23とP型の多結晶シリコンからなる第二のヘテロ半導体領域24とが形成されている。つまり、ドレイン領域22と第一のヘテロ半導体領域23および第二のヘテロ半導体領域24との接合部は、SiCと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域23とドレイン領域22との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜27が形成されている。また、ゲート絶縁膜27上にはゲート電極28が、第一のヘテロ半導体領域23および第二のヘテロ半導体領域24のドレイン領域22との接合面に対向する対面にはソース電極29が、基板21にはドレイン電極30が接続するように形成されている。
図15は本発明の第八の実施の形態を説明するコンタクト部断面構造図である。図は構造単位セルが2つ対面した断面図である。本実施の形態においては、炭化珪素を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが4HタイプのN+型SiC基板21上にN−型のSiCエピタキシャル層からなるドレイン領域22が形成され、ドレイン領域22の基板21との接合面に対向する主面に接するように、例えばN型の多結晶シリコンからなる第一のヘテロ半導体領域23とP型の多結晶シリコンからなる第二のヘテロ半導体領域24とが形成されている。つまり、ドレイン領域22と第一のヘテロ半導体領域23および第二のヘテロ半導体領域24との接合部は、SiCと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域23とドレイン領域22との接合面に共に接するように、例えばシリコン酸化膜からなるゲート絶縁膜27が形成されている。また、ゲート絶縁膜27上にはゲート電極28が、第一のヘテロ半導体領域23および第二のヘテロ半導体領域24のドレイン領域22との接合面に対向する対面にはソース電極29が、基板21にはドレイン電極30が接続するように形成されている。
また、ドレイン領域22上に形成された多結晶シリコン層は、ドレイン領域22に接する部位は第二導電型のP型になっており、第二のヘテロ半導体領域24を形成している。そして、該第二のヘテロ半導体領域24の上部においては、層間分離膜25を介して第一導電型のN型の多結晶シリコンからなるコンタクト領域26が形成されている。ゲート絶縁膜27に近接した部位では、N型の狭い第一のヘテロ半導体領域23が形成されている。この第一のヘテロ半導体領域23は電気的に低抵抗でコンタクト領域26と接続されている。このように2層の多結晶シリコンにより層状に導電型の異なる領域を有することで、第二のヘテロ半導体領域24とドレイン領域22とのヘテロ界面における素子の遮断特性は維持しつつ、表面のコンタクト領域26が直接、広い面積でソース電極29と接触している構成となっている。このような構成とすることで、ドレイン領域22にたとえ電界緩和領域を形成しなくても、遮断特性が優れ、低オン抵抗の素子を提供できる効果がある。
(第九の実施の形態)
図16は本発明の第九の実施の形態を説明するコンタクト部断面構造図である。図15に示した構造では、ソース電極29がコンタクト領域26のみとコンタクトしていたが、図16の構造では、ソース電極29はコンタクト領域26および第二のヘテロ半導体領域24とコンタクトしている。
図15の構造では、上層の層間絶縁膜の所定部分のみ除去してソース電極29をコンタクト領域26とコンタクトさせたが、図16の構造では、上層の層間絶縁膜、コンタクト領域26並びに層間絶縁膜25を除去してソース電極29をコンタクト領域26および第二のヘテロ半導体領域24とコンタクトさせている。
なお、上記第二及び第三の実施の形態では、耐圧を向上させるためのP型多結晶シリコンからなる第二のヘテロ半導体領域10と、第二のヘテロ半導体領域10の上に形成されたソース電極12とコンタクトを取るためのN型多結晶シリコンからなる第一のヘテロ半導体領域9とが接触して形成されているが、上記第八及び第九の実施の形態のように、層間絶縁膜25を設けてもよい。すなわち、第八及び第九の実施の形態では、第一のヘテロ半導体領域23のコンタクト領域26の下に、第二のヘテロ半導体領域24が形成され、該第一のヘテロ半導体領域23と、該第二のヘテロ半導体領域24とは別の層から形成され、該第一のヘテロ半導体領域23と、該第二のヘテロ半導体領域24との間に層間絶縁膜25が形成されている。
(第九の実施の形態)
図16は本発明の第九の実施の形態を説明するコンタクト部断面構造図である。図15に示した構造では、ソース電極29がコンタクト領域26のみとコンタクトしていたが、図16の構造では、ソース電極29はコンタクト領域26および第二のヘテロ半導体領域24とコンタクトしている。
図15の構造では、上層の層間絶縁膜の所定部分のみ除去してソース電極29をコンタクト領域26とコンタクトさせたが、図16の構造では、上層の層間絶縁膜、コンタクト領域26並びに層間絶縁膜25を除去してソース電極29をコンタクト領域26および第二のヘテロ半導体領域24とコンタクトさせている。
なお、上記第二及び第三の実施の形態では、耐圧を向上させるためのP型多結晶シリコンからなる第二のヘテロ半導体領域10と、第二のヘテロ半導体領域10の上に形成されたソース電極12とコンタクトを取るためのN型多結晶シリコンからなる第一のヘテロ半導体領域9とが接触して形成されているが、上記第八及び第九の実施の形態のように、層間絶縁膜25を設けてもよい。すなわち、第八及び第九の実施の形態では、第一のヘテロ半導体領域23のコンタクト領域26の下に、第二のヘテロ半導体領域24が形成され、該第一のヘテロ半導体領域23と、該第二のヘテロ半導体領域24とは別の層から形成され、該第一のヘテロ半導体領域23と、該第二のヘテロ半導体領域24との間に層間絶縁膜25が形成されている。
以上、第一の実施の形熊乃至第九の実施の形熊においては、SiCを基板材料とした半導体装置を一例として説明したが、基板材料は窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての実施の形態において、SiCのポリタイプとして4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでもかまわない。また、全ての実施の形熊において、ドレイン電極11(30)とソース電極12(29)とをドレイン領域2(22)を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極11(30)とソース電極12(29)とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。また、第一のヘテロ半導体領域9(23)、第二のヘテロ半導体領域10(24)に用いる材料として多結晶シリコンを用いた例で説明したが、SiCとヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域2(22)としてN型のSiCを、第一のヘテロ半導体領域9(23)としてN型の多結晶シリコンを用いて説明しているが、それぞれN型のSiCとP型の多結晶シリコン、P型のSiCとP型の多結晶シリコン、P型のSiCとN型の多結晶シリコンのいかなる組み合わせでもよい。さらに発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
1…基板 2…ドレイン領域
3…ヘテロ半導体領域 4…マスク層
5…溝
6…ゲート絶縁膜 7…ゲート電極
8…キャップ絶縁層 9…第一のへテロ半導体領域
10…第二のヘテロ半導体領域 11…ドレイン電極
12…ソース電極 13…コンタクト領域
14…電解緩和領域 15…層間絶縁膜
16…コンタクトホール 17…マスク層
21…基板領域 22…ドレイン領域
23…第一のヘテロ半導体領域 24…第二のヘテロ半導体領域
25…層間分離膜 26…コンタクト領域
27…ゲート絶縁膜 28…ゲート電極
29…ソース電極 30…ドレイン電極
41…開口部
3…ヘテロ半導体領域 4…マスク層
5…溝
6…ゲート絶縁膜 7…ゲート電極
8…キャップ絶縁層 9…第一のへテロ半導体領域
10…第二のヘテロ半導体領域 11…ドレイン電極
12…ソース電極 13…コンタクト領域
14…電解緩和領域 15…層間絶縁膜
16…コンタクトホール 17…マスク層
21…基板領域 22…ドレイン領域
23…第一のヘテロ半導体領域 24…第二のヘテロ半導体領域
25…層間分離膜 26…コンタクト領域
27…ゲート絶縁膜 28…ゲート電極
29…ソース電極 30…ドレイン電極
41…開口部
Claims (11)
- 第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置において、
該半導体装置が複数の基本単位セルの並列接続により形成され、
前記第一のヘテロ半導体領域の少なくとも前記ソース電極とコンタクトする側に、前記ソース電極とコンタクトするために面積を拡大させた前記第一のヘテロ半導体領域のコンタクト領域を設けたことを特徴とする半導体装置。 - 前記第一のヘテロ半導体領域と前記半導体基体とが接する第一のヘテロ接合と対向する側では、前記第一のヘテロ半導体領域の占有する割合が、前記第一のへテロ接合の占有する割合よりも大きいことを特徴とする請求項1記載の半導体装置。
- 前記第一のヘテロ半導体領域のコンタクト領域の下に、前記第二のヘテロ半導体領域が形成されていることを特徴とする請求項1または2記載の半導体装置。
- 前記第一のヘテロ半導体領域のコンタクト領域の下に、前記第二のヘテロ半導体領域が形成され、
該第一のヘテロ半導体領域と、該第二のヘテロ半導体領域とは別の層から形成されていることを特徴とする請求項1乃至3のいずれか記載の半導体装置。 - 前記第一のヘテロ半導体領域のコンタクト領域の下に、前記第二のヘテロ半導体領域が形成され、
該第一のヘテロ半導体領域と、該第二のヘテロ半導体領域とは別の層から形成され、該第一のヘテロ半導体領域と、該第二のヘテロ半導体領域との間に絶縁層が形成されていることを特徴とする請求項1乃至3のいずれか記載の半導体装置。 - 前記第一のヘテロ半導体領域と前記コンタクト領域とは連続した同一部材により形成されていることを特徴とする請求項1乃至5のいずれか記載の半導体装置。
- 少なくとも前記コンタクト領域の直下の、前記半導体基体の表面に第二導電型の電界緩和領域が形成されていることを特徴とする請求項1乃至6のいずれか記載の半導体装置。
- 前記第一及び第二のヘテロ半導体領域と前記半導体基体とが接する前記第一及び第二のヘテロ接合と対向する側では、それぞれ前記第一のヘテロ半導体領域及び第二のヘテロ半導体領域が前記ソース電極とコンタクトしていることを特徴とする請求項1乃至7のいずれか記載の半導体装置。
- 第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なる第一のヘテロ半導体領域及び第二のヘテロ半導体領域と、
前記第一のヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記第一のヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置において、
第二のヘテロ半導体領域の表面の所定の位置に、第一のヘテロ半導体領域と電気的に接続された第一導電型のソースコンタクト領域が形成されていることを特徴とする半導体装置。 - 前記半導体基体が炭化珪素からなり、
前記第一、第二のヘテロ半導体領域の少なくとも一方が多結晶シリコン、アモルファスシリコン、単結晶シリコンの少なくとも一つからなり、
前記第一のヘテロ半導体領域、第二のヘテロ半導体領域は、それぞれ選択的に不純物が導入されて第一及び第二導電型となっていることを特徴とする請求項1乃至9のいずれか記載の半導体装置。 - 前記コンタクト領域を含む前記第一のヘテロ半導体領域は、格子状の平面レイアウトを有することを特徴とする請求項1乃至10のいずれか記載の半導体装置。
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-
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