JP3945368B2 - 炭化珪素半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素を基板材料としたFET(電界効果トランジスタ)の炭化珪素半導体装置に関する。
【0002】
【従来の技術】
従来、この種の装置としては、例えば以下に示す文献に記載されものが知られている(特許文献1参照)。
【0003】
図10は従来の接合型電界効果トランジスタ(以下、JFETと記す)の炭化珪素半導体装置の概略的な断面構造を示す図である。図10において、N+ 型の炭化珪素から成る半導体基板101上には、N- 型のドレイン領域102が形成されている。ドレイン領域102の表層部には、P型のゲート領域103がN+ 型のソース領域104を挟み込むように形成されている。また、ゲート電極105が、ゲート領域103に接するように形成され、ソース電極106がソース領域104に接するように形成され、半導体基板101の裏面には、ドレイン電極107が形成されている。
【0004】
次に、このJFETの動作について説明する。
【0005】
例えば、ソース電極106を接地し、ドレイン電極107に正電位を印加した状態で、ゲート電極105に接地もしくは負電位を印加した場合には、ドレイン領域102とゲート領域103は逆バイアス状態となる。これにより、ゲート領域103に挟まれたドレイン領域102は、ゲート領域103との接合界面からそれぞれ伸びた空乏層によって空乏化され、素子は遮断状態となる。
【0006】
一方、ゲート電極105に適当な正電位を印加すると、ゲート領域103に挟まれたドレイン領域102にゲート領域との接合界面から伸びていた空乏層が後退する。これにより、ソース領域104からドレイン領域102に電子が流れ、ドレイン電極107からソース電極106に向かって電流が流れる。このように、図10に示す従来のJFETでは、電圧駆動型の多数キャリアデバイスとしてのスイッチング素子として機能する。
【0007】
【特許文献1】
特開平10−294471号公報(第3−4頁、図1)
【0008】
【発明が解決しようとする課題】
しかしながら、図10に示すような従来構造では、ゲート領域103とソース領域104がPN接合を形成している。このため、PN接合の拡散電位以上の電位がゲート電極105に印加された場合には、ゲート領域53とソース領域54の間で電流が流れる。このように、導通状態において、定常的にゲート電流が流れる素子の場合は、ターンオン並びにターンオフ時のゲート容量を充電する際にしか電流が流れない電圧駆動型の素子に比べて、高い出力電力を要するゲート駆動回路が必要となる。このため、ゲート駆動回路のサイズやコストが大きくなってしまうという問題を有していた。
【0009】
このような問題を回避するためには、ゲート駆動電位を、ゲート領域103との接合界面からドレイン領域102に伸びていた空乏層が完全に後退する電圧、いわゆるしきい値電位以上に設定し、かつ、ゲート領域103とソース領域104間のPN接合の拡散電位以下に設定する必要がある。しかし、ゲート電極105を接地電位とした状態でもオフ状態を維持可能なノーマリオフ型の素子として使用した場合には、しきい値電位と拡散電位の差が小さいことから、導通状態時のゲート電位をしきい値電位と拡散電位の間に確実に収まるように設定するのは困難である。すなわち、実際には従来構造で製造されたそれぞれの素子には製造バラツキが生じるため、それぞれの素子に対応して、個々のゲート駆動回路の調整が必要となるからである。
【0010】
さらに、従来構造で製造された素子は一温度条件だけでなく、周囲温度の変化や自己発熱によって広い温度範囲で使用される。また、上記しきい値電位並びに拡散電位は温度依存性がある。これらのことから、全温度範囲において導通状態時のゲート電位をしきい値電位と拡散電位の間に確実に収まるように設定しようとすると、さらに複雑な制御回路が必要となる。
【0011】
また、上記問題を解決するために、例えば図11に示すように、ゲート領域103とドレイン領域102並びにソース領域104との間にゲート絶縁膜110を形成し、ゲート領域103とソース領域104との間にPN接合が形成されない構造が容易に考えられる。このような構造とした場合には、導通状態において定常的に流れるゲート電流を回避することはできる。
【0012】
しかし、ゲート絶縁膜110がドレイン領域102と接しているため、遮断状態においてドレイン電極107に正電圧が印加された状態においては、ゲート絶縁膜110はドレイン電界にさらされてしまう。このとき、図11に示すゲート絶縁膜110が例えばシリコン酸化膜で形成され、さらに、ドレイン電極107に高電圧が印加されている場合には、炭化珪素を材料とするドレイン領域105が臨界電界に達する前に、ゲート絶縁膜110が絶縁破壊電界に達してしまう。このため、ゲート絶縁膜110の絶縁破壊電圧で素子の耐圧が制限されてしまうといった別の問題を招くことになる。
【0013】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、定常導通状態においてゲート電流が流れるのを防止し、かつ素子の耐圧低下を回避した炭化珪素半導体装置を提供することにある。
【0014】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第1導電型の炭化珪素半導体からなるドレイン領域と、前記ドレイン領域の一主面に、互いに対向して配置形成された溝と、前記溝の内周面に形成され、前記炭化珪素半導体とはバンドギャップが異なり、前記ドレイン領域とヘテロ接合を形成し、前記ヘテロ接合は、炭化珪素半導体装置の遮断状態時にはその界面に伝導キャリアに対するエネルギー障壁を形成する半導体層からなるドレイン電界緩和層と、前記ドレイン電界緩和層の内周面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の前記溝内部に形成され、前記ソース領域と絶縁分離されたゲート電極と、前記溝に挟まれた前記ドレイン領域の前記一主面の表層部に形成された第1導電型のソース領域とを有することを特徴とする。
【0015】
【発明の効果】
本発明によれば、定常導通状態時にはゲート電流が流れないため、ゲート駆動回路を簡便化することができる。さらに、電界緩和層がドレイン電界を遮蔽するため、絶縁層が絶縁破壊するのを回避することができ、従来と同等の素子耐圧を維持することができる。さらに、素子製造時にドレイン領域への伝導度制御が必要最小限に抑えられるため、製造工程を簡便化できる。
【0016】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【0017】
図1は本発明の第1の実施形態に係る炭化珪素半導体装置の構成を示す図である。図1において、この第1の実施形態の炭化珪素半導体装置は、炭化珪素を半導体基板として用いた電界効果トランジスタ(FET)であり、炭化珪素のポリタイプが例えば4HタイプのN+ 型の炭化珪素から成る半導体基板1上には、N- 型のドレイン領域2が形成され、ドレイン領域2の半導体基板1との接合面に対向する一主面には、互いに対向する溝3が形成されている。溝3に挟まれたドレイン領域2の一主面の表層部には、N+ 型のソース領域4が形成されている。ソース領域4は不純物を導入して形成する方法、もしくはエピタキシャル成長によって形成する方法のいずれであっても形成することができる。
【0018】
溝3の内部には、内壁面に例えばN- 型の多結晶シリコンからなる電界緩和領域5が形成され、さらに電界緩和領域5の内壁面には、例えばシリコン酸化膜から成るゲート絶縁膜6が形成され、ゲート絶縁膜6を介してゲート電極7が形成されている。すなわち、ドレイン領域2と電界緩和領域5の接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。
【0019】
また、ゲート電極7とソース領域4とはゲート絶縁膜6を介して絶縁分離されている。さらに、ゲート絶縁膜6は電界緩和領域5を介して溝3に形成されているため、ドレイン領域2とは接していない。また、ソース領域4にはソース電極8が接触するように形成され、半導体基板1にはドレイン電極9が接触するように形成されている。なお、対面する電界緩和領域5に挟まれたドレイン領域2をチャネル領域10と呼ぶことにする。
【0020】
図1に示すこの実施形態においては、電界緩和領域5がソース領域4とチャネル領域10の双方を挟みこむ構成を例示しているが、例えばソース領域4の一部もしくは全部を電界緩和領域4より高い位置に形成し、挟み込まない構成を採用してもよい。また、図1に示すこの実施形態では、ソース領域4が電界緩和領域5と接している構成を例示しているが、ソース領域4は電界緩和領域5に挟まれていれば接していなくてもよい。
【0021】
次に、図1に示す構成の電界効果トランジスタの動作を説明する。
【0022】
ここで、この実施形態では、例えばソース電極8を接地し、ドレイン電極9に正電位を印加して使用する。まず、ゲート電極7を例えば接地もしくは負電位とした場合には、遮断状態が保持される。すなわち、電界緩和領域5と接するドレイン領域2のヘテロ接合界面には、ヘテロ障壁が形成され、対面する電界緩和領域5間の距離、つまりチャネル領域10の幅が狭い場合には、ソース領域4とドレイン領域2との間には伝導電子に対するエネルギー障壁が形成される。
【0023】
以下、図2〜図6を参照して、多結晶シリコンと炭化珪素とのヘテロ接合の特性を詳細に説明する。
【0024】
図2〜図6は半導体のエネルギーバンド構造を示す図である。図2、図3および図5では、図中左側に電界緩和領域5に対応するN- 型シリコンのエネルギーバンド構造を、右側にチャネル領域10に対応する4HタイプのN- 型炭化珪素のエネルギーバンド構造を示している。また、図4および図6では、図中左側及び右側には電界緩和領域5に対応するN- 型シリコンのエネルギーバンド構造を、中央にはチャネル領域10に対応する4HタイプのN- 型炭化珪素のエネルギーバンド構造を示している。
【0025】
なお、この実施形態においては、電界緩和領域5が多結晶シリコンから成る場合を説明しているが、図2から図6ではシリコンのエネルギーバンド構造を用いて説明する。また、以下の説明ではヘテロ接合の特性を理解し易くするため、ヘテロ接合界面に界面準位が存在しない場合の理想的な半導体へテロ接合のエネルギー準位について例示している。
【0026】
図2はシリコン及び炭化珪素の両者が接触していない状態を示している。図2において、シリコンの電子親和力をχ1、仕事関数(真空準位からフェルミ準位までのエネルギー)をφ1、フェルミエネルギー(伝導帯からフェルミ準位までのエネルギー)をδ1、バンドギャップをEg1としている。同様に、炭化珪素の電子親和力をχ2、仕事関数をφ2、フェルミエネルギーをδ2、バンドギャップをEg2とする。図2に示すように、シリコンと炭化珪素との接合面には、両者の電子親和力χの違いからエネルギー障壁ΔEcが存在し、その関係は式(1)のように示すことができる。
【0027】
【数1】
ΔEc=χ1−χ2 …(1)
一方、図3にはシリコン及び炭化珪素の両者を接触させ、シリコンと炭化珪素のヘテロ接合を形成したエネルギーバンド構造を示している。シリコン及び炭化珪素の両者を接触後も、エネルギー障壁ΔEcは接触前と同様に存在する。このため、シリコン側の接合界面には幅W1の電子の蓄積層が形成され、一方で炭化珪素側の接合界面には幅W2の空乏層が形成されると考えられる。ここで、両接合界面に生じる拡散電位をVD、シリコン側の拡散電位成分をV1、炭化珪素側の拡散電位成分をV2とすると、VDは両者のフェルミ準位のエネルギー差であるから、その関係は式(2)から式(4)のように示される。
【0028】
【数2】
VD=(δ1+ΔEc−δ2)/q …(2)
VD=V1+V2 …(3)
W2=√((2*ε0*ε2*V2)/(q*N2)) …(4)
ここで、ε0は真空中の誘電率、ε2は炭化珪素の比誘電率、N2は炭化珪素のイオン化不純物濃度を表す。なお、上記式は、バンド不連続のモデルとしてAndersonの電子親和力に基づいており、理想的状態でさらに歪みの効果は考慮していない。
【0029】
上記したエネルギーバンド構造に基づいて、図1に示す構成における、電界緩和領域5とチャネル領域10の接合界面におけるエネルギーバンド構造を図4〜図6に例示する。
【0030】
図4では対面する電界緩和領域5の間隔が狭い場合(実線)と、広い場合(破線)を示している。図4において、電界緩和領域5の間隔を所定の間隔より狭く設計することで、電界緩和領域5に挟まれたチャネル領域10の伝導電子に対するポテンシャルが他のドレイン領域2における伝導電子に対するポテンシャルよりも高められる。すなわち、ソース領域4とドレイン領域2間には、伝導電子に対するポテンシャル障壁が形成されることになる。
【0031】
図5には溝3の底部における電界緩和領域5とドレイン領域2との接合界面のエネルギーバンド構造を示している。図5に示すように、ドレイン電極9にしかるべき正電位が印加された状態では、ヘテロ接合界面のドレイン領域2側には印加したドレイン電位に応じて空乏層が拡がる。それに対して、電界緩和領域5側に存在する電子は、ヘテロ接合界面のエネルギー障壁ΔEcを越えることができず、その接合界面には電子が蓄積される。このため、ドレイン領域2側に拡がる空乏層に見合う電気力線が終端し、電界緩和領域5側にはドレイン電界がシールドされることになる。したがって、電界緩和領域5を形成する多結晶シリコンの厚みが例えば20nm程度と非常に薄い構造でも、ドレイン電界を緩和することが可能となる。
【0032】
これらのことから、図1に示す構成においては、遮断状態を維持し、さらには、ゲート絶縁膜6が電界緩和領域5を介してドレイン領域2とは接しないように形成されているため、ゲート絶縁膜6にはほとんどドレイン電界がかからない。すなわち、ゲート絶縁膜6の絶縁破壊が起こりにくくなっている。
【0033】
次に、遮断状態から導通状態へと転じるべくゲート電極7に正電位を印加した場合に、電界緩和領域5を構成する多結晶シリコン層が薄く形成されていると、ゲート絶縁膜6を介して電界緩和領域5並びにチャネル領域10とのヘテロ接合界面までゲート電界が及ぶ。これにより、チャネル領域10に伝導電子の蓄積層が形成される。すなわち、図6の実線で示すように、対面する電界緩和領域5に挟まれたチャネル領域10のエネルギーバンド構造は変化する。電界緩和領域5側のポテンシャルが押し下げられるとともに、チャネル領域10側のエネルギー障壁も電子の蓄積効果によってポテンシャルが押し下げられる。このため、ソース領域4とドレイン領域2の間に形成されていた伝導電子に対するポテンシャル障壁が低下し、ついにはドレイン電極9とソース電極8との間に電流が流れる。このとき、ゲート電極7とソース領域4とはゲート絶縁膜6によって絶縁分離されているため、定常の導通状態においてはゲート電流が流れない。これにより、簡便なゲート駆動回路によって素子を駆動することが可能となる。
【0034】
次に、導通状態から遮断状態に移行すべく、再びゲート電極7を接地電位もしくは負電位とする。これにより、電界緩和領域5並びにチャネル領域10のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、ポテンシャル障壁は再び図6の破線に示すバンド構造に移行する。すなわち、ソース領域4とドレイン領域2との間に再び伝導電子に対するポテンシャル障壁が形成され、ドレイン領域への伝導電子の流れが止まり、遮断状態となる。
【0035】
上記第1の実施形態は、請求項1又は4に記載された発明に対応した実施形態である。
【0036】
このように、この第1の実施形態の構成では、図10に示す従来構造と同様の動作を実現することができ、しかも従来構造と比べて、次のような作用効果を有する。
【0037】
すなわち、この第1の実施形態においては、ゲート電極7とソース領域4とがゲート絶縁膜6で絶縁分離されているため、定常導通状態時にはゲート電流が流れない。このため、ゲート駆動回路を簡便化することができる。さらに、ゲート絶縁膜6はドレイン領域2と接しないように電界緩和領域5で覆われており、電界緩和領域5がドレイン電界を遮蔽している。このため、ゲート絶縁膜6が絶縁破壊するのを回避することができ、従来と同等の素子耐圧を維持することができる。
【0038】
また、素子製造時に例えばソース領域4をエピタキシャル成長法によって形成した場合には、ドレイン領域への伝導度制御が不要になる。これにより、従来構造に比べてドレイン領域2への伝導度制御が必要最小限に抑えられ、製造工程をを簡便にすることができる。
【0039】
上記効果は、請求項1又は4に記載された技術内容によって達成される効果に相当する。
【0040】
図7〜図9は本発明の第2の実施形態に係る炭化珪素半導体装置の構成を示す図であり、図8は正面図であり、図7は図8のA−A’線に沿った断面図であり、図9は図8のB−B’線に沿った断面図である。
【0041】
図7〜図9において、この第2の実施形態の特徴とするところは、図1に示す構成に比べて、対面する電界緩和領域5に挟まれたドレイン領域2の一主面の表層部に、P型のベース領域71を形成し、このベース領域71はソース電極8に接触し、またベース領域71はソース領域4よりも深く、かつソース領域4を挟みこむように形成されている点にある。
【0042】
上記第2の実施形態は、請求項2,3又は4に記載された発明に対応した実施形態である。
【0043】
このような構造を採用することによって、第2の実施形態では、先の第1の実施形態で得られる効果に加えて、以下に示す効果を得ることができる。すなわち、例えばドレイン電極9に所定の電位が印加され、ドレイン領域2が臨界電界に達してアバランシェ降伏が生じた際に、発生したアバランシェ降伏電流を、ベース領域71を介してソース電極7に容易に排出することが可能となる。特に、ドレイン電極9にインダクタンス負荷を介して電位を印加するL負荷駆動時においては、導通状態から遮断状態に移行する際に、電流が遮断される前にドレイン電位が高まる。しかし、このときにドレイン領域2が臨界電界に達してアバランシェ降伏が生じても、アバランシェ降伏電流をソース電極8に容易に排出することが可能となる。これにより、いわゆるアバランシェ耐量を向上することができる。
【0044】
さらに、ベース領域71がソース領域4よりも深く、かつソース領域4を挟み込むように形成されている。このため、遮断状態において、ベース領域71とドレイン領域2との仕事関数差によって生じる空乏層がソース領域4の直下のチャネル領域10に拡がり、第1の実施形態に比べてさらに遮断性能を向上することができる。
【0045】
上記効果は、請求項2,3又は4に記載された技術内容によって達成される効果に相当する。
【0046】
上記第1ならびに第2の実施形態においては、一例として炭化珪素のポリタイプに4Hタイプを用いて説明したが、6H、3C等その他のポリタイプでも構わない。また、電界緩和領域5に用いるヘテロ半導体材料として多結晶シリコンを用いた例で説明したが、炭化珪素に比べてバンドギャップが小さい材料、ひいては炭化珪素とヘテロ接合を形成する材料であればどのような材料であってもかまわない。さらに、ドレイン領域2としてN型の炭化珪素を、電界緩和領域5としてN型の多結晶シリコンを用いて説明したが、N型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とP型の多結晶シリコン、P型の炭化珪素とN型の多結晶シリコンの如何なる組み合わせであってもよい。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図2】本発明の動作原理を説明するエネルギーバンド構造図である。
【図3】本発明の動作原理を説明するエネルギーバンド構造図である。
【図4】本発明の動作原理を説明する溝側面のエネルギーバンド構造図である。
【図5】本発明の動作原理を説明する溝底部のエネルギーバンド構造図である。
【図6】本発明の動作原理を説明する溝側面のエネルギーバンド構造図である。
【図7】本発明の第2の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。
【図8】本発明の第2の実施形態に係る炭化珪素半導体装置の構成を示す正面図である。
【図9】本発明の第2の実施形態に係る炭化珪素半導体装置の構成を示す別の断面図である。
【図10】従来の炭化珪素半導体装置の構成を示す断面図である。
【図11】従来の炭化珪素半導体装置の他の構成を示す断面図である。
【符号の説明】
1 炭化珪素半導体基板
2 ドレイン領域
3 溝
4 ソース領域
5 電界緩和領域
6 ゲート絶縁膜
7 ゲート電極
8 ソース電極
9 ドレイン電極
10 チャネル領域
71 ベース領域
Claims (4)
- 第1導電型の炭化珪素半導体からなるドレイン領域と、
前記ドレイン領域の一主面に、互いに対向して配置形成された溝と、
前記溝の内周面に形成され、前記炭化珪素半導体とはバンドギャップが異なり、前記ドレイン領域とヘテロ接合を形成し、前記ヘテロ接合は、炭化珪素半導体装置の遮断状態時にはその界面に伝導キャリアに対するエネルギー障壁を形成する半導体層からなるドレイン電界緩和層と、
前記ドレイン電界緩和層の内周面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の前記溝内部に形成され、前記ソース領域と絶縁分離されたゲート電極と、
前記溝に挟まれた前記ドレイン領域の前記一主面の表層部に形成された第1導電型のソース領域と
を有することを特徴とする炭化珪素半導体装置。 - 前記溝に挟まれた前記ドレイン領域の表層部に形成され、前記ソース領域とほぼ同電位に接続された第2導電型のベース領域
を有することを特徴とする請求項1記載の炭化珪素半導体装置。 - 前記ベース領域は、前記ソース領域よりも深く形成され、かつ前記ソース領域を挟み込むように形成されている
ことを特徴とする請求項2記載の炭化珪素半導体装置。 - 前記半導体層は、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれからなる
ことを特徴とする請求項1,2及び3のいずれか1項に記載の炭化珪素半導体装置。
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