CN117613098B - 垂直沟槽型电容耦合栅控结型场效应晶体管及其制备方法 - Google Patents

垂直沟槽型电容耦合栅控结型场效应晶体管及其制备方法 Download PDF

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Abstract

本申请实施例提供了一种垂直沟槽型电容耦合栅控结型场效应晶体管及其制备方法。场效应晶体管包括第一掺杂类型的衬底和外延层、多个重复单元，其中，外延层位于衬底之上，衬底作为漏区；重复单元包括：两个第一掺杂类型的源区，形成于外延层内且在横向间隔设置；沟槽，自外延层的上表面向下形成且沟槽位于两个第一掺杂类型的源区之间；第二掺杂类型的栅，形成在所述沟槽的内壁和底部；其中，栅处于浮空状态；介质层，至少形成在所述栅的内底之上；耦合电容上电极，形成在所述介质层之上；栅由耦合电容上电极间隔介质层间接控制。本申请实施例解决了传统的JFET器件的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题。

Description

垂直沟槽型电容耦合栅控结型场效应晶体管及其制备方法
技术领域
本申请涉及半导体技术领域，具体地，涉及一种垂直沟槽型电容耦合栅控结型场效应晶体管及其制备方法。
背景技术
碳化硅（Silicon Carbide，SiC）材料是第三代宽禁带半导体，其禁带宽度3.2eV远大于传统硅材料1.1eV，临界击穿场强高于硅材料一个数量级，具有耐高温高压的优势，同时其饱和漂移速度快，适合制造快速响应的高温高压功率半导体器件，如VDMOS（VerticalDouble-diffused MOSFET）和JFET（Junction Field-Effect Transistor，JFET）等器件。
结型场效应晶体管（Junction Field-Effect Transistor，JFET）也是一种三端口半导体器件，工作原理为利用栅极加压控制其与沟道的pn结的反偏实现漏极和源极的关断，栅不加压时通常为常开器件，其导通沟道在器件体内。它具有低噪音、小尺寸和高频响应等优点，常应用于开关器件、电源放大器件和数码电子电路中，满足不同电子设备的要求。
CN1238904C为JFET器件，如图1所示，单晶硅SiC基片1，p-型外延层2，n-型外延层3，p+-型半导体层4，n+型源区层5，p+型栅层7，n+型漏区层9，源极10，栅极11，漏极12。JFET器件的导通沟道位于器件内部，导通沟道为n-型外延层3中，导通沟道在半导体材料内内部，避免SiC材料表面迁移率低的问题。由于JFET器件为常开器件，即p+型栅层7（即栅极）上不施压电压情况下，器件是导通的（在图1中用虚线表示电流），必须通过p+型栅层7（即栅极）上施加负电压才能实现器件的关断，限制了其作为功率开关的应用。同时由于p+型栅层7（即栅极）和沟道是pn结的结构，p+型栅层7（即栅极）上无法施加高于3V的电压。对于SiC材料，栅极施加3V以上的电压，栅极和沟道或者源极就会导通，导通电流很大影响漏到源的电流特性，栅极无法施加很高的电压也限制了其作为功率开关的应用。
因此，传统的JFET器件的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题。
在背景技术中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
本申请实施例提供了一种垂直沟槽型电容耦合栅控结型场效应晶体管及其制备方法，以解决传统的JFET器件的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题。
根据本申请实施例的第一个方面，提供了一种垂直沟槽型电容耦合栅控结型场效应晶体管，包括第一掺杂类型的衬底和外延层、多个重复单元，其中，所述外延层位于所述衬底之上，所述衬底作为漏区；所述重复单元包括：
两个第一掺杂类型的源区，形成于所述外延层内且在横向间隔设置；
沟槽，自所述外延层的上表面向下形成且沟槽位于两个第一掺杂类型的源区之间；
第二掺杂类型的栅，形成在所述沟槽的内壁和底部；其中，栅处于浮空状态；
介质层，至少形成在所述栅的内底之上；
耦合电容上电极，形成在所述介质层之上。
根据本申请实施例的第二个方面，提供了一种垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法，包括如下步骤：
在第一掺杂类型的衬底之上形成第一掺杂类型的外延层；
形成多个重复单元，形成重复单元包括以下步骤：
形成两个第一掺杂类型的源区，位于所述外延层内且在横向间隔设置；
形成沟槽，自所述外延层的上表面向下形成且沟槽位于两个第一掺杂类型的源区之间；
形成第二掺杂类型的栅，位于所述沟槽的内壁和底部；
介质层，至少形成在所述栅的内底之上；
耦合电容上电极，形成在所述介质层之上；
栅由耦合电容上电极间隔介质层间接控制。
本申请实施例由于采用以上技术方案，具有以下技术效果：
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管，栅6由耦合电容上电极8间隔介质层7间接控制，在耦合电容上电极8上施加的耦合电容上电极电压通过耦合的方式耦合到栅6上，同时由于栅6浮空状态没有直接连接栅电极，耦合电容上电极8的电位可以抬升到3V以上也不会导致耦合电容上电极8、衬底1、外延层中位于栅6之间的下部分导通。与CN1238904C的JFET器件相比，本申请实施例即使在耦合电容上电极8施加高电压（超过3V，如4V，5V）也不会导通，不会影响器件漏极到源极电流特性。栅6由耦合电容上电极8间隔介质层7间接控制，使得栅6没有电流通过，可靠性高。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1为现有技术的JFET器件的示意图；
图2为现有技术的Trench VDMOS器件的示意图；
图3-1为本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管的第一种实现方式的示意图；
图3-2为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第二种实现方式的示意图；
图3-3为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第三种实现方式的示意图；
图3-4为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第四种实现方式的示意图；
图3-5为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第五种实现方式的示意图；
图3-6为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第六种实现方式的示意图；
图3-7为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第七种实现方式的示意图；
图3-8为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第八种实现方式的示意图；
图3-9为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第九种实现方式的示意图；
图3-10为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的第十种实现方式的示意图；
图4为本申请第二种实现方式的垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法的在衬底之上形成外延层的示意图；
图5为在图4的基础上形成第二掺杂类型欧姆接触区、源区和沟槽的示意图；
图6为在图5的基础上形成沟槽的示意图；
图7为在图6的基础上形成栅的示意图；
图8为在图7的基础上形成介质层的示意图；
图9为在图8的基础上在介质层之上预留耦合电容上电极和源极位置的示意图；
图10为在图9的基础上形成耦合电容上电极和源极的示意图
图11为在图10的基础上形成漏极的示意图；
图12为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的等效电路图；
图13为本申请垂直沟槽型电容耦合栅控结型场效应晶体管导通情况下的电流路径示意图；
图14为本申请垂直沟槽型电容耦合栅控结型场效应晶体管与现有VDMOS技术器件特性对比示意图；
图15为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的示意图；
图16为本申请垂直沟槽型电容耦合栅控结型场效应晶体的耦合电容上电极结构的电势分布；
图17-1、图17-2、图17-3、图17-4、图17-5、图17-6为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的耦合电容上电极10施加不同电压的能带分布图；
图18-1为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的栅6、沟道5和第二掺杂类型欧姆接触区3中的空穴浓度受耦合电容上电极8上施加电压影响，展现出器件工作时各区的载流子浓度分布；
图18-2为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的栅6、沟道5和第二掺杂类型欧姆接触区3中的电子浓度受耦合电容上电极8上施加电压影响，展现出器件工作时各区的载流子浓度分布。
附图标记：
衬底1，外延层2，第二掺杂类型欧姆接触区3，
源区4，沟道5，栅6，
介质层7，耦合电容上电极8，源极9，漏极10，金属硅化物层11。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
传统半导体器件常以第一代半导体材料硅为制造的材料，近年由于第三代宽禁带半导体材料碳化硅的材料优势，如宽禁带、高击穿电压和高热导率等优势，基于第三代半导体材料碳化硅的半导体器件性能较硅基半导体器件表现出明显的性能优势。但由于目前碳化硅材料生长的不成熟性，基于碳化硅材料的半导体器件存在性能和可靠性问题，如靠近碳化硅材料表面的缺陷较多导致碳化硅材料的表面迁移率低，严重影响器件的性能提升，同时碳化硅器件对栅氧的质量要求较高，现有的栅氧质量难以满足可靠性需求。现有技术中的同类型功率器件，导通的沟道是位于碳化硅材料和氧化物的表面，由于碳化硅材料特性，碳化硅和氧化物的表面存在很多电荷和缺陷，影响沟道内载流子的迁移率，使得沟道内载流子迁移率远低于碳化硅材料体迁移率，碳化硅MOSFET的沟道迁移率即表面迁移率约20~40 cm2/V·s，碳化硅材料体迁移率约1000 cm2/V·s，低沟道迁移率影响器件的电流传输特性和导通电阻。同时由于流径器件表面的部分位于栅极氧化物下方，不稳定的陷阱和缺陷中心，会影响到器件栅极工作的可靠性。
现有技术中的同类型功率器件，在器件关断的高漏极电压（击穿条件）下，纵向的外延层-JFET区域-介质层为主要的承压区域。由电位移矢量和电场强度与介电常数的关系D=ε·E可知，半导体内的电位移矢量D半=ε半·E半，与半导体紧邻的介质层内的电位移矢量D介=ε介·E介，在半导体与介质界面处，电位移矢量D是连续的即D半=D介，因此ε半·E半=ε介·E介。对于同一种介质紧邻不同的半导体材料情况，衬底为硅和碳化硅材料时，这两种半导体材料的介电常数ε基本相同（ε硅=11.8，ε碳化硅=9.8），单第三代宽禁带半导体材料碳化硅的临界击穿场强远大于硅材料（E硅=0.23MV/cm，E碳化硅=2.2MV/cm），由ε半·E半=ε介·E介可知碳化硅材料对应的介质层内的电场强度远大于硅材料对应的介质层内的电场强度。因此碳化硅基器件击穿状态下的栅下的介质层（氧化层或highK介质）会存在较高的电场强度，典型值约2×106V/cm，电场强度在兆伏每厘米数量级，介质层中的高场强影响到碳化硅基器件栅极工作的可靠性。
综上，现有技术不仅存在传统碳化硅基结型场效应晶体管的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题，而且还存在导通沟道靠近迁移率低的材料表面导致的器件性能差的技术问题，还存在栅极介质层质量差导致的器件可靠性差的技术问题。
沟槽型垂直导通双扩散的MOSFET（Trench Vertical Double-diffused MOSFET，Trench VDMOS）器件是基于平面型VDMOS的一种改进结构，将栅极通过刻蚀沟槽形成栅的形式，使得栅极深入器件内部来控制沟道的开启和关断，加强了栅极对沟道的控制能力，对比平面型VDMOS器件，可以实现更低的导通电阻Rsp和电流Idsat。
CN113363308A为P沟道的Trench VDMOS的器件结构，如图2所示。多晶硅栅极（Polysilicon gate）为沟槽型的结构，深入器件内部，通过栅氧化层（gate oxide）的MOS电容效应，在n 型基区（n base）靠近沟槽的附近吸引电荷，控制n 型基区（n base）是否反型，控制沟道的开启和关断。器件工作时，n 型基区（n base）的反型沟道受多晶硅栅极（Polysilicon gate）控制靠近栅氧化层（gate oxide）（越靠近polysilicon gate，受栅影响越大），即器件沟槽与栅氧化层（gate oxide）的交界处。即导通沟道有一部分位于P型漂移区（P-drift）内部，另一部分沿着靠近栅氧化层的沟槽的表面。与平面型VDMOS的导通沟道位于器件表面导致的迁移率低问题相同，沟槽型的VDMOS由于沟槽的刻蚀导致沟槽表面与栅氧化层界面处存在的电荷、缺陷和表面散射问题更严重，半导体沟槽表面的载流子迁移率低，造成器件的饱和电流Idsat低，导通电阻Rsp大，影响器件性能限制器件的输出功率和开关速度。Trench VDMOS应用在开关应用和线性应用中都是理想的垂直沟槽型电容耦合栅控结型场效应晶体管，主要应用于电子开关、适配器、驱动带能源和工业控制等。
实施例一
如图3-1所示，本申请第一种实现方式（即实施例一）的垂直沟槽型电容耦合栅控结型场效应晶体管，包括第一掺杂类型的衬底1和外延层2、多个重复单元，其中，所述外延层2位于所述衬底1之上，所述衬底作为漏区；所述重复单元包括：
两个第一掺杂类型的源区4，形成于所述外延层2内且在横向间隔设置；
沟槽，自所述外延层2的上表面向下形成且沟槽位于两个第一掺杂类型的源区4之间；
第二掺杂类型的栅6，形成在所述沟槽的内壁和底部；其中，栅6处于浮空状态；
介质层7，至少形成在所述栅6的内底之上；
耦合电容上电极8，形成在所述介质层7之上。
其中，第二掺杂类型的栅6、第一掺杂类型的外延层2、相邻重复单元的第二掺杂类型的栅6形成JFET区域（即相邻重复单元第二掺杂类型的栅6、外延层位于相邻第二掺杂类型的栅6之间的区域形成JFET区域），JFET区域的栅6由耦合电容上电极8间隔介质层7间接控制。
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管，其JFET区域的栅6由耦合电容上电极8间隔介质层7间接控制，在耦合电容上电极8上施加的耦合电容上电极电压通过耦合的方式耦合到栅6上，同时由于栅6浮空状态没有直接连接栅电极，耦合电容上电极8的电位可以抬升到3V以上也不会导致耦合电容上电极8、衬底1、外延层中位于栅6之间的下部分导通。与CN1238904C的JFET器件相比，本申请实施例即使在耦合电容上电极8施加高电压（超过3V，如4V，5V）也不会导通，不会影响器件漏极到源极电流特性。栅6由耦合电容上电极8间隔介质层7间接控制，使得栅6没有电流通过，可靠性高。
具体的，介质层7所起的作用为防止耦合电容上电极开启注入电流影响器件可靠性，提高工作电压。
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管，既不是传统意义上的JFET器件，也不是传统意义上的Trench VDMOS器件，而是一种新型结构的垂直沟槽型电容耦合栅控结型场效应晶体管。
CN1238904C的JFET器件中，由于耦合电容上电极和沟道是pn结的结构，耦合电容上电极上无法施加高于3V的电压。对于SiC作为衬底的材料，耦合电容上电极施加3V以上的电压，耦合电容上电极和沟道或者源极就会导通，导通电流很大影响漏极到源极的电流特性，耦合电容上电极无法施加很高的电压也限制了其作为功率开关的应用。
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管与传统意义上的JFET器件的本质区别在于：
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管利用电容耦合原理间接控制耦合电容上电极，避免耦合电容上电极向沟道的电流注入，耦合电容上电极可以施加更高的电压来控制沟道，可应用的场景更多。
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管和JFET器件的主要区别如下：
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管是利用电容耦合原理，通过耦合电容上电极8间隔介质层7控制浮空的耦合电容上电极8的电位，从而间接控制沟道开启和关断。
常规JFET器件的顶栅直接接电极，施加高压时，顶栅和沟道的pn结会开启，有电流从顶栅流入沟道造成负面效果。本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管的结构有绝缘的栅介质层阻挡，可以避免这个问题。
实施中，如图3-1所示，垂直沟槽型电容耦合栅控结型场效应晶体管还包括：
漏极10，设置在所述衬底1的下表面；
两个源极9，两个源极9分别形成于两个所述源区4之上；
其中，第一掺杂类型的衬底1、第一掺杂类型的外延层2、两个第一掺杂类型的源区4形成位于衬底1和外延层2内从漏极到两个源极的内部导通路径。
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管，第一掺杂类型的外延层制备了半导体器件的主要结构（栅6、源区4等都是半导体器件的一部分）。由于源区4设置在外延层的上部分。这样，在外延层内自上向下设置了源区4。从而保证了衬底1、外延层2、两个源区4均是第一掺杂类型，因此第一掺杂类型的衬底、第一掺杂类型的外延层、两个第一掺杂类型的源区4形成了位于衬底和外延层内从漏极10到源极9的内部导通路径（在图3-1中用虚线表示），且该内部导通路径全部远离了沟槽的表面。即内部导通路径全部远离半导体材料表面和沟槽的表面，为体内导通，避免了表面迁移率低的问题。本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管的内部导通路径位于垂直沟槽型电容耦合栅控结型场效应晶体管内部且远离沟槽的表面和半导体材料表面，因此保持载流子一直处于高迁移率和漂移速度的状态，垂直沟槽型电容耦合栅控结型场效应晶体管饱和电流Idsat较大，垂直沟槽型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直沟槽型电容耦合栅控结型场效应晶体管性能较佳。
CN116598356A专利申请中的沟槽型的VDMOS中的导通沟道有一部分是位于器件内部的垂直方向，另一部分是沿沟槽表面。即导通沟道有部分在沟槽的表面。导通沟道有部分在沟槽的表面的原因在于：P型漂移区（P-drift）和n 型基区（n base）形成PN结，在不施加电压时，PN结关断。多晶硅栅极（Polysilicon gate）上施加电压时，PN结最靠近多晶硅栅极（Polysilicon gate）的地方，也就是沟槽表面最容易反型形成沟道才能导通，因此导通沟道位于沟槽的表面，也就是沿着沟槽的表面。由于沟槽的刻蚀导致沟槽表面与栅氧化层界面处存在的电荷、缺陷和表面散射问题更严重，半导体沟槽表面的载流子迁移率低，造成器件的饱和电流Idsat低，导通电阻Rsp大，影响器件性能限制器件的输出功率和开关速度。
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管中衬底1、外延层2、两个源区4都是第一掺杂类型，没有形成PN结，本身就能导通，因此形成了位于衬底和外延层内从漏极10到源极9的内部导通路径，该内部导通路径远离半导体材料表面，且该内部导通路径远离了沟槽的表面，即内部导通路径全部远离半导体材料表面和沟槽的表面，为体内导通，避免了表面迁移率低的问题。
实施中，如图3-1所示，所述沟槽为U型的沟槽，对应的，所述介质层7覆盖所述栅6的内表面围成的耦合电容上电极空间，所述介质层（7）覆盖所述栅的顶部；
所述耦合电容上电极8形成在所述耦合电容上电极空间。
通过刻蚀U型的沟槽形成U型的沟槽栅6的形式，使得栅6深入器件内部来控制JFET区域的开启和关断，加强了栅6对JFET区域的控制能力。对比平面型VDMOS器件，可以实现更低的导通电阻Rsp和电流Idsat。
实施中，所述衬底为碳化硅衬底或者硅衬底或者或金刚石衬底或者氧化钾衬底；
所述介质层为高介电常数材料的介质层；
所述耦合电容上电极8为多晶硅电极或金属电极。
现有的金刚石衬底的MOSFET的介质层存在问题，金刚石衬底上通过淀积方法形成的介质层如氧化层质量较差，导致性能较差，使用本器件结构的金刚石垂直沟槽型电容耦合栅控结型场效应晶体管，导通沟道位于器件内，可以解决该问题。MOSFET（金属氧化物半导体场效应晶体管）是一种常见的半导体器件。
氧化钾是第四代半导体材料，可以用于制作电子元件和电子设备，特别是新型可控半导体器件。
具体的，介质层的材料可选用二氧化硅或者high-K介质，使用high-K介质更有利于耦合电容上电极对P+型顶栅的控制，提升器件性能。
具体的，栅6可选P+型和N+型重掺杂多晶硅，降低与耦合电容上电极金属的接触电阻和耦合电容上电极寄生电阻，提升器件性能。
High-K介质是指具有高介电常数（高相对介电常数）的材料。
具体的，第一掺杂类型的衬底1为重掺杂，掺杂浓度很高，作为垂直沟槽型电容耦合栅控结型场效应晶体管的漏区。
实施中，垂直沟槽型电容耦合栅控结型场效应晶体管还包括：
金属硅化物层（图3-1中未示出），形成在所述栅6和所述介质层7之间。
增加耦合电容上电极介质层下的金属硅化物层（简称Silicide层），即金属硅化物层可以在介质层7和栅6中间。这样，介质层7之下的金属硅化物层为金属层，金属层内电场分布均匀，可以优化栅6表面的电场，提高器件可靠性。
实施中，所述栅6的掺杂浓度大于等于1×1016cm-3。
栅的掺杂浓度大于等于1×1016cm-3，保证施加栅极电压时顶栅不会处于耗尽状态，栅内不会出现强电场。
实施中，所述沟道5的掺杂浓度大于所述衬底和外延层的掺杂浓度；
沟道的掺杂浓度大于基底的掺杂浓度，有利于降低器件导通电阻，提升器件性能。
实施例一的垂直沟槽型电容耦合栅控结型场效应晶体管能实现为常关器件和常开器件。
为了实现实施例一的垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件：
通过控制相邻两个重复单元的第二掺杂类型的栅6的掺杂使得在耦合电容上电极8电压为零时，外延层中被相邻两个重复单元的第二掺杂类型的栅6夹着的区域处于耗尽状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
其中，通过调整相邻两个重复单元的第二掺杂类型的栅6的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件时：
如果第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，则：
垂直沟槽型电容耦合栅控结型场效应晶体管不加电压时，垂直沟槽型电容耦合栅控结型场效应晶体管关断；
垂直沟槽型电容耦合栅控结型场效应晶体管加正电压时，垂直沟槽型电容耦合栅控结型场效应晶体管导通。
如果第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，则：
垂直沟槽型电容耦合栅控结型场效应晶体管不加电压时，垂直沟槽型电容耦合栅控结型场效应晶体管关断；
垂直沟槽型电容耦合栅控结型场效应晶体管加负电压时，垂直沟槽型电容耦合栅控结型场效应晶体管导通。
为了实现实施例一的垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件：
通过控制相邻两个重复单元的第二掺杂类型的栅6的掺杂使得在耦合电容上电极8电压为零时，外延层中被相邻两个重复单元的第二掺杂类型的栅6夹着的区域处于导通状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
其中，通过调整相邻两个重复单元的第二掺杂类型的栅6的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件时：
如果第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，则：
垂直沟槽型电容耦合栅控结型场效应晶体管不加电压时，垂直沟槽型电容耦合栅控结型场效应晶体管导通；
垂直沟槽型电容耦合栅控结型场效应晶体管加负电压时，垂直沟槽型电容耦合栅控结型场效应晶体管关断。
如果第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，则：
垂直沟槽型电容耦合栅控结型场效应晶体管不加电压时，垂直沟槽型电容耦合栅控结型场效应晶体管导通；
垂直沟槽型电容耦合栅控结型场效应晶体管加正电压时，垂直沟槽型电容耦合栅控结型场效应晶体管关断。
即被相邻两个重复单元的第二掺杂类型的栅6夹着的区域为外延层中被相邻两个重复单元的第二掺杂类型的栅6夹着的部分。
实施例二
本申请第二种实现方式（实施例二）的垂直沟槽型电容耦合栅控结型场效应晶体管，与第一种实现方式（即实施例一）的垂直沟槽型电容耦合栅控结型场效应晶体管相比，结构上的不同之处在于，如图3-2所示，本申请第二种实现方式（实施例二）的垂直沟槽型电容耦合栅控结型场效应晶体管还包括：
两个第一掺杂类型的沟道5，分别位于两个所述源区4之下。
这样，第二掺杂类型的栅6、第一掺杂类型的沟道5、相邻重复单元的第二掺杂类型的栅6形成JFET区域，JFET区域的栅6由耦合电容上电极8间隔介质层7间接控制。
对应的，如图3-2所示，第一掺杂类型的衬底1、第一掺杂类型的外延层2、两个第一掺杂类型的沟道5、两个第一掺杂类型的源区4形成位于衬底1和外延层2内从漏极到两个源极的内部导通路径。
具体的，沟道5可以通过离子注入的方式形成，也可以采用其他利用原本的基底形成。使得沟道5的掺杂浓度高于外延层2的掺杂浓度。
具体的，第一掺杂类型的沟道5的掺杂浓度高于外延层2的掺杂浓度，使得第一掺杂类型的沟道5的电阻较小，进而使得垂直沟槽型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直沟槽型电容耦合栅控结型场效应晶体管性能较佳。
对应的，实施例二的垂直沟槽型电容耦合栅控结型场效应晶体管能实现为常关器件和常开器件。
为了实现实施例二的垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件：
通过控制相邻两个重复单元的第二掺杂类型的栅6的掺杂使得在耦合电容上电极8电压为零时，被相邻两个重复单元的第二掺杂类型的栅6夹着的沟道5处于耗尽状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
其中，通过调整相邻两个重复单元的第二掺杂类型的栅6的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
为了实现实施例二的垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件：
通过控制相邻两个重复单元的第二掺杂类型的栅6的掺杂使得在耦合电容上电极8电压为零时，被相邻两个重复单元的第二掺杂类型的栅6夹着的沟道5处于导通状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
其中，通过调整相邻两个重复单元的第二掺杂类型的栅6的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
即被相邻两个重复单元的第二掺杂类型的栅6夹着的区域为沟道5。
CN1238904C的JFET器件为常开器件，即栅极上不施压电压情况下，器件是导通的，必须通过栅极上施加负电压才能实现器件的关断，限制了其作为功率开关的应用。
实施例三
本申请第三种实现方式（实施例三）的垂直沟槽型电容耦合栅控结型场效应晶体管，与第一种实现方式（即实施例一）的垂直沟槽型电容耦合栅控结型场效应晶体管相比，结构上的不同之处在于，如图3-3所示，本申请第三种实现方式的垂直沟槽型电容耦合栅控结型场效应晶体管还包括：
两个第二掺杂类型欧姆接触区3，分别位于两个所述源区4的外侧。
其中，第二掺杂类型的栅6、外延层位于第二掺杂类型的栅6和第二掺杂类型欧姆接触区3之间的区域、第二掺杂类型欧姆接触区3形成JFET区域； JFET区域的栅6由耦合电容上电极8间隔介质层7间接控制。
第二掺杂类型欧姆接触区3作用为调节电场提高器件的击穿电压BV，使得器件的可靠性更好。
对应的，如图3-3所示，第一掺杂类型的衬底1、第一掺杂类型的外延层2、两个第一掺杂类型的源区4形成位于衬底1和外延层2内从漏极到两个源极的内部导通路径。
实施例三的垂直沟槽型电容耦合栅控结型场效应晶体管能实现为常关器件和常开器件。
为了实现实施例二的垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件：
通过控制第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂使得在耦合电容上电极8电压为零时，外延层中被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的区域处于耗尽状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
其中，通过调整相邻第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
为了实现实施例三的垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件：
通过控制第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂使得在耦合电容上电极8电压为零时，外延层中被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的区域处于导通状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
其中，通过调整相邻第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
即被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的区域为外延层中被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的区域。
具体的，第二掺杂类型欧姆接触区3可以通过离子注入的方式形成，也可以采用其他利用原本的基底形成。
实施例四
本申请第四种实现方式（实施例四）的垂直沟槽型电容耦合栅控结型场效应晶体管，与第一种实现方式（即实施例一）的垂直沟槽型电容耦合栅控结型场效应晶体管相比，结构上的不同之处在于，如图3-4所示，本申请第四种实现方式（实施例四）的垂直沟槽型电容耦合栅控结型场效应晶体管还包括：
两个第一掺杂类型的沟道5，分别位于两个所述源区4之下；
两个第二掺杂类型欧姆接触区3，分别位于两个所述源区4和沟道5的外侧；
其中，第二掺杂类型的栅6、第一掺杂类型的沟道5、第二掺杂类型欧姆接触区3形成JFET区域，JFET区域的栅6由耦合电容上电极8间隔介质层7间接控制；
所述栅6、沟道5、源区4、第二掺杂类型欧姆接触区3形成在所述外延层2内。
对应的，如图3-4所示，第一掺杂类型的衬底1、第一掺杂类型的外延层2、第一掺杂类型的沟道5、两个第一掺杂类型的源区4形成位于衬底1和外延层2内从漏极到两个源极的内部导通路径。
具体的，第一掺杂类型的衬底1、第一掺杂类型的外延层2、第一掺杂类型的沟道5、两个第一掺杂类型的源区4依次连接。电流从漏极10传输，流过第一掺杂类型的衬底1和第一掺杂类型的外延层2，向左右两侧的第一掺杂类型的沟道5流动，流经左右两侧的源区4，最后被左右两侧的两个源极12收集。
具体的，沟道5可以通过离子注入的方式形成，也可以采用其他利用原本的基底形成。使得沟道5的掺杂浓度高于外延层2的掺杂浓度。
具体的，第一掺杂类型的沟道5的掺杂浓度高于外延层2的掺杂浓度，使得第一掺杂类型的沟道5的电阻较小，进而使得垂直沟槽型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直沟槽型电容耦合栅控结型场效应晶体管性能较佳。
本申请提出一种垂直沟槽型电容耦合栅控制结型场效应晶体管，在器件实施例中，器件可以实现阈值电压3.03V，击穿电压1507V，导通电阻0.12Ω·mm2。本申请垂直沟槽型电容耦合栅控制结型场效应晶体管导通沟道全位于器件内部，受器件界面电荷和低界面迁移率的影响小，与常规碳化硅基VDMOS相比导通电阻改善50%。并且由于介质层收到栅的保护，所以可以减少保护耦合电容上电极的结型场效应区域，可以进一步降低导通电阻。由于沟道的电容耦合效应，本申请的电流在高栅压下饱和，提高了器件的抗短路能力。本申请垂直沟槽型电容耦合栅控制结型场效应晶体管耦合电容上电极为电容耦合栅，利用电容耦合原理工作控制器件工作，电容的电极功函数要求低且耦合电容介质可灵活采用，器件击穿时介质层内典型电场强度约2×105V/cm，低于常规碳化硅器件约一个数量级，对电容耦合介质质量要求低，具有明显地高可靠性、高鲁棒性和生产制造优势。
下面以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明：
P+型欧姆接触区3、N型的沟道5、P+型栅6形成JFET区域，P+型欧姆接触区3和N型的沟道5形成一个PN结、N型的沟道5和P+型栅6形成一个PN结。通过控制耦合电容上电极8的电压，实现沟道5的耗尽和夹断，从而实现内部导通路径的控制，最终实现垂直沟槽型电容耦合栅控结型场效应晶体管的导通和关断的控制。
实施例四的垂直沟槽型电容耦合栅控结型场效应晶体管能实现为常关器件和常开器件。
为了实现实施例四的垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件：
通过控制第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂使得在耦合电容上电极8电压为零时，被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的沟道5处于耗尽状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
其中，通过调整相邻第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件。
为了实现实施例四的垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件：
通过控制第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂使得在耦合电容上电极8电压为零时，被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的沟道5处于导通状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
其中，通过调整相邻第二掺杂类型的栅6和第二掺杂类型欧姆接触区3的掺杂位置和掺杂浓度，实现垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
即被第二掺杂类型的栅6和第二掺杂类型欧姆接触区3夹着的区域为沟道5。
下面以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明：
本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管JFET区域，通过耦合电容上电极8与N型沟道5的自建电场形成的耗尽区，PN结形成的自建电场的耗尽区相连实现N型沟道5的自耗尽和夹断，实现器件的常关功能。即耦合电容上电极8不加压情况下，漏极和源极之间是关断的；耦合电容上电极加压，漏极和源极通道开启。
下面以第一掺杂类型为N型，第二掺杂类型为P型为例，对本申请实施例的垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法进行说明，包括如下步骤：
参照图4，在低阻的SiC N+型衬底1上外延生长N-型外延层2，N+外延层1后续与背面漏极10金属形成欧姆接触，N-型外延层2通过离子注入、热退火、刻蚀和淀积等工艺用于形成器件的主体结构。
参照图5，在图4形成的结构基础上，以器件单个元胞为例，通过光刻版制作光刻胶作为掩模材料，通过离子注入在N-型外延层2上形成P+型欧姆接触区3，N+型欧姆接触区4和N型沟道5。该器件是中间对称的结构，为单个元胞，实际器件由多个同样的该元胞排列组成。
参照图6，在图5形成的结构基础上，通过等离子刻蚀的方式，在单个元胞中间位置，也就是左右两个源极中间部分，刻蚀SiC材料形成沟槽。
参照图7，在图6形成的结构基础上，通过离子注入的方式，在沟槽区域进行离子注入，将沟槽内部靠近沟槽曲面的SiC材料注入形成P+型栅6。沟槽较深时，可采用带角度的离子注入，使沟槽垂直方向的侧壁形成P型。P+型栅6不与外部金属电极连接，为物理上的浮空区域，后续通过耦合电容上电极8加压和介质层7的耦合电容原理，电位耦合到P+型栅6上，再通过JEFT效应控制N型沟道5的开启和关断。P+型栅6注入完成后，该沟槽型垂直沟槽型电容耦合栅控结型场效应晶体管的有源区整体注入完成，通过热退火，各次离子注入被激活并扩散形成各个区域。
参照图8，在图7形成的结构基础上，通过化学气相淀积，在沟槽和晶圆表面淀积介质层7，并通过化学机械抛光的方式将表面研磨平整。介质层可采用氧化层或其它High-K介质，使用High-K介质更有利于耦合电容上电极对P+型栅6和N型沟道5的控制。High-K介质是指具有高介电常数（高相对介电常数）的材料。
参照图9，在图8形成的结构基础上，通过光刻形成光刻胶或者硬掩模的方式，定义需要刻蚀的耦合电容上电极和源极区域，通过等离子刻蚀的方式，刻蚀栅介质形成后续需要淀积金属的沟槽型耦合电容上电极以及源极。
参照图10，在图9形成的结构基础上，淀积金属，在沟槽区域形成耦合电容上电极8，在P+型欧姆接触区3和N+型欧姆接触区4的交界区域形成源极9。其中耦合电容上电极也可通过淀积多晶硅的方式形成多晶硅栅，优势为可通过注调节耦合电容上电极控制能力。
参照图11，在图10形成的结构基础上，器件正面工艺完成后，将整个晶圆的背面做磨片减薄和背面金属化，制作器件的背面漏极10，形成完整器件结构。
下面对本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的工作原理进行详细说明。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管利用SiC宽禁带半导体特性，由于SiC的禁带宽度为3.4电子伏特，所以掺杂导致的P型与N型的SiC的费米能级差能超过3电子伏特，因此SiC PN结能够产生大于3伏特的内建电压，为结型场效应晶体管沟道电流大幅度调制提供了器件物理基础。这个器件物理与沟道掺杂提供的沟道电流有本质不同，这是宽禁带半导体器件物理独有的特性，这是本申请中首次发现的，后文将通过能带图详细说明。
现有技术有三种常见办法调制沟道，一种方法为传统Si MOSFET利用的反型层，结合与硅材料适应较好的热氧生长的高质量二氧化硅，可以大规模生产和应用。
第二种方法为GaAs/AlGaAs和GaN/AlGaN为代表的异质结FET，简称HFET，该器件结构难做增强型，目前通过嵌入栅结构和氟离子注入等方式解决。
第三种为JFET原理，硅基JFET器件由于硅的禁带宽度仅为1.1eV，只能做成常开型的器件，现有的SiC基JFET器件也是常开型，不能直接用作电力电子开关器件。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管结合SiC的宽禁带特性，利用SiC宽禁带形成的高内建电压，实现器件常关的功能，但是阈值电压不超过1V，栅工作电压不超过3V，仍然不能满足电力电子器件的要求。在此基础上本申请发明了电容耦合栅的结构，使得阈值电压可达到3V以上，工作电压可到15V以上，与现有电力电子器件要求完全匹配。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管为垂直器件结构，如图3-4所示，漏极10位于器件底部衬底1的下方，耦合电容上电极8和源极9位于器件顶部。耦合电容上电极采用沟槽结构，耦合电容上电极8外部为介质层7，介质层7外部为栅6，耦合电容上电极8、介质层7和栅6整体构成该垂直沟槽型电容耦合栅控结型场效应晶体管的耦合电容上电极结构。与栅6紧邻的部分为源区4、沟道5，这两部分与外延层2和衬底1构成该垂直沟槽器件结构的导通路径，源区4和沟道5另一侧为第二掺杂类型欧姆接触区3，与源区4共同连接到源极9上。第二掺杂类型欧姆接触区3、沟道5和栅6形成JFET区域。
本申请实施例四（对应图3-4）的垂直沟槽型电容耦合栅控结型场效应晶体管器件的耦合电容上电极等效电路图如图12所示，为电容和结型场效应晶体管耦合电容上电极串联的结构，该电路图中的电容与JFET的半导体结电容共同耦合分压，控制结型场效应晶体管的开启和关断。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管工作时，如图3-4所示，耦合电容上电极8和漏极10上会施加电压，在耦合电容上电极8上施加的电压，会通过介质层7耦合到栅6上，耦合到栅6上的电位，会与接到源极的第二掺杂类型欧姆接触区3，形成JFET器件控制沟道的区域，控制中间沟道开启和关断。
当施加的电压使沟道关断时，JFET区域会处于关断状态，沟道5会处于耗尽状态，耗尽状态下沟道内载流子数量较少，此时漏极10上再施加电压，由于器件的沟道是耗尽的关断状态，漏极10到源极9间没有电流通过或有极小的电流通过。
当施加的电压使沟道开启时，JFET区域会处于导通状态，沟道5会处于导通状态，连接漏极和源极，此时漏极10上再施加电压，由于器件的沟道是导通的开启状态，漏极10到源极9会有电流传输通过，器件工作。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管的阈值电压，可根据掺杂进行调制，当JFET区域通过掺杂调控形成自夹断时，器件耦合电容上电极未施加电压情况下，在本身掺杂自建电场的作用下，沟道5内的载流子会被耗尽形成耗尽区，此时器件为常关器件，JFET区域通过施加正电压才能使耗尽区消失，形成有效沟道进行导通。受碳化硅的宽禁带宽度特性影响，碳化硅材料形成的pn结内建电势大，可实现常关的器件结构。
当JFET区域未形成自夹断时，器件本身就存在沟道为常开的器件，根据JFET的工作原理，需要在JFET的控制区域施加相应的电压，沟道形成耗尽区，使得器件关断。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管器件的导通电阻Rsp主要由JFET区域的电阻R1、外延层2的电阻R2决定，施加在器件漏极10上的电压由两个电阻串联分压，降低各区的电阻对器件整体导通电阻Rsp具有优化作用。
下面对本申请的垂直型电容耦合栅控结型场效应晶体管的器件优势进行说。
本申请的垂直沟槽型电容耦合栅控结型场效应晶体管耦合电容上电极采用耦合电容的方式，其对比传统的宽禁带金属氧化物半导体场效应晶体管具有以下优势：
图13为本申请垂直沟槽型电容耦合栅控结型场效应晶体管导通情况下的电流路径示意图。图14为本申请垂直沟槽型电容耦合栅控结型场效应晶体管与现有VDMOS技术器件特性对比示意图。
如图13所示，带箭头的虚线为场效应晶体管导通情况下的电流路径。如图13所示，本申请的垂直沟槽型电容耦合栅控结型场效应晶体管导通情况下的电流路径位于器件体内，远离半导体材料表面，不会受到材料的低界面迁移率影响。本申请的垂直沟槽型电容耦合栅控结型场效应晶体管性能主要受电容介质的厚度影响，且对电极的功函数要求低，如耦合电容上电极8为多晶硅材料时，N型或P型多晶硅均能起到电容耦合作用，同时电容介质可以灵活采用，如常规材料氧化物或highK介质，也均能起到电容耦合作用。
图14为本申请垂直沟槽型电容耦合栅控结型场效应晶体管与现有VDMOS技术器件特性对比示意图。如图14所示，相同有源区面积情况下，本专利的垂直沟槽型电容耦合栅控结型场效应晶体管具有明显的导通电阻Rsp的优势。
由于本申请垂直沟槽型电容耦合栅控结型场效应晶体管利用电容耦合原理工作，介质作为绝缘层，器件耦合电容上电极电压施加电压时，电位耦合到栅6上，但由于栅6的物理浮空，不会有电流流经介质层7到器件JFET区域的主要控制区域栅6中，如图13所示，器件电流导通路径不通过栅6，因此栅6中不会出现较大电流具有较高的可靠性。在在器件关断的高漏极电压（击穿条件）下，外延层-栅-介质层为主要的承压区域，由于外延层-栅的半导体pn结结构存在，栅中的耗尽区存在固定负电荷，电场线从外延层中的正电荷出发，终止于栅中的负电荷，因此高电场会被屏蔽在半导体结的结界面处。介质层中的电场强度会因为栅的屏蔽效应降低，典型的介质电场强度约2×105V/cm，电场强度低于常规碳化硅VDMOS器件的介质层中的电场强度一个量级，低介质层中的电场强度对保护介质层和提高可靠性有关键作用。
图15为本申请垂直沟槽型电容耦合栅控结型场效应晶体的示意图。
图16为本申请垂直沟槽型电容耦合栅控结型场效应晶体的耦合电容上电极结构的电势分布；图16所示，竖轴为电势分布，横轴为水平方向位置。
其中，图15中横向虚线表示横向方向；图15中横向虚线在垂向虚线以右的部分，对应图16横轴中坐标0向右的部分；图15中横向虚线在垂向虚线以左的部分，对应图16横轴中坐标0向左的部分。
本申请工作器件由于沟道的电容耦合效应，电流在高栅压下饱和。本申请器件的耦合电容上电极电压分压原理为耦合电容上电极8、介质层7和栅6构成的介质层电容C栅，与栅6和沟道5形成的半导体耗尽区形成的结电容C半两个电容串联分压控制沟道开启和关断，当外部栅压为Vgs时，分担到介质电容C栅上的电压为Vgs·C半/（C栅+C半），分担到半导体耗尽区结电容C半上的电压为Vgs·C栅/（C栅+C半）。介质层电容C栅由介质层7的材料和厚度决定为固定值，Vgs开始从0增加时，C栅与半导体自建电场形成的耗尽区结电容C半分压，施加在耦合电容上电极8上的电压Vgs部分耦合到半导体结上，此时耦合到半导体耗尽区结电容C半上的电压百分比C栅/（C栅+C半）最大。随着栅压Vgs的增加以及耦合到半导体耗尽区结电容C半上的电压增加，半导体结电容C半的耗尽区会变窄，结电容C半变大，耦合到半导体耗尽区结电容C半上的电压百分比C栅/（C栅+C半）逐渐变小。直至半导体的耗尽区变窄到一定地步，即紧贴半导体结界面处无法继续变窄，半导体耗尽区结电容C半增加到较大值并保持稳定，后续不会继续增加，此时施加在耦合电容上电极8上的电压Vgs，耦合到栅6上的电位达到最大，器件达到饱和。
图17-1、图17-2、图17-3、图17-4、图17-5、图17-6为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的耦合电容上电极10施加不同电压的能带分布图；竖轴为电势分布，横轴为水平方向位置。
其中，图15中竖向虚线表示垂向方向；图15中横向虚线在垂向虚线以右的部分，对应图17-1、图17-2、图17-3、图17-4、图17-5、图17-6横轴中坐标0向右的部分；图15中横向虚线在垂向虚线以左的部分，对应图17-1、图17-2、图17-3、图17-4、图17-5、图17-6横轴中坐标0向左的部分。
如图17-1、图17-2、图17-3、图17-4、图17-5、图17-6所示，本申请垂直沟槽型电容耦合栅控结型场效应晶体管栅6、沟道5和第二掺杂类型欧姆接触区3中的能带分布，展示出器件耦合电容上电极工作时各区导带、价带、电子和空穴费米能级的相对变化。如图17-1耦合电容上电极8上施加的电压Vgs为0V时，以沟道5为自耗尽状态为例说明，沟道5内的费米能级位于禁带中心，器件处于自耗尽状态，沟道5内的电子和空穴浓度都极低。栅6和第二掺杂类型欧姆接触区3内费米能级位于价带附近，空穴浓度极高，电子浓度极低。当耦合电容上电极8上施加的电压Vgs增加时，栅6内和沟道5内导带和电子费米能级距离逐渐减少，栅6中出现低浓度电子，沟道5内导带距离电子费米能级距离更近，沟道5电子浓度极高可参与导电，形成导电沟道。同时沟道5内价带和空穴费米能级距离逐渐减少，沟道5内出现低浓度空穴。
图18-1为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的栅6、沟道5和第二掺杂类型欧姆接触区3中的空穴浓度受耦合电容上电极8上施加电压影响，展现出器件工作时各区的载流子浓度分布。
图18-2为本申请垂直沟槽型电容耦合栅控结型场效应晶体管的栅6、沟道5和第二掺杂类型欧姆接触区3中的电子浓度受耦合电容上电极8上施加电压影响，展现出器件工作时各区的载流子浓度分布。
如图18-1和图18-2所示，本申请垂直沟槽型电容耦合栅控结型场效应晶体管栅6、沟道5和第二掺杂类型欧姆接触区3中的电子和空穴浓度受耦合电容上电极8上施加电压影响，展现出器件工作时各区的载流子浓度分布。耦合电容上电极8上施加的电压Vgs为0V时，栅6内的空穴浓度极高，电子浓度极低，沟道5由掺杂调制为自耗尽状态时，电子和空穴浓度均很低。随着耦合电容上电极8上施加的电压Vgs增加，由于电容耦合原理，耦合到介质层7电容与栅6和沟道5形成的半导体结电容上的电压降均增加。栅6和沟道5形成的半导体结上电压增加，沟道5内的耗尽区变窄，由耗尽状态转变为未耗尽状态，沟道5内的电子浓度急剧增加，形成导电沟道。同时栅6和沟道5形成的半导体结处的内建电势降低，沟道5的部分电子进入到栅6，栅6的电子浓度从浓度极低到出现低电子浓度，同时栅6的部分空穴进入到沟道5，栅6和沟道5的半导体结界处的空穴浓度增加。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管的转移特性耦合电容上电极和漏极同时施加电压，在耦合电容上电极低压时器件关断电流较小，随着耦合电容上电极电压增加漏极电流增大，耦合电容上电极电压增加到较大时，半导体结电容的大小保持稳定，器件达到饱和。目前的SiC MOSFET器件在Vgs 20V下仍然未表现出电流饱和特性，并且本申请器件的电流的流通路径远离介质表面，也提高了器件的抗短路能力。
本申请垂直沟槽型电容耦合栅控结型场效应晶体管具有明显地高可靠性、高鲁棒性和生产制造优势。
实施例五
图3-5为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第五种实现方式的示意图。本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第五种实现方式与第一种实现方式（即实施例一）的区别在于，沟槽、介质层7和耦合电容上电极8的形状。
如图3-5所示，所述沟槽为横截面为矩形的沟槽，对应的所述介质层7仅覆盖所述栅6的内底，而不覆盖栅6的侧壁；
所述耦合电容上电极8仅形成在所述介质层7之上。
介质层7没有完全覆盖沟槽侧壁，仅在沟槽的内底形成，耦合电容上电极8位于介质层上方，优势为该结构为平面工艺简单易制作。
工作原理：介质层7位于沟槽的内底部，介质层7上方为耦合电容上电极8，耦合电容上电极8通过介质层控制栅6，再控制沟道5开启和关断。
图3-6为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第六种实现方式的示意图。本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第六种实现方式与第二种实现方式（即实施例二）的区别在于，沟槽、介质层7和耦合电容上电极8的形状。
如图3-6所示，所述沟槽为横截面为矩形的沟槽，对应的所述介质层7仅覆盖所述栅6的内底，而不覆盖栅6的侧壁；
所述耦合电容上电极8仅形成在所述介质层7之上。
图3-7为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第七种实现方式的示意图。本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第七种实现方式与第三种实现方式（即实施例三）的区别在于，沟槽、介质层7和耦合电容上电极8的形状。
如图3-7所示，所述沟槽为横截面为矩形的沟槽，对应的所述介质层7仅覆盖所述栅6的内底，而不覆盖栅6的侧壁；
所述耦合电容上电极8仅形成在所述介质层7之上。
图3-8为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第八种实现方式的示意图。本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第八种实现方式与第四种实现方式（即实施例四）的区别在于，沟槽、介质层7和耦合电容上电极8的形状。
如图3-8所示，所述沟槽为横截面为矩形的沟槽，对应的所述介质层7仅覆盖所述栅6的内底，而不覆盖栅6的侧壁；
所述耦合电容上电极8仅形成在所述介质层7之上。
图3-9为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第九种实现方式的示意图。图3-9示出了金属硅化物层11。如图3-9所示，金属硅化物层11形成在所述栅6和所述介质层7之间。
增加耦合电容上电极介质层下的金属硅化物层（简称Silicide层），即金属硅化物层可以在介质层7和栅6中间。这样，介质层7之下的金属硅化物层为金属层，金属层内电场分布均匀，可以优化栅6表面的电场，提高器件可靠性。
图3-10为本申请的垂直沟槽型电容耦合栅控结型场效应晶体管的第十种实现方式的示意图。图3-10示出了金属硅化物层11。如图3-10所示，金属硅化物层11形成在所述栅6和所述介质层7之间。
实施例六
本申请实施例的一种垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法，包括如下步骤：
在第一掺杂类型的衬底1之上形成第一掺杂类型的外延层2；
形成多个重复单元，形成重复单元包括以下步骤：
形成两个第一掺杂类型的源区4，位于所述外延层内且在横向间隔设置；
形成沟槽，自所述外延层的上表面向下形成且沟槽位于两个第一掺杂类型的源区4之间；
形成第二掺杂类型的栅6，位于所述沟槽的内壁和底部；
介质层7，至少形成在所述栅6的内底之上；
耦合电容上电极8，形成在所述介质层7之上。
实施中，形成重复单元还包括以下步骤：
形成两个第一掺杂类型的沟道5，分别位于两个所述源区4之下。
实施中，形成重复单元还包括以下步骤：
形成两个第一掺杂类型的沟道5，分别位于两个所述源区4之下；
形成两个第二掺杂类型欧姆接触区3，分别位于两个所述源区4的外侧。
在本申请及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。
上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (18)

1.一种垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，包括第一掺杂类型的衬底（1）和外延层（2）、多个重复单元，其中，所述外延层位于所述衬底之上，所述衬底作为漏区；所述重复单元包括：
两个第一掺杂类型的源区（4），形成于所述外延层内且在横向间隔设置；
沟槽，自所述外延层的上表面向下形成且沟槽位于两个第一掺杂类型的源区（4）之间；
第二掺杂类型的栅（6），形成在所述沟槽的内壁和底部；其中，栅（6）处于浮空状态；
介质层（7），至少形成在所述栅（6）的内底之上；
耦合电容上电极（8），形成在所述介质层（7）之上；
栅（6）由耦合电容上电极（8）间隔介质层（7）间接控制。
2.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，相邻重复单元第二掺杂类型的栅（6）、外延层位于相邻第二掺杂类型的栅（6）之间的区域形成JFET区域，JFET区域的栅（6）由耦合电容上电极（8）间隔介质层（7）间接控制。
3.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，还包括：
两个第一掺杂类型的沟道（5），分别位于两个所述源区（4）之下；
其中，第二掺杂类型的栅（6）、第一掺杂类型的沟道（5）、相邻重复单元的第二掺杂类型的栅（6）形成JFET区域，JFET区域的栅（6）由耦合电容上电极（8）间隔介质层（7）间接控制。
4.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，还包括：
两个第二掺杂类型欧姆接触区（3），分别位于两个所述源区（4）的外侧；
第二掺杂类型的栅（6）、外延层中位于第二掺杂类型的栅（6）和第二掺杂类型欧姆接触区（3）之间的区域、第二掺杂类型欧姆接触区（3）形成JFET区域； JFET区域的栅（6）由耦合电容上电极（8）间隔介质层（7）间接控制。
5.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，还包括：
两个第一掺杂类型的沟道（5），分别位于两个所述源区（4）之下；
两个第二掺杂类型欧姆接触区（3），分别位于两个所述源区（4）和沟道（5）的外侧；
其中，第二掺杂类型的栅（6）、第一掺杂类型的沟道（5）、第二掺杂类型欧姆接触区（3）形成JFET区域，JFET区域的栅（6）由耦合电容上电极（8）间隔介质层（7）间接控制；
所述栅（6）、沟道（5）、源区（4）、第二掺杂类型欧姆接触区（3）形成在所述外延层（2）内。
6.根据权利要求2或4所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，还包括：
漏极（10），设置在所述衬底的下表面；
两个源极（9），两个源极（9）分别形成于两个所述源区（4）之上；
其中，第一掺杂类型的衬底（1）、第一掺杂类型的外延层（2）、两个第一掺杂类型的源区（4）形成位于衬底（1）和外延层（2）内从漏极到两个源极的内部导通路径。
7.根据权利要求3或5所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，还包括：
漏极（10），设置在所述衬底的下表面；
两个源极（9），两个源极（9）分别形成于两个所述源区（4）之上；
其中，第一掺杂类型的衬底（1）、第一掺杂类型的外延层（2）、两个第一掺杂类型的沟道（5）、两个第一掺杂类型的源区（4）形成位于衬底（1）和外延层（2）内从漏极到两个源极的内部导通路径。
8.根据权利要求1至5任一所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，所述沟槽为U型的沟槽，对应的，所述介质层（7）覆盖所述栅（6）的内表面围成的耦合电容上电极空间，所述介质层（7）覆盖所述栅的顶部；
所述耦合电容上电极（8）形成在所述耦合电容上电极空间。
9.根据权利要求1至5任一所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，所述沟槽为横截面为矩形的沟槽，对应的所述介质层（7）覆盖所述栅（6）的内底；
所述耦合电容上电极（8）形成在所述介质层（7）之上。
10.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，通过控制相邻两个重复单元的第二掺杂类型的栅（6）的掺杂使得在耦合电容上电极（8）电压为零时，被相邻两个重复单元的第二掺杂类型的栅（6）夹着的区域处于耗尽状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件；
或者通过控制相邻两个重复单元的第二掺杂类型的栅（6）的掺杂使得在耦合电容上电极（8）电压为零时，被相邻两个重复单元的第二掺杂类型的栅（6）夹着的区域处于导通状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
11.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，通过控制第二掺杂类型的栅（6）和第二掺杂类型欧姆接触区（3）的掺杂使得在耦合电容上电极（8）电压为零时，被第二掺杂类型的栅（6）和第二掺杂类型欧姆接触区（3）夹着的区域处于耗尽状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常关器件；
或者通过控制第二掺杂类型的栅（6）和第二掺杂类型欧姆接触区（3）的掺杂使得在耦合电容上电极（8）电压为零时，被第二掺杂类型的栅（6）和第二掺杂类型欧姆接触区（3）夹着的区域处于导通状态，垂直沟槽型电容耦合栅控结型场效应晶体管为常开器件。
12.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，所述衬底为碳化硅衬底或者硅衬底或者或金刚石衬底或者氧化钾衬底；
所述介质层为高介电常数材料的介质层；
所述耦合电容上电极（8）为多晶硅电极或金属电极。
13.根据权利要求1至5任一所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，还包括：
金属硅化物层（11），形成在所述栅（6）和所述介质层（7）之间。
14.根据权利要求1所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，所述栅（6）的掺杂浓度大于等于1×1016cm-3。
15.根据权利要求3或5所述的垂直沟槽型电容耦合栅控结型场效应晶体管，其特征在于，所述沟道（5）的掺杂浓度大于所述衬底和外延层的掺杂浓度。
16.一种垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法，其特征在于，包括如下步骤：
在第一掺杂类型的衬底（1）之上形成第一掺杂类型的外延层（2）；
形成多个重复单元，形成重复单元包括以下步骤：
形成两个第一掺杂类型的源区（4），位于所述外延层内且在横向间隔设置；
形成沟槽，自所述外延层的上表面向下形成且沟槽位于两个第一掺杂类型的源区（4）之间；
形成第二掺杂类型的栅（6），位于所述沟槽的内壁和底部；
介质层（7），至少形成在所述栅（6）的内底之上；
耦合电容上电极（8），形成在所述介质层（7）之上。
17.根据权利要求16所述的垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法，其特征在于，形成重复单元还包括以下步骤：
形成两个第一掺杂类型的沟道（5），分别位于两个所述源区（4）之下。
18.根据权利要求16所述的垂直沟槽型电容耦合栅控结型场效应晶体管的制备方法，其特征在于，形成重复单元还包括以下步骤：
形成两个第一掺杂类型的沟道（5），分别位于两个所述源区（4）之下；
形成两个第二掺杂类型欧姆接触区（3），分别位于两个所述源区（4）的外侧。
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