CN117637854B - 垂直型电容耦合栅控结型场效应晶体管及其制备方法 - Google Patents

Abstract

本申请实施例提供了一种垂直型电容耦合栅控结型场效应晶体管及其制备方法。场效应晶体管包括：第一掺杂类型的基底；两个第二掺杂类型的底栅，形成于所述基底内且在横向间隔设置；第二掺杂类型的顶栅，形成于所述基底内，所述顶栅位于两个所述底栅之间间隔的上方且所述顶栅和所述底栅之间具有间隔；介质层，形成于所述基底之上且位于所述顶栅之上的位置；耦合电容上电极，形成在所述介质层之上；顶栅由耦合电容上电极间隔介质层间接控制。本申请实施例解决了传统碳化硅基结型场效应晶体管的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题。

Description

垂直型电容耦合栅控结型场效应晶体管及其制备方法

技术领域

本申请涉及半导体技术领域，具体地，涉及一种垂直型电容耦合栅控结型场效应晶体管及其制备方法。

背景技术

碳化硅（Silicon Carbide，SiC）材料是第三代宽禁带半导体，其禁带宽度3.2eV远大于传统硅材料1.1eV，临界击穿场强高于硅材料一个数量级，具有耐高温高压的优势，同时其饱和漂移速度快，适合制造快速响应的高温高压功率半导体器件，如VDMOS（VerticalDouble-diffused MOSFET）和JFET（Junction Field-Effect Transistor，JFET）等器件。结型场效应晶体管（Junction Field-Effect Transistor，JFET）也是一种三端口半导体器件，工作原理为利用栅极加压控制其与沟道的pn结的反偏实现漏极和源极的关断，栅极不加压时通常为常开器件，其导通沟道在器件体内。它具有低噪音、小尺寸和高频响应等优点，常应用于开关器件、电源放大器件和数码电子电路中，满足不同电子设备的要求。

垂直导通双扩散的MOSFET（Vertical Double-diffused MOSFET，VDMOS）器件是一种垂直型半导体器件，同时具有双极晶体管和普通MOS器件的优点。VDMOS栅极和源极位于器件表面，漏极位于器件背面，其工作原理为栅极控制沟道开启和关断，实现电流从漏极经过体内以及器件表面反型的沟道流向源极，其导通沟道在器件表面。VDMOS在开关应用和线性应用中都是理想的功率器件，主要应用于电子开关、适配器、驱动带能源和工业控制等。

CN1238904C为JFET器件，如图1所示，单晶硅SiC基片1，p-型外延层2，n-型外延层3，p+-型半导体层4，n+型源区层5，p+型栅区层7，n+型漏区层9，源极10，栅极11，漏极12。JFET器件的导通沟道位于器件内部，导通沟道为n-型外延层3中，导通沟道在半导体材料内部，避免SiC材料表面迁移率低的问题。由于JFET器件为常开器件，即p+型栅区层7（即栅极）上不施压电压情况下，器件是导通的（在图1中用虚线表示电流），必须通过p+型栅区层7（即栅极）上施加负电压才能实现器件的关断，限制了其作为功率开关的应用。同时由于p+型栅区层7（即栅极）和沟道是pn结的结构，p+型栅区层7（即栅极）上无法施加高于3V的电压。对于SiC材料，栅极施加3V以上的电压，栅极和沟道或者源极就会导通，导通电流很大影响漏到源的电流特性，栅极无法施加很高的电压也限制了其作为功率开关的应用。

因此，传统碳化硅基结型场效应晶体管的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用，是本领域技术人员急需要解决的技术问题。

在背景技术中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

本申请实施例提供了一种垂直型电容耦合栅控结型场效应晶体管及其制备方法，以解决传统碳化硅基结型场效应晶体管的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题。

根据本申请实施例的第一个方面，提供了一种垂直型电容耦合栅控结型场效应晶体管，包括：

第一掺杂类型的基底；

两个第二掺杂类型的底栅，形成于所述基底内且在横向间隔设置；

第二掺杂类型的顶栅，形成于所述基底内，所述顶栅位于两个所述底栅之间间隔的上方且所述顶栅和所述底栅之间具有间隔；

介质层，形成于所述基底之上且位于所述顶栅之上的位置；

耦合电容上电极，形成在所述介质层之上；

顶栅由耦合电容上电极间隔介质层间接控制。

实施中，顶栅处于浮空状态，耦合电容上电极、介质层和顶栅整体构成场效应晶体管的栅极结构；第二掺杂类型的顶栅、位于所述顶栅和所述底栅之间的部分、底栅形成JFET区域一；两个底栅、位于底栅之间的部分形成JFET区域二；

JFET区域一的顶栅由耦合电容上电极间隔介质层间接控制，使得JFET区域一和JFET区域二由耦合电容上电极间隔介质层控制。

根据本申请实施例的第二个方面，提供了一种垂直型电容耦合栅控结型场效应晶体管的制备方法，包括如下步骤：

形成第一掺杂类型的基底；

形成两个第二掺杂类型的底栅，位于所述基底内且在横向间隔设置；

形成第二掺杂类型的顶栅，形成于所述基底内，所述顶栅位于两个所述底栅之间间隔的上方且所述顶栅和所述底栅之间具有间隔；

形成介质层，形成于所述基底之上且位于所述顶栅之上的位置；

形成耦合电容上电极，形成在所述介质层之上；

形成两个第一掺杂类型的源区，分别位于两个所述底栅之上，两个所述源区与基底位于所述顶栅和所述底栅之间的部分连接；

两个源极，所述源极与同侧的源区连接。

本申请实施例由于采用以上技术方案，具有以下技术效果：

本申请实施例的垂直型电容耦合栅控结型场效应晶体管，顶栅8由耦合电容上电极10间隔介质层9间接控制，在耦合电容上电极10上施加的栅极电压通过耦合的方式耦合到顶栅8上，同时由于顶栅8为浮空状态没有直接连接栅电极，耦合电容上电极10的电位可以抬升到3V以上也不会导致顶栅8、基底位于所述顶栅8和所述底栅3之间的部分、基底位于底栅3之间的部分的导通。与CN1238904C的JFET器件相比，本申请实施例即使在顶栅8施加高电压（超过3V，如4V，5V）也不会导通，不会影响器件漏极到源极电流特性。顶栅8由耦合电容上电极10间隔介质层9间接控制，使得顶栅8没有电流通过，可靠性高。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为现有技术的JFET器件的示意图；

图2为现有技术的SIC VDMOS器件的示意图；

图3-1为本申请实施例的垂直型电容耦合栅控结型场效应晶体管的第一种实现方式的示意图；

图3-2为本申请垂直型电容耦合栅控结型场效应晶体管的第二种实现方式的示意图；

图3-3为本申请垂直型电容耦合栅控结型场效应晶体管的第三种实现方式的示意图；

图3-4为本申请垂直型电容耦合栅控结型场效应晶体管的第四种实现方式的示意图；

图3-5为本申请垂直型电容耦合栅控结型场效应晶体管的第五种实现方式的示意图；

图4为本申请的垂直型电容耦合栅控结型场效应晶体管的第四种实现方式制备方法的在衬底之上形成外延层的示意图；

图5为在图4的基础上形成顶栅和第二掺杂类型欧姆接触区的示意图；

图6为在图5的基础上形成沟道一、沟道二和源区的示意图；

图7为在图6的基础上形成顶栅的示意图；

图8为在图7的基础上形成介质层和耦合电容上电极的示意图；

图9为在图8的基础上形成栅极和源极的示意图；

图10为在图9的基础上形成漏极的示意图；

图11为本申请垂直型电容耦合栅控结型场效应晶体管的等效电路图；

图12为本申请垂直型电容耦合栅控结型场效应晶体管导通情况下的电流路径示意图；

图13为本申请垂直型电容耦合栅控结型场效应晶体管与现有VDMOS技术器件特性对比示意图；

图14-1为本申请垂直型电容耦合栅控结型场效应晶体管的示意图；

图14-2为本申请垂直型电容耦合栅控结型场效应晶体管击穿时的内部电场分布；

图15-1为本申请垂直型电容耦合栅控结型场效应晶体管的示意图；

图15-2为本申请垂直型电容耦合栅控结型场效应晶体管的栅极结构的电势分布；

图16-1、图16-2、图16-3、图16-4、图16-5、图16-6为本申请垂直型电容耦合栅控结型场效应晶体管的耦合电容上电极10施加不同电压的能带分布图；

图17-1为本申请垂直型电容耦合栅控结型场效应晶体管的顶栅8、沟道一5和底栅3中的空穴浓度受栅极11上施加电压影响，展现出器件工作时各区的载流子浓度分布；

图17-2为本申请垂直型电容耦合栅控结型场效应晶体管的顶栅8、沟道一5和底栅3中的空穴浓度受栅极11上施加电压影响，展现出器件工作时各区的载流子浓度分布；

图18-1为本申请垂直型电容耦合栅控结型场效应晶体管的转移特性曲线；

图18-2为现有SiC MOSFET器件的转移特性曲线。

附图标记：

衬底1，外延层2，底栅3，第二掺杂类型欧姆接触区4，沟道一5，

沟道二6，源区7，顶栅8，介质层9，

耦合电容上电极10，源极12，漏极13，金属硅化物层14。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

传统半导体器件常以第一代半导体材料硅为制造的材料，近年由于第三代宽禁带半导体材料碳化硅的材料优势，如宽禁带、高击穿电压和高热导率等优势，基于第三代半导体材料碳化硅的半导体器件性能较硅基半导体器件表现出明显的性能优势。但由于目前碳化硅材料生长的不成熟性，基于碳化硅材料的半导体器件存在性能和可靠性问题，如靠近碳化硅材料表面的缺陷较多导致碳化硅材料的表面迁移率低，严重影响器件的性能提升，同时碳化硅器件对栅氧的质量要求较高，现有的栅氧质量难以满足可靠性需求。现有技术中的同类型功率器件，导通的沟道是位于碳化硅材料和氧化物的表面，由于碳化硅材料特性，碳化硅和氧化物的表面存在很多电荷和缺陷，影响沟道内载流子的迁移率，使得沟道内载流子迁移率远低于碳化硅材料体迁移率，碳化硅MOSFET的沟道迁移率即表面迁移率约20~40 cm²/V·s，碳化硅材料体迁移率约1000 cm²/V·s，低沟道迁移率影响器件的电流传输特性和导通电阻。同时由于流径器件表面的部分位于栅极氧化物下方，不稳定的陷阱和缺陷中心，会影响到器件栅极工作的可靠性。

现有技术中的同类型功率器件，在器件关断的高漏极电压（击穿条件）下，纵向的外延层-JFET区域-介质层为主要的承压区域。由电位移矢量和电场强度与介电常数的关系D=ε·E可知，半导体内的电位移矢量D_半=ε_半·E_半，与半导体紧邻的介质层内的电位移矢量D_介=ε_介·E_介，在半导体与介质界面处，电位移矢量D是连续的即D_半=D_介，因此ε_半·E_半=ε_介·E_介。对于同一种介质紧邻不同的半导体材料情况，衬底为硅和碳化硅材料时，这两种半导体材料的介电常数ε基本相同（ε_硅=11.8，ε_碳化硅=9.8），单第三代宽禁带半导体材料碳化硅的临界击穿场强远大于硅材料（E_硅=0.23MV/cm，E_碳化硅=2.2MV/cm），由ε_半·E_半=ε_介·E_介可知碳化硅材料对应的介质层内的电场强度远大于硅材料对应的介质层内的电场强度。因此碳化硅基器件击穿状态下的栅下的介质层（氧化层或highK介质）会存在较高的电场强度，典型值约2×10⁶V/cm，电场强度在兆伏每厘米数量级，介质层中的高场强影响到碳化硅基器件栅极工作的可靠性。

综上，现有技术不仅存在传统碳化硅基结型场效应晶体管的栅极无法加较高的电压和栅极可靠性低限制了其作为功率开关的应用的技术问题，而且还存在导通沟道靠近迁移率低的材料表面导致的器件性能差的技术问题，还存在栅极介质层质量差导致的器件可靠性差的技术问题。

CN116598356A为SIC VDMOS器件，如图2所示，0为栅氧化层，1为N型区，2为N+掺杂区，3为沟道区，4为N型欧姆接触区， 5为SiC外延层，6为SiC衬底，7为多晶硅，9为源极，10为漏极。Poly多晶硅7上未施加电压时，器件关断不导通。当Poly多晶硅7上施加电压时，利用金属氧化物半导体的电容效应， 沟道区3靠近表面的地方吸引正电荷形成表面的反型沟道，实现漏极到源极的导通，电流（在图2中用虚线表示）首先流经垂直方向从漏极到达SiC表面和SiC上方氧化物的界面处，再经过SiC表面反型的沟道流入源极，即导通沟道有一部分是垂直方向其位于器件内，另一部分是沿器件的表面的横向方向。由于半导体材料和氧化物界面处存在的电荷、缺陷和表面散射的存在，SiC VDMOS表面的有效迁移率低，造成器件的饱和电流Idsat低，导通电阻Rsp大，影响器件性能限制器件的输出功率和开关速度。

本申请提出了一种垂直型电容耦合栅控结型场效应晶体管。本申请垂直型电容耦合栅控结型场效应晶体管为垂直器件结构。

实施例一

本申请垂直型电容耦合栅控结型场效应晶体管的第一种实现方式，如图3-1所示，包括：

第一掺杂类型的基底；

两个第二掺杂类型的底栅3，形成于所述基底内且在横向间隔设置；

第二掺杂类型的顶栅8，形成于所述基底内，所述顶栅8位于两个所述底栅之间间隔的上方且所述顶栅8和所述底栅3之间具有间隔；

介质层9，形成于所述基底之上且位于所述顶栅8之上的位置；

耦合电容上电极10，形成在所述介质层9之上；

顶栅8由耦合电容上电极10间隔介质层9间接控制。

其中，顶栅8处于浮空状态，耦合电容上电极10、介质层9和顶栅8整体构成直型电容耦合栅控结型场效应晶体管的栅极结构；

第二掺杂类型的顶栅8、基底位于所述顶栅8和所述底栅3之间的部分、底栅3形成JFET区域一；

两个底栅3、位于底栅3之间的部分形成JFET区域二；

JFET区域一的顶栅8由耦合电容上电极10间隔介质层9间接控制，使得JFET区域一和JFET区域二由耦合电容上电极10间隔介质层9控制。

基底位于所述顶栅8和所述底栅3之间的部分、基底位于底栅3之间的部分整体作为沟道区。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管，JFET区域一的顶栅8由耦合电容上电极10间隔介质层9间接控制，在耦合电容上电极10上施加的栅极电压通过耦合的方式耦合到顶栅8上，同时由于顶栅8为浮空状态没有直接连接栅电极，耦合电容上电极10的电位可以抬升到3V以上也不会导致基底位于所述顶栅8和所述底栅3之间的部分导通，此时JFET区域一和JFET区域二都不会导通。与CN1238904C的JFET器件相比，本申请实施例即使在顶栅8施加高电压（超过3V，如4V，5V）也不会导通，不会影响器件漏极到源极电流特性。顶栅8由耦合电容上电极10间隔介质层9间接控制，使得顶栅8没有电流通过，可靠性高。

位于所述顶栅8和所述底栅3之间的部分保持为基底，为基底位于所述顶栅8和所述底栅3之间的部分；位于底栅3之间的部分保持为基底，为基底位于底栅3之间的部分。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管，既不是传统意义上的JFET器件，也不是传统意义上的SIC VDMOS器件，而是一种新型结构的垂直型电容耦合栅控结型场效应晶体管。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管与传统意义上的JFET器件的本质区别在于：

本申请实施例的垂直型电容耦合栅控结型场效应晶体管利用电容耦合原理间接控制顶栅，避免顶栅向沟道的电流注入，耦合电容上电极可以施加更高的电压来控制沟道，可应用的场景更多。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管和JFET器件的主要区别如下：

本申请实施例的垂直型电容耦合栅控结型场效应晶体管是利用电容耦合原理，通过耦合电容上电极10间隔介质层9控制浮空的顶栅8的电位，从而间接控制基底位于所述顶栅8和所述底栅3之间的部分、基底位于底栅3之间的部分的开启和关断。

常规JFET器件的顶栅直接接电极，施加高压时，顶栅和沟道的pn结会开启，有电流从顶栅流入沟道造成负面效果。本申请实施例的垂直型电容耦合栅控结型场效应晶体管的结构有绝缘的介质层阻挡，可以避免这个问题。

具体的，所述顶栅8的上表面和所述基底的上表面平齐。

实施中，垂直型电容耦合栅控结型场效应晶体管还包括：

漏极13，设置在所述基底的下表面；

两个第一掺杂类型的源区7，分别位于两个所述底栅之上，两个所述源区7与基底位于所述顶栅8和所述底栅3之间的部分连接；

两个源极12，所述源极与同侧的源区7连接。

这样，第一掺杂类型的基底、栅极结构下方且基底位于底栅3之间的部分、栅极结构下方且基底位于所述顶栅8和所述底栅3之间的部分形成位于基底内从漏极到两个源极的内部导通路径。

第一掺杂类型的基底的上部分制备了半导体器件的主要结构（底栅3、第二掺杂类型欧姆接触区4、顶栅8、源区7等都是半导体器件的一部分）。在基底内位于两个底栅之间间隔的上方自上而下依次为顶栅8、基底位于所述顶栅8和所述底栅3之间的部分，保证了基底位于所述顶栅8和所述底栅3之间的部分、基底位于底栅3之间的部分都是位于基底内。从而保证了第一掺杂类型的基底的下部分、基底位于底栅3之间的部分、基底位于所述顶栅8和所述底栅3之间的部分、两个源区7均是第一掺杂类型，因此第一掺杂类型的基底的下部分、栅极结构下方且基底位于底栅3之间的部分、栅极结构下方且基底位于所述顶栅8和所述底栅3之间的部分形成了位于基底内从漏极13到两个源极12的内部导通路径，且该内部导通路径全部都远离器件表面迁移率低的区域。本申请实施例的垂直型电容耦合栅控结型场效应晶体管的内部导通路径整体位于场效应晶体管的内部，且该内部导通路径全部都远离器件表面迁移率低的区域。即内部导通路径全部远离半导体材料表面，为体内导通，避免了表面迁移率低的问题。因此保持载流子一直处于高迁移率和漂移速度的状态，垂直型电容耦合栅控结型场效应晶体管饱和电流Idsat较大，垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

SIC VDMOS器件的CN116598356A专利申请中的导通沟道有一部分为垂直方向且在器件的内部，另一部分是沿器件的表面的横向方向，即导通沟道有部分在器件的表面。由于SiC材料表面和氧化层界面处电荷、缺陷和表面散射造成的载流子有效迁移率低，造成器件的饱和电流Idsat低，导通电阻Rsp大，影响器件性能限制器件的输出功率和开关速度。即本申请实施例的垂直型电容耦合栅控结型场效应晶体管解决了现有技术中导通沟道靠近迁移率低的材料表面导致的器件性能差的技术问题。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管与传统意义上的SICVDMOS器件的本质区别在于：

本申请实施例的垂直型电容耦合栅控结型场效应晶体管的导通路径为内部导通路径，内部导通路径全部都远离半导体材料表面，为体内导通，避免表面迁移率低的问题，性能更优。同时对器件栅介质层质量要求低，器件可靠性更优。

实施中，垂直型电容耦合栅控结型场效应晶体管还包括：

两个第二掺杂类型欧姆接触区4，分别设置在两个所述底栅3的两侧，同侧的第二掺杂类型欧姆接触区4和所述底栅3连接；

所述源极位于同侧的源区7和第二掺杂类型欧姆接触区4的交界处之上；即源极连接同侧的源区7和第二掺杂类型欧姆接触区4。

通过底栅3连接第二掺杂类型欧姆接触区4、第二掺杂类型欧姆接触区4连接源极12，实现了将底栅3接出。

实施中，如图3-5所示，垂直型电容耦合栅控结型场效应晶体管还包括：

金属硅化物层14，形成在所述顶栅8和所述介质层9之间。

增加栅极介质层下的金属硅化物层（简称Silicide层），即金属硅化物层可以在介质层9和顶栅8中间。这样，介质层9之下的金属硅化物层为金属层，金属层内电场分布均匀，可以优化顶栅8表面的电场，提高器件可靠性。

如图3-1所示，实施中，所述基底包括：

第一掺杂类型的衬底1，所述漏极13设置在所述衬底的下表面；

第一掺杂类型的外延层2，所述底栅3、顶栅8、源区7、第二掺杂类型欧姆接触区4形成在所述外延层2内。

具体的，第一掺杂类型的衬底1为重掺杂，掺杂浓度很高，作为垂直型电容耦合栅控结型场效应晶体管的漏区。

实施中，衬底为碳化硅衬底。

实施中，所述衬底为硅衬底或者金刚石衬底或者氧化钾衬底等半导体器件衬底。

现有的金刚石衬底的MOSFET的介质层存在问题，金刚石衬底上通过淀积方法形成的介质层如氧化层质量较差，导致性能较差，使用本器件结构的金刚石垂直型电容耦合栅控结型场效应晶体管，导通沟道位于器件内，可以解决该问题。MOSFET（金属氧化物半导体场效应晶体管）是一种常见的半导体器件。

氧化钾是第四代半导体材料，可以用于制作电子元件和电子设备，特别是新型可控半导体器件。

实施中，所述顶栅8的掺杂浓度大于等于1×10¹⁶cm^-3。

顶栅的掺杂浓度大于等于1×10¹⁶cm^-3，保证施加栅极电压时顶栅不会处于耗尽状态，顶栅内不会出现强电场。

实施中，所述沟道一5的掺杂浓度大于所述基底的掺杂浓度；

所述沟道二6的掺杂浓度大于所述基底的掺杂浓度。

沟道一和沟道二的掺杂浓度大于基底的掺杂浓度，有利于降低器件导通电阻，提升器件性能。

具体的，介质层9的材料可选用二氧化硅或者high-K介质，使用high-K介质更有利于耦合电容上电极对P+型顶栅的控制，提升器件性能。

具体的，耦合电容上电极10可选P+型和N+型重掺杂多晶硅，降低与栅极金属的接触电阻和栅极寄生电阻，提升器件性能。

High-K介质是指具有高介电常数（高相对介电常数）的材料。

实施例二

本申请垂直型电容耦合栅控结型场效应晶体管的第二种实现方式，如图3-2所示。第二种实现方式的垂直型电容耦合栅控结型场效应晶体管和第一种实现方式的垂直型电容耦合栅控结型场效应晶体管的结构部分相同。第二种实现方式的垂直型电容耦合栅控结型场效应晶体管与第一种实现方式的垂直型电容耦合栅控结型场效应晶体管的主要区别在于，如图3-2所示，在基底位于所述顶栅8和所述底栅3之间的位置处形成第一掺杂类型的沟道一5。对应的：

所述顶栅8位于所述沟道一5之上。

如图3-2所示，JFET区域一具体由第二掺杂类型的顶栅8、第一掺杂类型的沟道一5、底栅3形成；

JFET区域二仍然由两个底栅3、位于底栅3之间的部分形成。

JFET区域一的顶栅8由耦合电容上电极10间隔介质层9间接控制。第一掺杂类型的沟道一5、基底位于底栅3之间的部分整体作为沟道区。

位于所述顶栅8和所述底栅3之间的部分形成第一掺杂类型的沟道一5；位于底栅3之间的部分保持为基底，为基底位于底栅3之间的部分。

如图3-2所示，第一掺杂类型的基底、栅极结构下方且基底位于底栅3之间的部分、栅极结构下方的第一掺杂类型的沟道一5形成位于基底内从漏极到两个源极的内部导通路径。且该内部导通路径全部都远离器件表面迁移率低的区域。

第一掺杂类型的基底的下部分、栅极结构下方且基底位于底栅3之间的部分、栅极结构下方的第一掺杂类型的沟道一5形成位于基底内从漏极到源极的内部导通路径。通过对内部导通路径的控制，实现整个垂直型电容耦合栅控结型场效应晶体管导通和关断的控制。而对内部导通路径的控制通过对沟道一5的控制实现。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管的内部导通路径整体位于垂直型电容耦合栅控结型场效应晶体管的内部，且该内部导通路径全部都远离器件表面迁移率低的区域。即内部导通路径全部远离半导体材料表面，为体内导通，避免了表面迁移率低的问题。因此保持载流子一直处于高迁移率和漂移速度的状态，垂直型电容耦合栅控结型场效应晶体管饱和电流Idsat较大，垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

如图3-2所示，所述基底包括：

第一掺杂类型的衬底1，所述漏极13设置在所述衬底的下表面；

第一掺杂类型的外延层2，所述底栅3、沟道一5、顶栅8、源区7、第二掺杂类型欧姆接触区4形成在所述外延层2内。

具体的，第一掺杂类型的衬底1为重掺杂，掺杂浓度很高，作为垂直型电容耦合栅控结型场效应晶体管的漏区。

具体的，沟道一5可以通过离子注入的方式形成，也可以采用其他利用原本的基底形成。使得沟道一5的掺杂浓度高于外延层2的掺杂浓度。

具体的，第一掺杂类型的沟道一5的掺杂浓度高于外延层2的掺杂浓度，使得第一掺杂类型的沟道一5的电阻较小，进而使得垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

实施例三

本申请垂直型电容耦合栅控结型场效应晶体管的第三种实现方式，如图3-3所示。第三种实现方式的垂直型电容耦合栅控结型场效应晶体管和第一种实现方式的垂直型电容耦合栅控结型场效应晶体管的结构部分相同。第三种实现方式的垂直型电容耦合栅控结型场效应晶体管与第一种实现方式的垂直型电容耦合栅控结型场效应晶体管的主要区别在于，如图3-2所示，在基底位于两个所述底栅3之间通过离子注入的方式形成第一掺杂类型的沟道二6。对应的：

如图3-3所示，JFET区域一具体由第二掺杂类型的顶栅8、基底位于所述顶栅8和所述底栅3之间的部分、第二掺杂类型的底栅3形成；

JFET区域二具体由两个底栅3、沟道二6形成；

JFET区域一的顶栅8由耦合电容上电极10间隔介质层9间接控制。基底位于所述顶栅8和所述底栅3之间的部分、第一掺杂类型的沟道二6整体作为沟道区。

位于所述顶栅8和所述底栅3之间的部分保持为基底，为基底位于所述顶栅8和所述底栅3之间的部分；位于底栅3之间的部分形成第一掺杂类型的沟道二6。

如图3-3所示，第一掺杂类型的基底、栅极结构下方的第一掺杂类型的沟道二6、栅极结构下方且基底位于所述顶栅8和所述底栅3之间的部分形成位于基底内从漏极到两个源极的内部导通路径。且该内部导通路径全部都远离器件表面迁移率低的区域。本申请实施例的垂直型电容耦合栅控结型场效应晶体管的内部导通路径整体位于垂直型电容耦合栅控结型场效应晶体管的内部，且该内部导通路径全部都远离器件表面迁移率低的区域。即内部导通路径全部远离半导体材料表面，为体内导通，避免了表面迁移率低的问题。因此保持载流子一直处于高迁移率和漂移速度的状态，垂直型电容耦合栅控结型场效应晶体管饱和电流Idsat较大，垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

如图3-3所示，所述基底包括：

第一掺杂类型的衬底1，所述漏极13设置在所述衬底的下表面；

第一掺杂类型的外延层2，所述底栅3、沟道二6、顶栅8、源区7、第二掺杂类型欧姆接触区4形成在所述外延层2内。

具体的，第一掺杂类型的衬底1为重掺杂，掺杂浓度很高，作为垂直型电容耦合栅控结型场效应晶体管的漏区。

具体的，沟道二6通过离子注入的方式形成。使得沟道二6的掺杂浓度高于外延层2的掺杂浓度。

具体的，第一掺杂类型的沟道二6的掺杂浓度高于外延层2的掺杂浓度，使得第一掺杂类型的沟道二6的电阻较小，进而使得垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

实施例四

本申请垂直型电容耦合栅控结型场效应晶体管的第四种实现方式，如图3-4所示。第四种实现方式的垂直型电容耦合栅控结型场效应晶体管和第二种实现方式的垂直型电容耦合栅控结型场效应晶体管的结构部分相同。第四种实现方式的垂直型电容耦合栅控结型场效应晶体管与第二种实现方式的垂直型电容耦合栅控结型场效应晶体管的主要区别在于，如图3-4所示，在基底位于两个所述底栅3之间通过离子注入的方式形成第一掺杂类型的沟道二6。对应的：

如图3-4所示，JFET区域一具体由第二掺杂类型的顶栅8、第一掺杂类型的沟道一5、第二掺杂类型的底栅3形成；

JFET区域二具体由两个底栅3、沟道二6形成。

JFET区域一的顶栅8由耦合电容上电极10间隔介质层9间接控制。

第一掺杂类型的沟道一5、第一掺杂类型的沟道二6整体作为沟道区。

位于所述顶栅8和所述底栅3之间的部分形成第一掺杂类型的沟道一5；位于底栅3之间的部分形成第一掺杂类型的沟道二6。

如图3-4所示，第一掺杂类型的基底、第一掺杂类型的沟道二6、第一掺杂类型的沟道一5形成位于基底内从漏极到两个源极的内部导通路径。且该内部导通路径全部都远离器件表面迁移率低的区域。

具体的，第一掺杂类型的基底、第一掺杂类型的沟道二6、第一掺杂类型的沟道一5依次连接。电流从漏极13传输，流过第一掺杂类型的基底、第一掺杂类型的沟道二6，在第一掺杂类型的沟道一5处向左右两侧的两个源区7流动，最后被左右两侧的两个源极12收集。

第一掺杂类型的基底的下部分、第一掺杂类型的沟道二6、第一掺杂类型的沟道一5形成位于基底内从漏极到源极的内部导通路径。通过对内部导通路径的控制，实现整个垂直型电容耦合栅控结型场效应晶体管导通和关断的控制。而对内部导通路径的控制通过对沟道一5的控制实现。

本申请实施例的垂直型电容耦合栅控结型场效应晶体管的内部导通路径整体位于垂直型电容耦合栅控结型场效应晶体管的内部，且该内部导通路径全部都远离器件表面迁移率低的区域。即内部导通路径全部远离半导体材料表面，为体内导通，避免了表面迁移率低的问题。因此保持载流子一直处于高迁移率和漂移速度的状态，垂直型电容耦合栅控结型场效应晶体管饱和电流Idsat较大，垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

如图3-4所示，所述基底包括：

第一掺杂类型的衬底1，所述漏极13设置在所述衬底的下表面；

第一掺杂类型的外延层2，所述底栅3、沟道二6、沟道一5、顶栅8、源区7、第二掺杂类型欧姆接触区4形成在所述外延层2内。

具体的，第一掺杂类型的衬底1为重掺杂，掺杂浓度很高，作为垂直型电容耦合栅控结型场效应晶体管的漏区。

具体的，第一掺杂类型的沟道一5和第一掺杂类型的沟道二6的掺杂浓度高于外延层2的掺杂浓度，使得第一掺杂类型的沟道一5和第一掺杂类型的沟道二6的电阻较小，进而使得垂直型电容耦合栅控结型场效应晶体管导通电阻Rsp较小，垂直型电容耦合栅控结型场效应晶体管性能较佳。

需要说明的是实施例一至实施例四的垂直型电容耦合栅控结型场效应晶体管都能实现为常关器件和常开器件。

为了实现实施例一至实施例四的垂直型电容耦合栅控结型场效应晶体管为常关器件：

通过控制第二掺杂类型的底栅3、第一掺杂类型的沟道一5、第一掺杂类型的沟道二6、第二掺杂类型的顶栅8的掺杂使得在耦合电容上电极10电压为零时，被底栅3和顶栅8夹着的沟道一5处于耗尽状态，垂直型电容耦合栅控结型场效应晶体管为常关器件。其中，主要调整底栅3和顶栅8的掺杂位置和掺杂浓度，对第一掺杂类型的沟道一5、第一掺杂类型的沟道二6的掺杂位置和掺杂浓度起辅助作用。

在没有第一掺杂类型的沟道一5和第一掺杂类型的沟道二6中的一个或两个的情况下，调整底栅3和顶栅8的掺杂位置和掺杂浓度，也能实现垂直型电容耦合栅控结型场效应晶体管为常关器件。

垂直型电容耦合栅控结型场效应晶体管为常关器件时：

如果第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，则：

垂直型电容耦合栅控结型场效应晶体管不加电压时，垂直型电容耦合栅控结型场效应晶体管关断；

垂直型电容耦合栅控结型场效应晶体管加正电压时，垂直型电容耦合栅控结型场效应晶体管导通。

如果第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，则：

垂直型电容耦合栅控结型场效应晶体管不加电压时，垂直型电容耦合栅控结型场效应晶体管关断；

垂直型电容耦合栅控结型场效应晶体管加负电压时，垂直型电容耦合栅控结型场效应晶体管导通。

为了实现本申请实施例的垂直型电容耦合栅控结型场效应晶体管为常开器件：

通过控制第二掺杂类型的底栅3、第一掺杂类型的沟道一5、第一掺杂类型的沟道二6、第二掺杂类型的顶栅8的掺杂使得在耦合电容上电极10电压为零时，被底栅3和顶栅8夹着的沟道一5处于导通状态，垂直型电容耦合栅控结型场效应晶体管为常开器件。其中，主要调整底栅3和顶栅8的掺杂位置和掺杂浓度，对第一掺杂类型的沟道一5、第一掺杂类型的沟道二6的掺杂位置和掺杂浓度起辅助作用。

在没有第一掺杂类型的沟道一5和第一掺杂类型的沟道二6中的一个或两个的情况下，调整底栅3和顶栅8的掺杂位置和掺杂浓度，也能实现垂直型电容耦合栅控结型场效应晶体管为常开器件。

垂直型电容耦合栅控结型场效应晶体管为常开器件时：

如果第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂，则：

垂直型电容耦合栅控结型场效应晶体管不加电压时，垂直型电容耦合栅控结型场效应晶体管导通；

垂直型电容耦合栅控结型场效应晶体管加负电压时，垂直型电容耦合栅控结型场效应晶体管关断。

如果第一掺杂类型为P型掺杂，第二掺杂类型为N型掺杂，则：

垂直型电容耦合栅控结型场效应晶体管不加电压时，垂直型电容耦合栅控结型场效应晶体管导通；

垂直型电容耦合栅控结型场效应晶体管加正电压时，垂直型电容耦合栅控结型场效应晶体管关断。

本申请实施例一至实施例四的垂直型电容耦合栅控制结型场效应晶体管，器件阈值电压3.03V，击穿电压1507V，导通电阻0.192Ω·mm²。

本申请实现实施例一至实施例四的垂直型电容耦合栅控制结型场效应晶体管导通沟道全位于器件内部，受器件界面电荷和低界面迁移率的影响小。

与常规碳化硅基VDMOS相比导通电阻改善20%。由于沟道的电容耦合效应，本申请的电流在高栅压下饱和，提高了器件的抗短路能力。本申请垂直型电容耦合栅控制结型场效应晶体管栅极为电容耦合栅，利用电容耦合原理工作控制器件工作，电容的电极功函数要求低且耦合电容介质可灵活采用，器件击穿时介质层内典型电场强度约2×10⁵V/cm，低于常规碳化硅器件约一个数量级，对电容耦合介质质量要求低，具有明显地高可靠性、高鲁棒性和生产制造优势。

下面以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明：

P+型顶栅8、N型沟道一5、P型底栅3形成JFET区域，P+型顶栅8与N型沟道一5形成一个PN结，P型底栅3和N型沟道一5形成一个PN结。通过控制耦合电容上电极10的电压，实现沟道一5的耗尽和夹断，从而实现内部导通路径的控制，最终实现垂直型电容耦合栅控结型场效应晶体管的导通和关断的控制。

CN1238904C的JFET器件中，由于栅极和沟道是pn结的结构，栅极上无法施加高于3V的电压。对于SiC作为衬底的材料，栅极施加3V以上的电压，栅极和沟道或者源极就会导通，导通电流很大影响漏极到源极的电流特性，栅极无法施加很高的电压也限制了其作为功率开关的应用。

下面以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明：

本申请实施例的垂直型电容耦合栅控结型场效应晶体管JFET区域，通过P+型顶栅8与N型沟道一5的自建电场形成的耗尽区，P型底栅3与N型沟道一5的自建电场形成的耗尽区，两个PN结形成的自建电场的耗尽区相连实现N型沟道一5的自耗尽和夹断，实现器件的常关功能。即耦合电容上电极10不加压情况下，漏极和源极之间是关断的；耦合电容上电极10加压，漏极和源极通道开启。

CN1238904C的JFET器件为常开器件，即栅极上不施压电压情况下，器件是导通的，必须通过栅极上施加负电压才能实现器件的关断，限制了其作为功率开关的应用。

实施例五

本申请实施例的垂直型电容耦合栅控结型场效应晶体管的制备方法，包括如下步骤：

形成第一掺杂类型的基底；

形成两个第二掺杂类型的底栅3，位于所述基底内且在横向间隔设置；

形成第二掺杂类型的顶栅8，形成于所述基底内，所述顶栅8位于两个所述底栅之间间隔的上方且所述顶栅8和所述底栅3之间具有间隔；

形成介质层9，形成于所述基底之上且位于所述顶栅8之上的位置；

形成耦合电容上电极10，形成在所述介质层9之上；

形成两个第一掺杂类型的源区7，分别位于两个所述底栅之上，两个所述源区7与基底位于所述顶栅8和所述底栅3之间的部分连接；

两个源极12，所述源极与同侧的源区7连接。

实施中制备方法，还包括：

形成第一掺杂类型的沟道一5，形成在所述顶栅8和所述底栅3之间的部分，所述顶栅8位于所述沟道一之上。

实施中，制备方法还包括：

形成第一掺杂类型的沟道二6，通过离子注入方式形成于两个所述底栅之间。

实施中，所述介质层为高介电常数材料的介质层；所述耦合电容上电极10为多晶硅电极或金属电极。

实施中，垂直型电容耦合栅控结型场效应晶体管的制备方法还包括以下步骤：

漏极13，设置在所述基底的下表面；

形成两个第一掺杂类型的源区7，分别位于两个所述底栅之上，两个所述源区7与基底位于所述顶栅8和所述底栅3之间的部分连接；

形成两个第二掺杂类型欧姆接触区4，分别设置在两个所述底栅3的两侧，同侧的第二掺杂类型欧姆接触区4和所述底栅3连接；

所述源极位于同侧的源区7和第二掺杂类型欧姆接触区4的交界处之上，源极连接同侧的源区7和第二掺杂类型欧姆接触区4。

下面以第一掺杂类型为N型，第二掺杂类型为P型为例，对本申请实施例的垂直型电容耦合栅控结型场效应晶体管的制备方法进行说明，包括如下步骤：

参照图4，采用SiC N+型衬底1作为本申请实施例的垂直型电容耦合栅控结型场效应晶体管的衬底结构，该低阻衬底结构作为支撑结构，通过外延的方式在该结构上形成N型外延层2，外延层2后续作为器件承压的漂移区以及形成器件的主要区域。

参照图5，在图4形成的结构基础上，通过离子注入形成P型底栅3和P+型欧姆接触区4，其中P型底栅3的两部分注入中间保持适当距离，后续用于注入形成N型沟道二6，该器件是中间对称的结构，为一整个元胞，实际器件由多个同样的该元胞排列组成。

参照图6，在图5形成的结构基础上，通过离子注入形成N型沟道一5、N型沟道二6和N+型欧姆接触区7，形成漏极到源极的导通路径，即N+型衬底1、N型外延层2、N型沟道二6、N型沟道一5和N+型欧姆接触区7，电流从漏极13传输，被左右两个源极12收集。

参照图7，在图6形成的结构基础上，通过离子注入形成P+型顶栅8。P+型顶栅、N型沟道一5、P型底栅3形成JFET区域。

参照图8，在图7形成的结构基础上，通过化学气相淀积的方式形成介质层9，并在介质层9上方淀积耦合电容上电极10。

参照图9，在图8形成的结构基础上，通过淀积、热反应和刻蚀，形成器件表面源极12的金属硅化物，形成与器件有良好欧姆接触的淀积。后续经过后道工艺淀积钝化层，刻蚀通孔和形成表面金属等将器件耦合电容上电极和源极引出至表面，完成器件的正面工艺和结构；

参照图10，在图9形成的结构基础上，器件正面工艺完成后，将整个晶圆的背面做磨片减薄和背面金属化，制作器件的背面漏极13，形成完整的垂直器件结构。

下面对本申请的垂直型电容耦合栅控结型场效应晶体管的工作原理进行详细说明。

实施例四（对应图3-4）的垂直型电容耦合栅控结型场效应晶体管的等效电路图，如图11所示，为电容和结型场效应晶体管栅极串联的结构，该电路图中的电容与JFET的半导体结电容共同耦合分压，控制结型场效应晶体管的开启和关断。

本申请垂直型电容耦合栅控结型场效应晶体管工作时，耦合电容上电极10和漏极13上会施加电压，在耦合电容上电极10上施加的电压，会通过耦合电容上电极10和介质层9耦合到顶栅8上，耦合到顶栅8上的电位，会与接到源极的底栅3，形成JFET器件控制沟道的区域，控制中间沟道开启和关断。

当施加的电压使沟道关断时，JFET区域（包括JFET区域一和JFET区域二）会处于关断状态，沟道一5和沟道二6会处于耗尽状态，耗尽状态下沟道内载流子数量较少，此时漏极13上再施加电压，由于器件的沟道是耗尽的关断状态，漏极13到源极12间没有电流通过或有极小的电流通过。

当施加的电压使沟道开启时，JFET区域（包括JFET区域一和JFET区域二）会处于导通状态，沟道一5和沟道二6会处于导通状态，连接漏极和源极，此时漏极13上再施加电压，由于器件的沟道是导通的开启状态，漏极13到源极12会有电流传输通过，器件工作。

本申请垂直型电容耦合栅控结型场效应晶体管利用SiC宽禁带半导体特性，为一种利用宽禁带半导体特性来进行FET沟道电流调制的器件。

现有技术有三种常见办法调制沟道，一种方法为传统Si MOSFET利用的反型层，结合与硅材料适应较好的热氧生长的高质量二氧化硅，可以大规模生产和应用。

第二种方法为GaAs/AlGaAs和GaN/AlGaN异质结FET，简称HFET，该器件结构难做增强型，目前通过嵌入栅结构和氟离子注入等方式解决。

第三种为JFET原理，硅基JFET器件由于硅的禁带宽度仅为1.1eV，只能做成常开型的器件。本申请器件结合SiC材料的宽禁带特性，利用SiC宽禁带形成的高内建电压调控沟道电流，实现器件常关的功能（阈值电压不超过1V，工作电压不超过3V），结合电容耦合栅的结构，阈值电压可达到3V以上，工作电压可到15V以上，与现有SiC MOSFET性能完全匹配。

本申请垂直型电容耦合栅控结型场效应晶体管的阈值电压，可根据掺杂进行调制，当JFET区域通过掺杂调控形成自夹断时，器件栅极未施加电压情况下，在本身掺杂自建电场的作用下，沟道一5和沟道二6内的载流子会被耗尽形成耗尽区，此时器件为常关器件，JFET区域（包括JFET区域一和JFET区域二）通过施加正电压才能使耗尽区消失，形成有效沟道进行导通。受碳化硅的宽禁带宽度特性影响，碳化硅材料形成的pn结内建电势大，可实现常关的器件结构。

当JFET区域（包括JFET区域一和JFET区域二）未形成自夹断时，器件本身就存在沟道为常开的器件，根据JFET的工作原理，需要在JFET的控制区域施加相应的电压，沟道形成耗尽区，使得器件关断。

本申请垂直型电容耦合栅控结型场效应晶体管器件的导通电阻Rsp主要由JFET区域一的电阻R1、JFET区域二的电阻R2、外延层2的电阻R3决定，施加在器件漏极13上的电压由三个电阻串联分压，降低各区的电阻对器件整体导通电阻Rsp具有优化作用。

下面对本申请的垂直型电容耦合栅控结型场效应晶体管的器件优势进行说。

本申请的垂直型电容耦合栅控结型场效应晶体管栅极采用耦合电容的方式，其对比传统的宽禁带金属氧化物半导体场效应晶体管具有以下优势：

图12为本申请垂直型电容耦合栅控结型场效应晶体管导通情况下的电流路径示意图。图13为本申请垂直型电容耦合栅控结型场效应晶体管与现有VDMOS技术器件特性对比示意图。

如图12所示，带箭头的实线为场效应晶体管导通情况下的电流路径。如图12所示，本申请的垂直型电容耦合栅控结型场效应晶体管导通情况下的电流路径位于器件体内，远离半导体材料表面，不会受到材料的低界面迁移率影响。本申请的垂直型电容耦合栅控结型场效应晶体管性能主要受电容介质的厚度影响，且对电极的功函数要求低，如耦合电容上电极10为多晶硅材料时，N型或P型多晶硅均能起到电容耦合作用，同时电容介质可以灵活采用，如常规材料氧化物或highK介质，也均能起到电容耦合作用。

图13为本申请垂直型电容耦合栅控结型场效应晶体管与现有VDMOS技术器件特性对比示意图。如图13所示，相同有源区面积情况下，本专利的垂直型电容耦合栅控结型场效应晶体管的导通电阻更小，具有明显的导通电阻Rsp的优势。

图14-1为本申请垂直型电容耦合栅控结型场效应晶体管的示意图。

图14-2为本申请垂直型电容耦合栅控结型场效应晶体管击穿时垂向方向的内部电场分布；图14-2中竖轴为电场强度，横轴为垂直方向位置。

其中，图14-1中竖向虚线表示垂向方向；竖向虚线在横向虚线以下的部分，对应图14-2横轴中坐标0向右的部分；竖向虚线在横向虚线以上的部分，对应图14-2横轴中坐标0向左的部分。

如图14-1，由于本专利垂直型电容耦合栅控结型场效应晶体管利用电容耦合原理工作，介质作为绝缘层，器件栅极电压施加电压时，电位耦合到顶栅8上，但由于顶栅8的物理浮空，不会有电流流经介质层9到器件JFET区域的主要控制区域顶栅8中。如图12所示，器件电流导通路径不通过顶栅8，因此顶栅8中不会出现较大电流具有较高的可靠性。如图14-2所示，在器件关断的高漏极电压（击穿条件）下，纵向的外延层-JFET区域（沟道一和沟道二）-顶栅-介质层为主要的承压区域，由于JFET区域（沟道一和沟道二）-顶栅的半导体pn结结构存在，顶栅中的耗尽区存在固定负电荷，电场线从外延层中的正电荷出发，终止于顶栅中的负电荷，因此高电场会被屏蔽在半导体结的结界面处。介质层中的电场强度会因为顶栅的屏蔽效应降低，典型的介质层内电场强度约2×10⁵V/cm（在图14-2中用圆圈标出位置的介质层内电场强度），电场强度低于常规碳化硅VDMOS器件的介质层中的电场强度一个量级，低介质层中的电场强度对保护介质层和提高可靠性有关键作用。

图15-1为本申请垂直型电容耦合栅控结型场效应晶体管的示意图。

图15-2为本申请垂直型电容耦合栅控结型场效应晶体管的栅极结构的电势分布。如图15-2所示，竖轴为电势分布，横轴为垂直方向位置。

其中，图15-1中竖向虚线表示垂向方向；图15-1竖向虚线在横向虚线以下的部分，对应图15-2横轴中坐标0向右的部分；图15-1竖向虚线在横向虚线以上的部分，对应图15-2横轴中坐标0向左的部分。

本申请工作器件由于沟道的电容耦合效应，电流在高栅压下饱和。

本申请器件的栅极电压分压原理如图15-2所示，为耦合电容上电极10、介质层9和顶栅8构成的介质层电容C_栅，与顶栅8和沟道一5形成的半导体耗尽区形成的结电容C_半两个电容串联分压控制沟道开启和关断，当外部栅压为Vgs时，分担到介质电容C_栅上的电压为Vgs·C_半/（C_栅+C_半），分担到半导体耗尽区结电容C_半上的电压为Vgs·C_栅/（C_栅+C_半）。介质层电容C_栅由介质层9的材料和厚度决定为固定值，Vgs开始从0增加时，C_栅与半导体自建电场形成的耗尽区结电容C_半分压，施加在耦合电容上电极10上的电压Vgs部分耦合到半导体结上，此时耦合到半导体耗尽区结电容C_半上的电压百分比C_栅/（C_栅+C_半）最大。随着栅压Vgs的增加以及耦合到半导体耗尽区结电容C_半上的电压增加，半导体结电容C_半的耗尽区会变窄，结电容C_半变大，耦合到半导体耗尽区结电容C_半上的电压百分比C_栅/（C_栅+C_半）逐渐变小。直至半导体的耗尽区变窄到一定地步，即紧贴半导体结界面处无法继续变窄，半导体耗尽区结电容C_半增加到较大值并保持稳定，后续不会继续增加，此时施加在耦合电容上电极10上的电压Vgs，耦合到顶栅8上的电位达到最大，器件达到饱和。

图16-1、图16-2、图16-3、图16-4、图16-5、图16-6为本申请垂直型电容耦合栅控结型场效应晶体管的耦合电容上电极10施加不同电压的能带分布图；竖轴为电势分布，横轴为垂直方向位置。

其中，图15-1中竖向虚线表示垂向方向；图15-1中竖向虚线在横向虚线以下的部分，对应图16-1、图16-2、图16-3、图16-4、图16-5、图16-6横轴中坐标0向右的部分；图15-1中竖向虚线在横向虚线以上的部分，对应图图16-1、图16-2、图16-3、图16-4、图16-5、图16-6横轴中坐标0向左的部分。

如图16-1、图16-2、图16-3、图16-4、图16-5、图16-6所示，本申请垂直型电容耦合栅控结型场效应晶体管顶栅8、沟道一5和底栅3中的能带分布，展示出器件栅极工作时各区导带、价带、电子和空穴费米能级的相对变化。如图16-1耦合电容上电极10所示，上施加的电压Vgs为0V时，以沟道一5为自耗尽状态为例说明，沟道一5内的费米能级位于禁带中心，器件处于自耗尽状态，沟道一5内的电子和空穴浓度都极低。顶栅8和底栅3内费米能级位于价带附近，空穴浓度极高，电子浓度极低。当栅极11上施加的电压Vgs增加时，顶栅8内和沟道一5内导带和电子费米能级距离逐渐减少，顶栅8中出现低浓度电子，沟道一5内导带距离电子费米能级距离更近，沟道一5电子浓度极高可参与导电，形成导电沟道。同时沟道一5内价带和空穴费米能级距离逐渐减少，沟道一5内出现低浓度空穴。

图17-1为本申请垂直型电容耦合栅控结型场效应晶体管的顶栅8、沟道一5和底栅3中的空穴浓度受栅极11上施加电压影响，展现出器件工作时各区的载流子浓度分布，竖轴为空穴浓度，横轴为垂直方向位置。图17-2为本申请垂直型电容耦合栅控结型场效应晶体管的顶栅8、沟道一5和底栅3中的空穴浓度受栅极11上施加电压影响，展现出器件工作时各区的载流子浓度分布，竖轴为空穴浓度，横轴为垂直方向位置。如图17-1和图17-2所示，栅极11上施加的电压Vgs为0V时，顶栅8内的空穴浓度极高，电子浓度极低，沟道一5由掺杂调制为自耗尽状态时，电子和空穴浓度均很低。随着栅极11上施加的电压Vgs增加，由于电容耦合原理，耦合到介质层9电容与顶栅8和沟道一5形成的半导体结电容上的电压降均增加。顶栅8和沟道一5形成的半导体结上电压增加，沟道一5内的耗尽区变窄，由耗尽状态转变为未耗尽状态，沟道一5内的电子浓度急剧增加，形成导电沟道。同时顶栅8和沟道一5形成的半导体结处的内建电势降低，沟道一5的部分电子进入到顶栅8，顶栅8的电子浓度从浓度极低到出现低电子浓度，同时顶栅8的部分空穴进入到沟道一5，顶栅8和沟道一5的半导体结界处的空穴浓度增加。

图18-1为本申请垂直型电容耦合栅控结型场效应晶体管的转移特性曲线。如图18-1所示，本申请垂直型电容耦合栅控结型场效应晶体管的转移特性曲线，根据转移特性原理，栅极和漏极同时施加电压，其中坐标轴横轴为栅极电压，竖轴为漏极电流，在栅极低压时器件关断电流较小，随着栅极电压增加漏极电流增大，栅极电压增加到较大时，半导体结电容的大小保持稳定，器件达到饱和。图18-2为现有SiC MOSFET器件的转移特性曲线；竖轴为漏极电流，横轴为栅极电压。目前的SiC MOSFET器件在Vgs 20V下仍然未表现出电流饱和特性，并且本申请器件的电流的流通路径远离介质表面，也提高了器件的抗短路能力。图18-1中，栅极电压在达到6V之后，栅极电压基本就比较平稳了。图18-2中，栅极电压即便在15V之后，仍然保持快速上升的趋势。因此，本申请垂直型电容耦合栅控结型场效应晶体管的稳定性较强。

本申请垂直型电容耦合栅控结型场效应晶体管具有明显地高可靠性、高鲁棒性和生产制造优势。

在本申请及其实施例的描述中，需要理解的是，术语“顶”、“底”、“高度”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

在本申请及其实施例中，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请及其实施例中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (18)

1.一种垂直型电容耦合栅控结型场效应晶体管，其特征在于，包括：

第一掺杂类型的基底；

两个第二掺杂类型的底栅（3），形成于所述基底内且在横向间隔设置；

第二掺杂类型的顶栅（8），形成于所述基底内，所述顶栅（8）位于两个所述底栅之间间隔的上方且所述顶栅（8）和所述底栅（3）之间具有间隔；

介质层（9），形成于所述基底之上且位于所述顶栅（8）之上的位置；

耦合电容上电极（10），形成在所述介质层（9）之上；

顶栅（8）由耦合电容上电极（10）间隔介质层（9）间接控制。

2.根据权利要求1所述的场效应晶体管，其特征在于，顶栅（8）处于浮空状态，耦合电容上电极（10）、介质层（9）和顶栅（8）整体构成场效应晶体管的栅极结构；第二掺杂类型的顶栅（8）、位于所述顶栅（8）和所述底栅（3）之间的部分、底栅（3）形成JFET区域一；两个底栅（3）、位于底栅（3）之间的部分形成JFET区域二；

JFET区域一的顶栅由耦合电容上电极（10）间隔介质层（9）间接控制，使得JFET区域一和JFET区域二由耦合电容上电极（10）间隔介质层（9）控制。

3.根据权利要求2所述的场效应晶体管，其特征在于，还包括：

第一掺杂类型的沟道一（5），形成在所述顶栅（8）和所述底栅（3）之间的部分，所述顶栅（8）位于所述沟道一之上；

其中，JFET区域一具体由第二掺杂类型的顶栅（8）、第一掺杂类型的沟道一（5）、底栅（3）形成。

4.根据权利要求2所述的场效应晶体管，其特征在于，还包括：

第一掺杂类型的沟道二（6），形成于两个所述底栅之间；

其中，JFET区域一具体由第二掺杂类型的顶栅（8）、基底中位于所述顶栅（8）和所述底栅（3）之间的部分、底栅（3）形成；

JFET区域二具体由两个底栅（3）、沟道二（6）形成。

5.根据权利要求2所述的场效应晶体管，其特征在于，还包括：

第一掺杂类型的沟道一（5），通过离子注入形成在所述顶栅（8）和所述底栅（3）之间的部分，所述顶栅（8）位于所述沟道一之上；

第一掺杂类型的沟道二（6），通过离子注入形成于两个所述底栅之间；

其中，JFET区域一具体由顶栅（8）、沟道一（5）、底栅（3）形成；

JFET区域二具体由两个底栅（3）、沟道二（6）形成。

6.根据权利要求1至5任一所述的场效应晶体管，其特征在于，还包括：

漏极（13），设置在所述基底的下表面；

两个第一掺杂类型的源区（7），分别位于两个所述底栅之上，两个所述源区（7）与基底位于所述顶栅（8）和所述底栅（3）之间的部分连接；

两个源极（12），所述源极与同侧的源区（7）连接；

其中，第一掺杂类型的基底、栅极结构下方且位于底栅（3）之间的部分、栅极结构下方且位于所述顶栅（8）和所述底栅（3）之间的部分形成位于基底内从漏极到两个源极的内部导通路径。

7.根据权利要求6所述的场效应晶体管，其特征在于，还包括：

两个第二掺杂类型欧姆接触区（4），分别设置在两个所述底栅（3）的两侧，同侧的第二掺杂类型欧姆接触区（4）和所述底栅（3）连接；

所述源极位于同侧的源区（7）和第二掺杂类型欧姆接触区（4）的交界处之上，源极连接同侧的源区（7）和第二掺杂类型欧姆接触区（4）。

8.根据权利要求1所述的场效应晶体管，其特征在于，通过控制第二掺杂类型的底栅（3）、第二掺杂类型的顶栅（8）的掺杂使得在耦合电容上电极（10）电压为零时，被底栅（3）和顶栅（8）夹着区域处于耗尽状态，场效应晶体管为常关器件；

或者通过控制第二掺杂类型的底栅（3）、第二掺杂类型的顶栅（8）的掺杂使得在耦合电容上电极（10）电压为零时，被底栅（3）和顶栅（8）夹着区域处于导通状态，场效应晶体管为常开器件。

9.根据权利要求6所述的场效应晶体管，其特征在于，所述基底包括：

第一掺杂类型的衬底（1），所述漏极（13）设置在所述衬底的下表面；

第一掺杂类型的外延层（2），所述底栅（3）、沟道二（6）、沟道一（5）、顶栅（8）、源区（7）、第二掺杂类型欧姆接触区（4）形成在所述外延层（2）内；

所述耦合电容上电极（10）位于所述顶栅（8）的上方。

10.根据权利要求9所述的场效应晶体管，其特征在于，所述衬底为碳化硅衬底或者硅衬底或者金刚石衬底或者氧化钾衬底；

所述介质层为高介电常数材料的介质层；

所述耦合电容上电极（10）为多晶硅电极或金属电极。

11.根据权利要求1所述的场效应晶体管，其特征在于，还包括：

金属硅化物层（14），形成在所述顶栅（8）和所述介质层（9）之间。

12.根据权利要求1所述的场效应晶体管，其特征在于，所述顶栅（8）的掺杂浓度大于等于1×10¹⁶cm^-3。

13.根据权利要求3或5所述的场效应晶体管，其特征在于，所述沟道一（5）的掺杂浓度大于所述基底的掺杂浓度。

14.根据权利要求4所述的场效应晶体管，其特征在于，所述沟道二（6）的掺杂浓度大于所述基底的掺杂浓度。

15.一种垂直型电容耦合栅控结型场效应晶体管的制备方法，其特征在于，包括如下步骤：

形成第一掺杂类型的基底；

形成两个第二掺杂类型的底栅（3），位于所述基底内且在横向间隔设置；

形成第二掺杂类型的顶栅（8），形成于所述基底内，所述顶栅（8）位于两个所述底栅之间间隔的上方且所述顶栅（8）和所述底栅（3）之间具有间隔；

形成介质层（9），形成于所述基底之上且位于所述顶栅（8）之上的位置；

形成耦合电容上电极（10），形成在所述介质层（9）之上；

形成两个第一掺杂类型的源区（7），分别位于两个所述底栅之上，两个所述源区（7）与基底位于所述顶栅（8）和所述底栅（3）之间的部分连接；

两个源极（12），所述源极与同侧的源区（7）连接。

16.根据权利要求15所述的制备方法，其特征在于，还包括：

形成第一掺杂类型的沟道一（5），形成在所述顶栅（8）和所述底栅（3）之间的部分，所述顶栅（8）位于所述沟道一之上。

17.根据权利要求16所述的制备方法，其特征在于，还包括：

形成第一掺杂类型的沟道二（6），通过离子注入方式形成于两个所述底栅之间。

18.根据权利要求15至17任一所述的制备方法，其特征在于，所述介质层为高介电常数材料的介质层；

所述耦合电容上电极（10）为多晶硅电极或金属电极。