CN113571584A - 一种SiC MOSFET器件及其制备方法 - Google Patents
一种SiC MOSFET器件及其制备方法 Download PDFInfo
- Publication number
- CN113571584A CN113571584A CN202110746585.1A CN202110746585A CN113571584A CN 113571584 A CN113571584 A CN 113571584A CN 202110746585 A CN202110746585 A CN 202110746585A CN 113571584 A CN113571584 A CN 113571584A
- Authority
- CN
- China
- Prior art keywords
- layer
- doping type
- epitaxial layer
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 79
- 230000005684 electric field Effects 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000002161 passivation Methods 0.000 claims abstract description 18
- 230000008569 process Effects 0.000 claims description 72
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 40
- 229920002120 photoresistant polymer Polymers 0.000 claims description 30
- 235000012239 silicon dioxide Nutrition 0.000 claims description 24
- 239000000377 silicon dioxide Substances 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 18
- 238000000231 atomic layer deposition Methods 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000005234 chemical deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- 238000009616 inductively coupled plasma Methods 0.000 claims description 3
- 230000004048 modification Effects 0.000 claims description 3
- 238000012986 modification Methods 0.000 claims description 3
- 238000001259 photo etching Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 6
- 238000004220 aggregation Methods 0.000 abstract description 4
- 230000002776 aggregation Effects 0.000 abstract description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 41
- 229910010271 silicon carbide Inorganic materials 0.000 description 40
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000008020 evaporation Effects 0.000 description 5
- 238000001704 evaporation Methods 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000012071 phase Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 2
- 241001391944 Commicarpus scandens Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供一种SiC MOSFET器件及其制备方法，其SiC MOSFET器件包括第一掺杂类型的重掺杂的衬底、第一掺杂类型的轻掺杂的第一外延层、第二掺杂类型的电场调制区、第一掺杂类型的轻掺杂的第二外延层、第二掺杂类型的阱区、第二掺杂类型的接触区、第一掺杂类型的源区、栅沟槽、栅介质层、第一掺杂类型的多晶硅层、源极欧姆接触层、漏极欧姆接触层、栅极电极、源极电极、漏极电极、钝化层，本发明通过引入电场调制区，可有效调制器件内部电场，消除沟槽底部的电场聚集效应，还可降低沟槽底部栅氧中的电场强度，避免栅氧击穿，从而可防止器件过早击穿烧毁，提升器件可靠性。此外，制备方法与现有制备方法兼容，具有巨大的市场潜力与广泛的应用前景。
Description
技术领域
本发明属于半导体器件生产技术领域，具体涉及一种SiC MOSFET器件及其制备方法。
背景技术
碳化硅(Silicon Carbide，简称SiC)作为第三代宽禁带半导体材料的典型代表，相比于传统硅(Si)材料，SiC具有禁带宽度宽(3.3eV，Si材料的3倍)、临界击穿电场高(3MV/cm，Si材料的5倍)、饱和漂移速度大(2×107cm/s，Si材料的2倍)和热导率高(4.9Wcm-1K-1,Si材料的3倍)等优点，是制备高压大功率器件的理想材料，在高能效、高功率、高温电力电子技术中具有明显竞争力，已成为当前功率半导体技术的研究热点。基于SiC制备的功率MOSFET器件具有电流密度大、击穿电压高、损耗低、高温特性好及耐辐射等优点，相比传统的Si基功率MOSFET器件，可简化功率电子系统的拓扑结构，减小系统体积，降低功率损耗。因此，SiC MOSFET器件在电动汽车、光伏逆变、轨道交通及航空航天等领域极具竞争力。
SiC MOSFET器件结构有平栅型和沟槽型两种，平栅型SiC MOSFET器件由于存在寄生结型场效应晶体管(Junction Field Electric Transistor，JFET)结构，导致器件导通电阻增加，增加器件功耗。沟槽型SiC MOSFET由于采用了沟槽栅极结构，不存在JFET区，器件导通电阻可显著降低，并且导电沟道由横向改为纵向，有效节约了器件面积，功率密度大幅提升。因此，沟槽型SiC MOSFET具有明显的性能优势与广泛的应用前景。然而，沟槽型SiCMOSFET器件由于受沟槽栅底角处电场聚集效应的影响，极易造成器件过早击穿，甚至烧毁。另外，沟槽栅底部栅氧中的高电场极易造成栅氧击穿，导致器件失效。因此，如何调制沟槽型SiC MOSFET器件沟槽栅底部电场，降低栅氧击穿风险，是沟槽型SiC MOSFET器件的一个难点与热点问题。
发明内容
本发明的目的是提供一种SiC MOSFET器件及其制备方法，从而解决现有的沟槽型SiC MOSFET器件容易击穿、可靠性不佳的问题。
为解决上述技术问题，本发明提供了如下的技术方案：
第一方面，本发明提供了一种SiC MOSFET器件，包括：
第一掺杂类型的重掺杂的衬底；
第一掺杂类型的轻掺杂的第一外延层，位于所述衬底的上表面；
第二掺杂类型的电场调制区，位于所述第一外延层中；
第一掺杂类型的轻掺杂的第二外延层，位于所述第一外延层的上表面；
第二掺杂类型的阱区，位于所述第二外延层中；
第二掺杂类型的接触区，位于所述阱区中；
第一掺杂类型的源区，位于所述阱区中；
栅沟槽，位于所述第一外延层与所述第二外延层中；
栅介质层，位于所述栅沟槽表面；
第一掺杂类型的多晶硅层，填充于所述栅沟槽内的栅介质层表面；
源极欧姆接触层，位于所述第一掺杂类型的源区与第二掺杂类型的接触区的表面；
漏极欧姆接触层，位于所述衬底的下表面；
栅极电极，位于所述多晶硅层的上表面；
源极电极，位于所述源极欧姆接触层的上表面；
漏极电极，位于所述漏极欧姆接触层的下表面；
钝化层，位于所述源极电极与所述栅极电极之间的第一外延层的表面。
优选的，所述SiC MOSFET器件还包括缓冲层，所述缓冲层位于所述衬底与所述第一外延层之间。
优选的，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
优选的，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
优选的，所述第二掺杂类型的电场调制区的厚度为0.2-1.0um，宽度为0.5-1.2um，掺杂浓度为1e17-1e19cm-3；
所述第二掺杂类型的电场调制区与所述栅沟槽之间的间距为0.1-1.0um；
所述第二掺杂类型的阱区的厚度为0.6-1.2um，且所述阱区与所述第二掺杂类型的电场调制区相连接；
所述第二掺杂类型的接触区的宽度为0.3-1.0um，且所述接触区与所述第二掺杂类型的电场调制区间距为0-0.5um；
所述栅沟槽的宽度为0.5-2.0um，深度为0.5-2.5um。
第二方面，本发明提供了一种SiC MOSFET器件的制备方法，包括：
提供第一掺杂类型的重掺杂的衬底，并于所述衬底的上表面形成第一掺杂类型的轻掺杂的第一外延层；
于第一外延层中形成第二掺杂类型的电场调制区；
于第一外延层的上表面形成第一掺杂类型的轻掺杂的第二外延层；
于第二外延层中形成第二掺杂类型的阱区，并于所述阱区中形成第二掺杂类型的接触区和第一掺杂类型的源区；
于第一外延层与第二外延层中形成栅沟槽；
于栅沟槽内形成栅介质层与第一掺杂类型的多晶硅层；
于第二外延层表面形成钝化层，并于所述钝化层中形成源极窗口；
于源极窗口内形成源极欧姆接触层，并于衬底底部表面形成漏极欧姆接触层；
于钝化层内对应于所述多晶硅的位置形成栅极窗口；
于栅极窗口内形成栅极电极，并于源极欧姆接触层表面形成源极电极，于所述漏极欧姆接触层表面形成漏极电极。
优选的，所述于第一外延层中形成第二掺杂类型的电场调制区包括：
在所述第一外延层的上表面形成离子注入屏蔽层；
在所述离子注入屏蔽层的上表面涂覆光刻胶，采用光刻工艺对所述光刻胶进行图形化处理以形成图形化的光刻胶；
依据所述图形化的光刻胶，对所述第一外延层进行离子注入工艺以形成电场调制区；
去除图形化的光刻胶；
去除所述离子注入屏蔽层。
优选的，所述于第一外延层与第二外延层中形成栅沟槽包括：
通过化学气相沉积工艺在所述第一外延层表面生长致密且均匀的二氧化硅或氮化硅层，以作为刻蚀阻挡层，其厚度为1.5-2.0um；
在所述刻蚀阻挡层表面涂覆光刻胶，对光刻胶进行曝光、显影及坚膜工艺形成图形化的光刻胶层；
依据所述图形化的光刻胶层对刻蚀阻挡层进行刻蚀处理，以形成图形化的刻蚀阻挡层；
去除所述图形化的光刻胶层，依据图形化的刻蚀阻挡层对所述第一外延层与所述第二外延层进行刻蚀处理以形成栅沟槽，刻蚀气体是SF6/O2的混合气体，气体总流量为15-30sccm，流量比为6:1-2:1；
去除所述图形化的刻蚀阻挡层；
对第一外延层与第二外延层进行高温钝化处理，处理温度1500-1700℃，处理气氛为H2、SiH4、Ar中的一种气体或几种混合气体，处理时间600-2000s，以对所述栅沟槽进行形貌修饰。
优选的，所述于栅沟槽内形成栅介质层与第一掺杂类型的多晶硅层包括：
利用原子层沉积工艺或化学气相沉积工艺在所述第二外延层表面生长一层二氧化硅层，以作为栅介质层；
利用高温退火工艺对所述二氧化硅层进行退火处理，气体气氛为NO或N2O，气体流量为100-300sccm，退火温度为1100-1350℃，退火时间为60-120min；
利用化学气相沉积工艺在二氧化硅层表面生长第一掺杂类型的多晶硅层，生长温度为500-700℃，压强为300-500mTorr；
利用刻蚀工艺对所述第一掺杂类型的多晶硅层与二氧化硅层依次进行刻蚀，以去除沟槽栅以外区域的多晶硅层与二氧化硅层，形成最终的多晶硅层；
其中，所述原子层沉积工艺为热生长原子层沉积工艺或等离子体增强生长原子层沉积工艺，所述热生长原子层沉积工艺的生长温度300-500℃，所述等离子体增强生长原子层沉积工艺的等离子体驱动功率为150-350W；所述低压气相化学沉积工艺的生长温度为400-700℃，压强为200-400mTorr；
所述刻蚀工艺为感应耦合等离子体刻蚀工艺或反应离子刻蚀工艺。
与现有技术相比，本发明的有益效果是：
本发明提供一种SiC MOSFET器件及其制备方法，(1)针对SiC MOSFET器件，结构进行了优化，特别是，在沟槽型碳化硅MOSFET器件中引入电场调制区，可有效调制器件内部电场，消除沟槽底部的电场聚集效应，还可降低沟槽底部栅氧中的电场强度，避免栅氧击穿，从而可防止器件过早击穿烧毁，提升器件可靠性。(2)针对制备方法，与现有平栅型碳化硅MOSFET器件制备方法兼容，并有效解决现有沟槽型碳化硅MOSFET技术中电场聚集效应与栅氧击穿问题，且效果显著，可实现高性能、批量化沟槽型SiC MOSFET器件制备及生产，具有巨大的市场潜力与广泛的应用前景。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本发明实施例提供的SiC MOSFET器件的截面结构一示意图；
图2是本发明实施例提供的SiC MOSFET器件的截面结构二示意图；
图3是本发明实施例提供的SiC MOSFET器件的截面结构三示意图；
图4是本发明实施例提供的SiC MOSFET器件的截面结构四示意图；
图5是本发明实施例提供的SiC MOSFET器件的截面结构五示意图；
图6是本发明实施例提供的SiC MOSFET器件的截面结构六示意图；
图7是本发明实施例提供的SiC MOSFET器件的截面结构七示意图；
图8是本发明实施例提供的SiC MOSFET器件的截面结构八示意图；
图9是本发明实施例提供的SiC MOSFET器件的截面结构九示意图；
图10是本发明实施例提供的SiC MOSFET器件的截面结构十示意图；
图11是本发明实施例提供的SiC MOSFET器件的制备方法流程图：
图中标记为：
101.衬底，102.缓冲层，103.第一外延层，104.电场调制区，105.第二外延层，106.阱区，107.接触区，108.源区，109.栅沟槽，110.栅介质层，111.多晶硅层，112.钝化层，113.源极窗口，114.源极欧姆接触层，115.漏极欧姆接触层，116.栅极窗口，117.栅极电极，118.源极电极，119.漏极电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
如图1-10所示，一种SiC MOSFET器件，包括：
第一掺杂类型的重掺杂的衬底101；
第一掺杂类型的轻掺杂的第一外延层103，位于衬底101的上表面；
缓冲层102，位于衬底101与第一外延层103之间；
第二掺杂类型的电场调制区104，位于第一外延层103中；
第一掺杂类型的轻掺杂的第二外延层105，位于第一外延层103的上表面；
第二掺杂类型的阱区106，位于第二外延层105中；
第二掺杂类型的接触区107，位于阱区106中；
第一掺杂类型的源区108，位于阱区106中；
栅沟槽109，位于第一外延层103与第二外延层105中；
栅介质层110，位于栅沟槽109表面；
第一掺杂类型的多晶硅层111，填充于栅沟槽109内的栅介质层110表面；
源极欧姆接触层114，位于第一掺杂类型的源区108与第二掺杂类型的接触区107的表面；
漏极欧姆接触层115，位于衬底101的下表面；
栅极电极117，位于多晶硅层111的上表面；
源极电极118，位于源极欧姆接触层114的上表面；
漏极电极119，位于漏极欧姆接触层115的下表面；
钝化层112，位于源极电极118与栅极电极117之间的第一外延层103的表面；
其中，第一掺杂类型为N型，第二掺杂类型为P型；或
第一掺杂类型为P型，第二掺杂类型为N型；
第二掺杂类型的电场调制区104的厚度为0.2-1.0um，宽度为0.5-1.2um，掺杂浓度为1e17-1e19cm-3；
第二掺杂类型的电场调制区104与栅沟槽109之间的间距为0.1-1.0um；
第二掺杂类型的阱区106的厚度为0.6-1.2um，且阱区106与第二掺杂类型的电场调制区104相连接；
第二掺杂类型的接触区107的宽度为0.3-1.0um，且接触区107与第二掺杂类型的电场调制区间104距为0-0.5um；
栅沟槽109的宽度为0.5-2.0um，深度为0.5-2.5um。
实施例二
如图11所示，一种SiC MOSFET器件的制备方法，包括以下步骤：
步骤1、提供第一掺杂类型的重掺杂的衬底，并于衬底的上表面(通过化学气相沉积工艺)形成第一掺杂类型的轻掺杂的第一外延层。
步骤2、于第一外延层中形成第二掺杂类型的电场调制区；
步骤2.1、在第一外延层的上表面(通过等离子体化学气相沉积工艺或低压气相化学气相沉积工艺)形成离子注入屏蔽层(离子注入屏蔽层可以为二氧化硅层或氮化硅层)；
步骤2.2、在离子注入屏蔽层的上表面涂覆光刻胶，采用光刻工艺对光刻胶进行图形化处理以形成图形化的光刻胶；
步骤2.3、依据图形化的光刻胶，对第一外延层进行(铝)离子注入工艺以形成电场调制区；
步骤2.4、去除图形化的光刻胶；
步骤2.5、去除离子注入屏蔽层。
步骤3、于第一外延层的上表面(通过化学气相沉积工艺)形成第一掺杂类型的轻掺杂的第二外延层。
步骤4、于第二外延层中(通过离子注入工艺)形成第二掺杂类型的阱区，并于阱区中(通过离子注入工艺)形成第二掺杂类型的接触区和第一掺杂类型的源区。
步骤5、于第一外延层与第二外延层中形成栅沟槽；
步骤5.1、通过化学气相沉积工艺在第一外延层表面生长致密且均匀的二氧化硅或氮化硅层，以作为刻蚀阻挡层，其厚度为1.5-2.0um；
步骤5.2、在刻蚀阻挡层表面涂覆光刻胶，对光刻胶进行曝光、显影及坚膜工艺形成图形化的光刻胶层；
步骤5.3、依据图形化的光刻胶层对刻蚀阻挡层进行刻蚀处理，以形成图形化的刻蚀阻挡层；
步骤5.4、去除图形化的光刻胶层，依据图形化的刻蚀阻挡层对第一外延层与第二外延层进行刻蚀处理以形成栅沟槽，刻蚀气体是SF6/O2的混合气体，气体总流量为15-30sccm，流量比为6:1-2:1；
步骤5.5、去除图形化的刻蚀阻挡层；
步骤5.6、对第一外延层与第二外延层进行高温钝化处理，处理温度1500-1700℃，处理气氛为H2、SiH4、Ar中的一种气体或几种混合气体，处理时间600-2000s，以对栅沟槽进行形貌修饰。
步骤6、于栅沟槽内形成栅介质层与第一掺杂类型的多晶硅层；
步骤6.1、利用原子层沉积工艺或低压气相化学沉积工艺在第二外延层表面生长一层二氧化硅层，以作为栅介质层；
步骤6.2、利用高温退火工艺对二氧化硅层进行退火处理，气体气氛为NO或N2O，气体流量为100-300sccm，退火温度为1100-1350℃，退火时间为60-120min；
步骤6.3、利用低压气相化学沉积工艺在二氧化硅层表面生长第一掺杂类型的多晶硅层，生长温度为500-700℃，压强为300-500mTorr；
步骤6.4、利用刻蚀工艺对第一掺杂类型的多晶硅层与二氧化硅层依次进行刻蚀，以去除沟槽栅以外区域的多晶硅层与二氧化硅层，形成最终的多晶硅层；
其中，原子层沉积工艺为热生长原子层沉积工艺或等离子体增强生长原子层沉积工艺，热生长原子层沉积工艺的生长温度300-500℃，等离子体增强生长原子层沉积工艺的等离子体驱动功率为150-350W；低压气相化学沉积工艺的生长温度为400-700℃，压强为200-400mTorr；
刻蚀工艺为感应耦合等离子体刻蚀工艺或反应离子刻蚀工艺。
步骤7、于第二外延层表面形成钝化层(钝化层指的是二氧化硅层或氮化硅层或两者叠加层)，并于钝化层中(通过刻蚀工艺)形成源极窗口；
步骤8、于源极窗口内(通过蒸发或溅射金属工艺，结合金属剥离工艺与高温快速退火工艺)形成源极欧姆接触层，并于衬底底部表面(通过蒸发或溅射金属工艺，结合金属剥离工艺与高温快速退火工艺)形成漏极欧姆接触层；
步骤9、于钝化层内对应于多晶硅的位置(通过刻蚀工艺)形成栅极窗口；
步骤10、于栅极窗口内(首先通过蒸发或溅射金属工艺形成一层金属电极，然后通过金属湿法腐蚀工艺对金属电极进行图形化)形成栅极电极，并于源极欧姆接触层表面(首先通过蒸发或溅射金属工艺形成一层金属电极，然后通过金属湿法腐蚀工艺对金属电极进行图形化)形成源极电极，于漏极欧姆接触层表面(通过蒸发或溅射金属工艺)形成漏极电极。
本发明的目的在于提供一种SiC MOSFET器件及其制备方法，通过利用在沟槽型SiC MOSFET器件中引入电场调制区，可有效调制器件内部电场，消除沟槽底部的电场聚集效应，还可降低沟槽底部栅氧中的电场强度，避免栅氧击穿，从而可防止器件过早击穿烧毁，提升器件可靠性。此外，本发明的制备方法与现有平栅型SiC MOSFET器件制备方法兼容，因此可实现高性能、批量化沟槽型SiC MOSFET器件制备及生产，具有巨大的市场潜力与广泛的应用前景。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种SiC MOSFET器件，其特征在于，包括：
第一掺杂类型的重掺杂的衬底；
第一掺杂类型的轻掺杂的第一外延层，位于所述衬底的上表面；
第二掺杂类型的电场调制区，位于所述第一外延层中；
第一掺杂类型的轻掺杂的第二外延层，位于所述第一外延层的上表面；
第二掺杂类型的阱区，位于所述第二外延层中；
第二掺杂类型的接触区，位于所述阱区中；
第一掺杂类型的源区，位于所述阱区中；
栅沟槽，位于所述第一外延层与所述第二外延层中；
栅介质层，位于所述栅沟槽表面；
第一掺杂类型的多晶硅层，填充于所述栅沟槽内的栅介质层表面；
源极欧姆接触层，位于所述第一掺杂类型的源区与第二掺杂类型的接触区的表面；
漏极欧姆接触层，位于所述衬底的下表面；
栅极电极，位于所述多晶硅层的上表面；
源极电极，位于所述源极欧姆接触层的上表面；
漏极电极，位于所述漏极欧姆接触层的下表面；
钝化层，位于所述源极电极与所述栅极电极之间的第一外延层的表面。
2.根据权利要求1所述的一种SiC MOSFET器件，其特征在于，所述SiC MOSFET器件还包括缓冲层，所述缓冲层位于所述衬底与所述第一外延层之间。
3.根据权利要求1所述的一种SiC MOSFET器件，其特征在于，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
4.根据权利要求1所述的一种SiC MOSFET器件，其特征在于，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
5.根据权利要求1所述的一种SiC MOSFET器件，其特征在于，
所述第二掺杂类型的电场调制区的厚度为0.2-1.0um，宽度为0.5-1.2um，掺杂浓度为1e17-1e19cm-3；
所述第二掺杂类型的电场调制区与所述栅沟槽之间的间距为0.1-1.0um；
所述第二掺杂类型的阱区的厚度为0.6-1.2um，且所述阱区与所述第二掺杂类型的电场调制区相连接；
所述第二掺杂类型的接触区的宽度为0.3-1.0um，且所述接触区与所述第二掺杂类型的电场调制区间距为0-0.5um；
所述栅沟槽的宽度为0.5-2.0um，深度为0.5-2.5um。
6.一种SiC MOSFET器件的制备方法，其特征在于，包括：
提供第一掺杂类型的重掺杂的衬底，并于所述衬底的上表面形成第一掺杂类型的轻掺杂的第一外延层；
于第一外延层中形成第二掺杂类型的电场调制区；
于第一外延层的上表面形成第一掺杂类型的轻掺杂的第二外延层；
于第二外延层中形成第二掺杂类型的阱区，并于所述阱区中形成第二掺杂类型的接触区和第一掺杂类型的源区；
于第一外延层与第二外延层中形成栅沟槽；
于栅沟槽内形成栅介质层与第一掺杂类型的多晶硅层；
于第二外延层表面形成钝化层，并于所述钝化层中形成源极窗口；
于源极窗口内形成源极欧姆接触层，并于衬底底部表面形成漏极欧姆接触层；
于钝化层内对应于所述多晶硅的位置形成栅极窗口；
于栅极窗口内形成栅极电极，并于源极欧姆接触层表面形成源极电极，于所述漏极欧姆接触层表面形成漏极电极。
7.根据权利要求6所述的一种SiC MOSFET器件的制备方法，其特征在于，所述于第一外延层中形成第二掺杂类型的电场调制区包括：
在所述第一外延层的上表面形成离子注入屏蔽层；
在所述离子注入屏蔽层的上表面涂覆光刻胶，采用光刻工艺对所述光刻胶进行图形化处理以形成图形化的光刻胶；
依据所述图形化的光刻胶，对所述第一外延层进行离子注入工艺以形成电场调制区；
去除图形化的光刻胶；
去除所述离子注入屏蔽层。
8.根据权利要求6所述的一种SiC MOSFET器件的制备方法，其特征在于，所述于第一外延层与第二外延层中形成栅沟槽包括：
通过化学气相沉积工艺在所述第一外延层表面生长致密且均匀的二氧化硅或氮化硅层，以作为刻蚀阻挡层，其厚度为1.5-2.0um；
在所述刻蚀阻挡层表面涂覆光刻胶，对光刻胶进行曝光、显影及坚膜工艺形成图形化的光刻胶层；
依据所述图形化的光刻胶层对刻蚀阻挡层进行刻蚀处理，以形成图形化的刻蚀阻挡层；
去除所述图形化的光刻胶层，依据图形化的刻蚀阻挡层对所述第一外延层与所述第二外延层进行刻蚀处理以形成栅沟槽，刻蚀气体是SF6/O2的混合气体，气体总流量为15-30sccm，流量比为6:1-2:1；
去除所述图形化的刻蚀阻挡层；
对第一外延层与第二外延层进行高温钝化处理，处理温度1500-1700℃，处理气氛为H2、SiH4、Ar中的一种气体或几种混合气体，处理时间600-2000s，以对所述栅沟槽进行形貌修饰。
9.根据权利要求6所述的一种SiC MOSFET器件的制备方法，其特征在于，所述于栅沟槽内形成栅介质层与第一掺杂类型的多晶硅层包括：
利用原子层沉积工艺或化学气相沉积工艺在所述第二外延层表面生长一层二氧化硅层，以作为栅介质层；
利用高温退火工艺对所述二氧化硅层进行退火处理，气体气氛为NO或N2O，气体流量为100-300sccm，退火温度为1100-1350℃，退火时间为60-120min；
利用化学气相沉积工艺在二氧化硅层表面生长第一掺杂类型的多晶硅层，生长温度为500-700℃，压强为300-500mTorr；
利用刻蚀工艺对所述第一掺杂类型的多晶硅层与二氧化硅层依次进行刻蚀，以去除沟槽栅以外区域的多晶硅层与二氧化硅层，形成最终的多晶硅层；
其中，所述原子层沉积工艺为热生长原子层沉积工艺或等离子体增强生长原子层沉积工艺，所述热生长原子层沉积工艺的生长温度300-500℃，所述等离子体增强生长原子层沉积工艺的等离子体驱动功率为150-350W；所述低压气相化学沉积工艺的生长温度为400-700℃，压强为200-400mTorr；
所述刻蚀工艺为感应耦合等离子体刻蚀工艺或反应离子刻蚀工艺。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110746585.1A CN113571584B (zh) | 2021-07-01 | 2021-07-01 | 一种SiC MOSFET器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110746585.1A CN113571584B (zh) | 2021-07-01 | 2021-07-01 | 一种SiC MOSFET器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113571584A true CN113571584A (zh) | 2021-10-29 |
| CN113571584B CN113571584B (zh) | 2023-09-12 |
Family
ID=78163360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110746585.1A Active CN113571584B (zh) | 2021-07-01 | 2021-07-01 | 一种SiC MOSFET器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113571584B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115101592A (zh) * | 2022-08-25 | 2022-09-23 | 北京中科新微特科技开发股份有限公司 | 沟槽型晶体管及其制造方法 |
| CN116666425A (zh) * | 2023-05-10 | 2023-08-29 | 南京第三代半导体技术创新中心有限公司 | 一种SiC沟槽型MOSFET器件 |
| CN116837463A (zh) * | 2023-06-20 | 2023-10-03 | 中国科学院上海微系统与信息技术研究所 | 一种基于碳化硅的调制器件制备方法及调制器件 |
| WO2023231502A1 (zh) * | 2022-06-02 | 2023-12-07 | 中芯越州集成电路制造(绍兴)有限公司 | 沟槽型mos器件及其制造方法 |
| CN117316994A (zh) * | 2023-11-29 | 2023-12-29 | 深圳基本半导体有限公司 | 一种碳化硅半导体mosfet器件及其制备方法 |
| CN117637854A (zh) * | 2024-01-24 | 2024-03-01 | 苏州华太电子技术股份有限公司 | 垂直型电容耦合栅控结型场效应晶体管及其制备方法 |
| WO2024113414A1 (zh) * | 2022-12-01 | 2024-06-06 | 中国科学院上海微系统与信息技术研究所 | 基于高k介质的碳化硅沟槽型MOSFET及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160172482A1 (en) * | 2014-12-10 | 2016-06-16 | Alpha And Omega Semiconductor Incorporated | Integrating enhancement mode depleted accumulation/inversion channel devices with mosfets |
| CN107564964A (zh) * | 2017-08-18 | 2018-01-09 | 中国科学院上海微系统与信息技术研究所 | 沟槽型mosfet功率器件及其制作方法 |
| CN110660863A (zh) * | 2019-10-22 | 2020-01-07 | 中国电子科技集团公司第五十五研究所 | 一种碳化硅mosfet功率器件及其制备方法 |
| CN111029398A (zh) * | 2019-11-24 | 2020-04-17 | 中电国基南方集团有限公司 | 一种沟槽型mosfet功率器件及其制备方法 |
-
2021
- 2021-07-01 CN CN202110746585.1A patent/CN113571584B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160172482A1 (en) * | 2014-12-10 | 2016-06-16 | Alpha And Omega Semiconductor Incorporated | Integrating enhancement mode depleted accumulation/inversion channel devices with mosfets |
| CN107564964A (zh) * | 2017-08-18 | 2018-01-09 | 中国科学院上海微系统与信息技术研究所 | 沟槽型mosfet功率器件及其制作方法 |
| CN110660863A (zh) * | 2019-10-22 | 2020-01-07 | 中国电子科技集团公司第五十五研究所 | 一种碳化硅mosfet功率器件及其制备方法 |
| CN111029398A (zh) * | 2019-11-24 | 2020-04-17 | 中电国基南方集团有限公司 | 一种沟槽型mosfet功率器件及其制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| 杨同同;陶永洪;杨晓磊;黄润华;柏松;: "12kV 4H-SiC N沟道IGBT的设计与实现", 固体电子学研究与进展, no. 05 * |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023231502A1 (zh) * | 2022-06-02 | 2023-12-07 | 中芯越州集成电路制造(绍兴)有限公司 | 沟槽型mos器件及其制造方法 |
| CN115101592A (zh) * | 2022-08-25 | 2022-09-23 | 北京中科新微特科技开发股份有限公司 | 沟槽型晶体管及其制造方法 |
| CN115101592B (zh) * | 2022-08-25 | 2022-11-08 | 北京中科新微特科技开发股份有限公司 | 沟槽型晶体管及其制造方法 |
| WO2024113414A1 (zh) * | 2022-12-01 | 2024-06-06 | 中国科学院上海微系统与信息技术研究所 | 基于高k介质的碳化硅沟槽型MOSFET及其制作方法 |
| CN116666425A (zh) * | 2023-05-10 | 2023-08-29 | 南京第三代半导体技术创新中心有限公司 | 一种SiC沟槽型MOSFET器件 |
| CN116666425B (zh) * | 2023-05-10 | 2024-06-21 | 南京第三代半导体技术创新中心有限公司 | 一种SiC沟槽型MOSFET器件 |
| CN116837463A (zh) * | 2023-06-20 | 2023-10-03 | 中国科学院上海微系统与信息技术研究所 | 一种基于碳化硅的调制器件制备方法及调制器件 |
| CN117316994A (zh) * | 2023-11-29 | 2023-12-29 | 深圳基本半导体有限公司 | 一种碳化硅半导体mosfet器件及其制备方法 |
| CN117637854A (zh) * | 2024-01-24 | 2024-03-01 | 苏州华太电子技术股份有限公司 | 垂直型电容耦合栅控结型场效应晶体管及其制备方法 |
| CN117637854B (zh) * | 2024-01-24 | 2024-04-19 | 苏州华太电子技术股份有限公司 | 垂直型电容耦合栅控结型场效应晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113571584B (zh) | 2023-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113571584B (zh) | 一种SiC MOSFET器件及其制备方法 | |
| TWI520337B (zh) | 階梯溝渠式金氧半場效電晶體及其製造方法 | |
| CN107275407B (zh) | 一种碳化硅vdmos器件及其制作方法 | |
| CN110518070B (zh) | 一种适用于单片集成的碳化硅ldmos器件及其制造方法 | |
| US10475896B2 (en) | Silicon carbide MOSFET device and method for manufacturing the same | |
| WO2023142393A1 (zh) | 集成高速续流二极管的碳化硅分离栅mosfet及制备方法 | |
| CN110148629A (zh) | 一种沟槽型碳化硅mosfet器件及其制备方法 | |
| CN107464837B (zh) | 一种超结功率器件 | |
| CN102364688A (zh) | 一种垂直双扩散金属氧化物半导体场效应晶体管 | |
| US11342433B2 (en) | Silicon carbide devices, semiconductor devices and methods for forming silicon carbide devices and semiconductor devices | |
| CN112635544B (zh) | 具有偶极子层的增强型AlGaN-GaN垂直型超结HEMT及其制备方法 | |
| CN102097478A (zh) | 一种极低导通电阻浅槽埋沟vdmos器件 | |
| CN115148820A (zh) | 一种SiC沟槽MOSFET器件及其制造方法 | |
| CN114284358A (zh) | 一种碳化硅功率器件及其制备方法 | |
| CN110473914B (zh) | 一种SiC-MOS器件的制备方法 | |
| CN102623495A (zh) | 一种多掺杂口袋结构的隧穿场效应晶体管及其制备方法 | |
| CN116154000A (zh) | 多级沟槽型SiC MOSFET器件及其制造方法 | |
| CN113488542B (zh) | 一种沟槽型SiC MOSFET器件及其制备方法 | |
| CN117712177A (zh) | 具有半包裹p型屏蔽层结构的碳化硅mosfet器件 | |
| CN112885891A (zh) | 一种提高氮化镓hemt功率器件击穿电压的结构及其制备方法 | |
| CN103928321A (zh) | 碳化硅绝缘栅双极型晶体管的制备方法 | |
| CN111509042A (zh) | 一种MIS结构GaN高电子迁移率晶体管及其制备方法 | |
| CN111463266A (zh) | 一种具有倾斜侧壁场板的倒梯形栅mosfet器件结构 | |
| CN116013989A (zh) | 具有SiO2阻挡层的垂直结构Ga2O3晶体管及制备方法 | |
| JP7141758B2 (ja) | Ｕ字型ゲートｍｏｓｆｅｔのトレンチコーナー部酸化物層の厚さを増加させる製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |