CN116154000A - 多级沟槽型SiC MOSFET器件及其制造方法 - Google Patents
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Abstract
本发明公开多级沟槽型SiC MOSFET器件及其制造方法，属于基本电气元件的技术领域。该多级沟槽型SiC MOSFET器件包括第一导电类型衬底、第一导电类型外延层、第二导电类型柱区、第一沟槽以及第二沟槽。第一沟槽用于形成纵向导电沟道，第二沟槽用于提升器件的动态特性与短路特性。第二导电类型柱区与第一导电类型外延层形成超结结构，在保证击穿特性不退化的前提下，既可保护第一沟槽、第二沟槽内部的栅介质，又可明显减小器件的导通电阻，从而防止第二沟槽影响器件的正向导通特性。
Description
技术领域
本发明涉及半导体器件技术，具体公开多级沟槽型SiC MOSFET器件及其制造方法，属于基本电气元件的技术领域。
背景技术
电力电子系统的发展对半导体器件在高温、高频、抗辐照、高压等方面的性能提出了更高的要求。传统的硅材料器件制作工艺成熟，但材料本身的性能限制了硅器件在极端工作环境下的应用。与硅材料相比，SiC材料具有更大的禁带宽度、较高的电子饱和漂移速度、较强的抗辐照能力、更高的临界击穿电场和热导率，成为制作能够适应极端环境的大功率器件的最重要半导体材料之一。
常规的平面栅型SiC MOSFET器件存在寄生结型场效应晶体管结构，增大了器件的导通电阻。而沟槽型SiC MOSFET器件通过在沟槽侧壁形成沟道，既提高了沟道迁移率，又消除了JFET效应，使得器件导通电阻大大减小，并且缩小了元胞尺寸，增大了功率密度。但沟槽型SiC MOSFET器件在实际制作和应用中存在以下两个问题：其一是沟槽拐角处栅介质层需承受较大的电场强度，影响了器件的可靠性；其二是沟槽MOSFET器件的导通电阻相对较小，这使得沟槽MOSFET器件的饱和电流相对较大，器件短路时电流较大，短路耐受时间较小，导致沟槽MOSFET器件的短路能力相对平面MOSFET器件较弱。
为了解决上述问题，目前主要解决方案是在沟槽底部增加高浓度掺杂的P+区域，利用P+区转移电场集中的位置，进而保护栅介质层，同时利用P+区与P型阱区产生的JFET效应降低器件的饱和电流，增强器件的短路能力。然而这种方案会增大沟槽MOSFET器件的导通电阻，损害沟槽MOSFET器件的正向导通能力。
综上，本发明旨在提出一种多级沟槽型SiC MOSFET器件及其制造方法以克服现有沟槽MOSFET器件的缺陷。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供多级沟槽型SiC MOSFET器件及其制造方法，解决沟槽型MOSFET器件沟槽拐角处栅介质层影响可靠性以及沟槽型MOSFET器件的性能在高导通电阻与低饱和电流之间折中的技术问题，实现提升沟槽型SiC MOSFET器件可靠性以及在保证正向导通能力的同时提升沟槽型SiC MOSFET器件短路性能的发明目的。
本发明为实现上述发明目的采用如下技术方案：
多级沟槽型SiC MOSFET器件，包括，
漏极电极；
第一导电类型衬底，位于漏极电极之上；
第一导电类型外延层，位于第一导电类型衬底之上；
至少两个第二导电类型柱区，位于第一导电类型外延层中；
至少两个第二沟槽，每一个第二沟槽位于一个第二导电类型柱区内部；
第二导电类型阱区，位于第一导电类型外延层表面的阱区外延层中；
至少两个第一导电类型源区，每一个第一导电类型源区位于一个第二导电类型柱区上方的第二导电类型阱区中；
第二导电类型重掺杂区，位于相邻两个第一导电类型源区之间；
至少两个第一沟槽，每一个第一沟槽位于一个第二导电类型柱区上方的阱区外延层中，每一个第一沟槽两侧侧壁上形成有纵向沟道，每一个第一沟槽与其下方第二导电类型柱区中的第二沟槽连通形成一个多级沟槽结构；
栅介质层，覆盖位于第一沟槽和第二沟槽形成的多级沟槽结构的表面；
栅极电极，位于栅介质层（7）内部且覆盖第一沟槽；
至少两个隔离介质层，位于阱区外延层之上；及，
源极电极，位于相邻两个隔离介质层之间；
作为多级沟槽型SiC MOSFET器件的进一步优化方案，栅介质层可以由氧化硅制备而成，也可以由氧化铝等高介电常数材料制备而成。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，栅极电极可以是金属或掺杂多晶硅。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，第二导电类型柱区的掺杂浓度为1e16cm-3~2e18cm-3，第二导电类型柱区的宽度与第二沟槽的宽度相差不超过1µm。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，第一导电类型外延层的掺杂浓度为1e16cm-3~2e17cm-3。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，第一沟槽的深度为0.5~1.5µm，宽度为0.5~1.5µm，且第一沟槽的深度大于阱区外延层的厚度。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，第二沟槽的深度为0.3~1.5µm，第二沟槽的宽度为1.1~4.5µm，第二沟槽的宽度大于第一沟槽的宽度。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，隔离介质层可以是二氧化硅或者氮化物或者复合物。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，漏极欧姆接触层的材料可以是Al或Au或Pt。
作为多级沟槽型SiC MOSFET器件的进一步优化方案，源极欧姆接触层的材料可以是Al或Au或Pt。
多级沟槽型SiC MOSFET器件的制备方法，包括以下步骤：
S1、在第一导电类型衬底上通过外延生长技术形成第一导电类型外延层；
S2、通过化学气相沉积工艺在步骤1制备而得的第一导电类型外延层上生长刻蚀掩膜层，通过光刻工艺对刻蚀掩膜层进行图形化处理，利用图形化的刻蚀掩膜层对第一导电类型外延层进行电感耦合等离子体刻蚀，通过深槽刻蚀去除第二导电类型柱区所在区域的第一导电类型外延层；
S3、去除步骤2制备的刻蚀掩膜层，通过外延回填及CMP工艺平整表面形成第二导电类型柱区；
S4、在步骤3制备而得的SiC MOSFET器件的表面外延外延第一导电类型掺杂SiC，形成覆盖第二导电类型柱区顶部的第一导电类型外延层，通过化学气相沉积工艺在覆盖第二导电类型柱区顶部的第一导电类型外延层的表面生长离子注入掩膜层，通过光刻工艺对离子注入掩膜层进行图形化处理，利用离子注入掩膜层向覆盖第二导电类型柱区顶部的第一导电类型外延层中注入大剂量离子，直至将覆盖第二导电类型柱区顶部的第一导电类型外延层中形成第二沟槽的区域的第一导电类型掺杂SiC打成非晶态；
S5、在步骤4制备而得的SiC MOSFET器件的表面外延第一导电类型掺杂SiC，形成阱区外延层，通过光刻工艺及离子注入工艺，在阱区外延层中形成第二导电类型阱区，在每一个第二导电类型柱区上方的第二导电类型阱区中形成第一导电类型源区，在相邻两个第一导电类型源区之间形成第二导电类型重掺杂区；
S6、在步骤5制备而得的阱区外延层表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对阱区外延层进行电感耦合等离子体刻蚀，在每一个第二导电类型柱区上方的阱区外延层中形成一个两侧侧壁具有纵向沟道的第一沟槽；
S7、再通过湿法腐蚀去除覆盖第二导电类型柱区顶部的第一导电类型外延层中形成第二沟槽的区域的非晶态SiC，形成第一沟槽连通的第二沟槽；
S8、去除步骤6制备而得的刻蚀掩膜层，对第一沟槽和第二沟槽连通形成的多级沟槽结构进行钝化处理和高温退火处理；
S9、通过热氧化及化学气相沉积工艺，在步骤S8钝化和高温退火处理后的多级沟槽结构表面淀积形成作为二氧化硅层，并对二氧化硅层进行高温退火处理，形成栅介质层，通过化学气相沉积工艺在栅介质层内部生长多晶硅并进行多晶硅注入，再进行多晶硅刻蚀以去除第一沟槽之外的多晶硅以及阱区外延层表面的多晶硅，形成栅极电极；
S10、在步骤9制备而得的SiC MOSFET器件的阱区外延层表面淀积形成隔离介质层，并通过光刻、刻蚀形成源极窗口，通过此源极窗口形成源极欧姆接触层，在第一导电类型衬底表面形成漏极欧姆接触层，于源极欧姆接触层表面形成源极电极，于漏极欧姆接触层表面形成漏极电极。
作为多级沟槽型SiC MOSFET器件的制备方法的进一步优化方案，形成第二沟槽的方法是大剂量离子注入+湿法腐蚀，其中，注入离子可以是Al离子或B离子，注入剂量不低于5e14cm-3，注入目标峰值浓度不低于2e20cm-3，湿法腐蚀液中HNO3占比不低于2%。
本发明采用上述技术方案，具有以下有益效果：
（1）本发明提出的多级沟槽型SiC MOSFET器件在每一个元胞中制备用于形成纵向导电沟道的第一沟槽以及用于减小沟槽型SiCMOSFET器件饱和电流的第二沟槽，且第一沟槽与第二沟槽连通形成多级沟槽结构，第二沟槽宽度明显大于第一沟槽宽度，有利于减小器件饱和电流，进而增大器件的短路耐受时间，提升器件的短路特性，相较于引入额外P+区以降低饱和电流的沟槽型SiC MOSFET器件而言，避免JFET效应的产生；同时利用第二导电类型柱区与第一导电类型外延层形成的超结结构，在保证击穿特性不退化的前提下，既保护栅介质又明显减小器件的导通电阻，从而避免第二沟槽影响器件的正向导通特性，在降低介质层电场与增强器件正向导通能力之间实现了更好地折中。
（2）本发明所提SiC MOSFET器件中，第二沟槽的位置和深度都可以根据实际应用需求进行设计以减小漂移区面积，从而减小第一沟槽侧壁的栅漏交叠面积，进而减小了栅漏电容、提升器件的动态特性。
附图说明
图1为实施例1的沟槽型SiC MOSFET器件A-A’方向截面的结构示意图。
图2为实施例1的沟槽型SiC MOSFET器件的三维结构示意图。
图3为实施例2的沟槽型SiC MOSFET器件的结构示意图。
图4为实施例3的沟槽型SiC MOSFET器件的结构示意图。
图5为实施例4的沟槽型SiC MOSFET器件的结构示意图。
图6为实施例5的沟槽型SiC MOSFET器件的结构示意图。
图7为实施例6的沟槽型SiC MOSFET器件的结构示意图。
图8为实施例7的沟槽型SiC MOSFET器件的结构示意图。
图9为实施例8的沟槽型SiC MOSFET器件的结构示意图。
图10~图21为实施例1制备沟槽型SiC MOSFET器件各工艺步骤形成的SiC MOSFET器件的结构示意图。
图中标记说明：1、漏极电极；2、第一导电类型衬底；3、第一导电类型外延层；4、第二导电类型柱区；5、第二沟槽；6、第一沟槽；7、栅介质；8、第二导电类型阱区；9、第二导电类型重掺杂区；10、第一导电类型源区；11、源极电极；12、栅极电极；13、隔离介质层；14、纵向沟道。
具体实施方式
以下结合实施例对本发明作进一步的描述，实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。
此外,在本发明的描述中，需要说明的是，术语“中央”、“中心”、 “上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
一种多级沟槽型SiC MOSFET器件的三维结构如图2所示，该多级沟槽型SiCMOSFET器件A-A’方向截面的结构如图1所示，该多级沟槽型SiC MOSFET器件包括：漏极电极1；位于漏极电极1之上的第一导电类型衬底2，第一导电类型衬底2为第一导电类型SiC衬底；位于第一导电类型衬底2上的第一导电类型外延层3，第一导电类型外延层3为第一导电类型掺杂的SiC外延层；位于第一导电类型外延层3中的第二导电类型柱区4，第一导电类型外延层3中至少有两个第二导电类型柱区4，第二导电类型柱区4通过注入第二导电类型掺杂的SiC制备而成；位于第二导电类型柱区4顶部的第二沟槽5；位于第一导电类型外延层3表面的阱区外延层中的第二导电类型阱区8；位于每个第二导电类型柱区4上方的第二导电类型阱区8中的第一导电类型源区10；位于相邻两个第一导电类型源区10之间的第二导电类型重掺杂区9；位于每个第二导电类型柱区4上方的阱区外延层中的第一沟槽6；覆盖第一沟槽6和第二沟槽5的栅介质层7；位于栅介质层7内部的栅极电极12，栅极电极12通电后对第一沟槽两侧侧壁上的纵向沟道进行控制；位于阱区外延层之上的隔离介质层13，隔离介质层13可以是二氧化硅或者氮化物或者复合物；位于相邻两个隔离介质层13之间的源极电极11；源电极11位于第二导电类型重掺杂区9和第二导电类型重掺杂区9两侧部分第一导电类型源区10的表面；栅电极12可以是金属或掺杂多晶硅。第一导电类型为N型或P型，第二导电类型为P型或N型。
上述多级沟槽型SiC MOSFET器件的制备方法，如图10~图20所示，包括以下10个步骤。
步骤S1，如图10、图11所示，在第一导电类型衬底2上通过外延生长工艺形成第一导电类型外延层3，第一导电类型外延层3的掺杂浓度为1e16cm-3~2e17cm-3。
步骤S2，如图12所示，在步骤S1制备的第一导电类型外延层3表面通过化学气相沉积工艺生长刻蚀掩膜层，再通过光刻工艺对刻蚀掩膜层进行图形化处理，利用图形化的刻蚀掩膜层对第一导电类型外延层3进行电感耦合等离子体刻蚀，去除第二导电类型柱区4所在区域的第一导电类型外延层3。
步骤S3，如图13所示，去除步骤S2制备而得刻蚀掩膜层，通过外延回填及CMP工艺平整表面形成第二导电类型柱区4。第二导电类型柱区4深度与宽度之比大于2:1；第二导电类型柱区4的掺杂浓度为1e16cm-3~2e18cm-3；相邻两个元胞中的第二导电类型柱区4之间的距离不小于0.5µm。
步骤S4，如图14所示，在步骤S3制备而得的SiC MOSFET器件的表面外延N型掺杂SiC，形成覆盖第二导电类型柱区4顶部的第一导电类型外延层3；如图15所示，在外延后的第一导电类型外延层3表面通过化学气相沉积工艺生长离子注入掩膜层，再通过光刻工艺对离子注入掩膜层进行图形化处理，通过大剂量离子注入工艺将覆盖第二导电类型柱区4顶部的第一导电类型外延层3中形成第二沟槽5的区域的导电物质即SiC打成非晶态，注入离子可以是Al离子或B离子，注入剂量不低于5e14cm-3，注入目标峰值浓度不低于2e20cm-3。
步骤S5，如图16所示，在步骤S4制备而得的SiC MOSFET器件的表面外延N型掺杂SiC，形成阱区外延层；如图17所示，通过光刻工艺及离子注入工艺，在阱区外延层中形成第二导电类型阱区8，在每个第二导电类型柱区4上方的第二导电类型阱区8中形成第一导电类型源区10，在相邻两个第一导电类型源区10之间形成第二导电类型重掺杂区9。
步骤S6，如图18所示，在步骤S5制备而得的阱区外延层表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对阱区外延层进行电感耦合等离子体刻蚀，在每个第二导电类型柱区4上方的阱区外延层中形成一个两侧侧壁具有纵向沟道的第一沟槽6，第一沟槽的刻蚀深度可以根据需要调整，当刻蚀深度超过阱区外延层时，刻蚀第二导电类型柱区4以形成第一沟槽底部。第一沟槽6的深度为0.5~1.5µm，第一沟槽6的宽度为0.5~1.5µm，且第一沟槽6的深度大于阱区外延层的厚度。
步骤S7，如图19所示，对步骤S6制备而得的SiC MOSFET器件，通过湿法腐蚀去除覆盖第二导电类型柱区4顶部的第一导电类型外延层3中形成第二沟槽5的区域的非晶态SiC，形成与第一沟槽6连通的第二沟槽5。每一个第二导电类型柱区内的第二沟槽与该第二导电类型柱区上方的第一沟槽形成一个多级沟槽结构，湿法腐蚀液中HNO3占比不低于2%。第二沟槽的5的深度为0.3~1.5µm，第二沟槽的5的宽度为1.1~4.5µm，第二沟槽5的宽度大于第一沟槽6的宽度，且第二沟槽5宽度与第一沟槽6宽度之差不小于0.2µm；第二沟槽5顶部与第二导电类型阱区8底部的距离不小于0.2µm；相邻两个元胞中的第二沟槽5之间的距离w1大小在0.5µm~3µm之间；第二沟槽5宽度与第二导电类型柱区4的宽度相差不超过1µm；第二沟槽5的深度为0.2µm~1.5µm。
步骤S8，去除步骤S6制备而得的SiC MOSFET器件的刻蚀掩膜层，对第一沟槽6和第二沟槽5连通形成的多级沟槽结构进行钝化处理和高温退火。
步骤S9，如图20所示，通过热氧化及化学气相沉积工艺在步骤S8钝化和高温退火处理后的多级沟槽结构表面形成二氧化硅层，在多级沟槽结构表面形成的二氧化硅层即为栅介质层7，并对二氧化硅层进行高温退火处理；通过化学气相沉积工艺在栅介质层7内部生长多晶硅，并进行多晶硅注入，再进行多晶硅刻蚀以去除第一沟槽之外的多晶硅以及阱区外延层表面的多晶硅，形成栅极电极12。
步骤S10，如图21所示，在步骤S9制备而得的SiC MOSFET器件的阱区外延层表面淀积形成隔离介质层13，以形成源极窗口，通过此源极窗口形成源极欧姆接触层，在第一导电类型衬底2底层表面形成漏极欧姆接触层，于源极欧姆接触层表面形成源极电极11，于漏极欧姆接触层表面形成漏极电极1。栅极电极12通电后对第一沟槽两侧侧壁上的纵向沟道14进行控制。漏极欧姆接触层的材料可以是Al、Au或Pt。源极欧姆接触层的材料可以是Al、Au或Pt。
实施例2
一种多级沟槽型SiC MOSFET器件，如图3所示，与实施例1基本相同，区别在于第二沟槽5深度远大于实施例1，第二沟槽的深度为1.5µm~5µm；第二沟槽5的下方仍为第二导电类型柱区4，区别在于为了保持超结结构电荷平衡，第二导电类型柱区4浓度远大于实施例1，为实施例1第二导电类型柱区掺杂浓度的2~3倍。增大第二沟槽5深度有助于进一步降低栅漏电容，提升器件的动态特性。
实施例3
一种多级沟槽型SiC MOSFET器件，如图4所示，与实施例1区别在于第一沟槽6延伸至接近第一导电类型外延层3底部，第二沟槽5底部与第一导电类型衬底2接触，第二沟槽5上方为第二导电类型柱区4。第二沟槽5底部与第一导电类型衬底2接触，有利于减缓第二沟槽5底部栅介质承受的电场强度。第二导电类型柱区4位于第二沟槽5上方，可以保护第一沟槽6中的栅介质。同时第二导电类型柱区4与第二沟槽5可以减小饱和电流、提升短路特性。
实施例4
一种多级沟槽型SiC MOSFET器件，如图5所示，与实施例1区别在于栅极电极12采用分裂栅结构，分裂栅结构能减小栅漏交叠面积，减小栅漏电容，提升动态特性。
实施例5
一种多级沟槽型SiC MOSFET器件，如图6所示，与实施例1区别在于第二沟槽5深度远大于实施例1，且栅极电极12采用分裂栅结构，第二沟槽5下仍为第二导电类型柱区4，区别在于为了保持超结结构电荷平衡，第二导电类型柱区4浓度远大于实施例1，而分裂栅结构能减小栅漏交叠面积，减小栅漏电容，提升动态特性。
实施例6
一种多级沟槽型SiC MOSFET器件，如图7所示，与实施例1区别在于第一沟槽6延伸至接近第一导电类型外延层3底部，第二沟槽5底部与第一导电类型衬底2接触，第二沟槽5上方为第二导电类型柱区4，且栅极电极12采用分裂栅结构。第二导电类型柱区4位于第二沟槽5上方，可以保护第一沟槽6中的栅介质。同时第二导电类型柱区4与第二沟槽5可以减小饱和电流、提升短路特性。而分裂栅结构能减小栅漏交叠面积，减小栅漏电容，提升动态特性。
实施例7
一种多级沟槽型SiC MOSFET器件，如图8所示，与实施例1区别在于第二沟槽5采用V型结构，可以减小第二沟槽5内栅介质承受的电场强度。
实施例8
一种多级沟槽型SiC MOSFET器件，如图9所示，与实施例1区别在于第二沟槽5采用V型结构，且栅极电极12采用分裂栅结构。可以减小第二沟槽5内栅介质承受的电场强度，而分裂栅结构能减小栅漏交叠面积，减小栅漏电容，提升动态特性。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.多级沟槽型SiC MOSFET器件，其特征在于，包括：
漏极电极；
第一导电类型衬底，位于所述漏极电极之上；
第一导电类型外延层，位于所述第一导电类型衬底之上；
至少两个第二导电类型柱区，位于所述第一导电类型外延层中；
至少两个第二沟槽，每一个第二沟槽位于一个第二导电类型柱区内部；
第二导电类型阱区，位于所述第一导电类型外延层表面的阱区外延层中；
至少两个第一导电类型源区，每一个第一导电类型源区位于一个第二导电类型柱区上方的第二导电类型阱区中；
第二导电类型重掺杂区，位于相邻两个第一导电类型源区之间；
至少两个第一沟槽，每一个第一沟槽位于一个第二导电类型柱区上方的阱区外延层中，每一个第一沟槽两侧侧壁上形成有纵向沟道，每一个第一沟槽与其下方第二导电类型柱区中的第二沟槽连通形成一个多级沟槽结构；
栅介质层，覆盖第一沟槽和第二沟槽形成的多级沟槽结构的表面；
栅极电极，位于栅介质层内部且覆盖第一沟槽；
至少两个隔离介质层，位于阱区外延层之上；及，
源极电极，位于相邻两个隔离介质层之间。
2.根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述第一导电类型衬底为第一导电类型SiC衬底，所述第一导电类型外延层为第一导电类型SiC外延层，所述第二导电类型柱区为第二导电类型SiC柱区，第二导电类型阱区为第二导电类型SiC阱区，第二导电类型重掺杂区为第二导电类型重掺杂区，第一导电类型为N型或P型，第二导电类型为P型或N型。
3.根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述第二导电类型柱区深度与宽度之比大于2:1，相邻两个元胞中的第二导电类型柱区之间的距离大于或等于0.5µm。
4.根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述一沟槽的深度大于阱区外延层的厚度。
5. 根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述第二沟槽的宽度大于第一沟槽的宽度，且第二沟槽宽度与第一沟槽宽度之差大于或等于0.2µm，第二沟槽顶部与第二导电类型阱区底部的距离大于或等于0.2µm，相邻两个元胞中的第二沟槽5之间的距离为0.5µm~3µm，第二沟槽宽度与第二导电类型柱区的宽度之差小于或等于1µm。
6. 根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述每一个第二沟槽位于一个第二导电类型柱区顶部，第二沟槽的深度为0.2µm ~1.5µm，第二导电类型柱区的掺杂浓度为1e16cm-3~2e18cm-3。
7. 根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述第二沟槽的深度为1.5µm ~5µm时，第二导电类型柱区的掺杂浓度为2A~3A，A=1e16cm-3~2e18cm-3。
8. 根据权利要求1所述多级沟槽型SiC MOSFET器件，其特征在于，所述第一沟槽的底部延伸接近至第一导电类型外延层的底部，底部延伸接近至第一导电类型外延层底部的第一沟槽连通的第二沟槽的底部与第一导电类型衬底接触。
9. 根据权利要求1所述多级沟槽型SiC MOSFET器件的制造方法，其特征在于，包括如下步骤：
步骤1，在第一导电类型衬底上外延生长第一导电类型外延层；
步骤2，通过化学气相沉积工艺在步骤1制备而得的第一导电类型外延层上生长刻蚀掩膜层，通过光刻工艺对刻蚀掩膜层进行图形化处理，利用图形化的刻蚀掩膜层对第一导电类型外延层进行电感耦合等离子体刻蚀，去除第二导电类型柱区所在区域的第一导电类型外延层；
步骤3，去除步骤2制备的刻蚀掩膜层，通过外延回填及CMP工艺平整表面形成第二导电类型柱区；
步骤4，在步骤3制备而得的SiC MOSFET器件的表面外延第一导电类型掺杂SiC，形成覆盖第二导电类型柱区顶部的第一导电类型外延层，通过化学气相沉积工艺在覆盖第二导电类型柱区顶部的第一导电类型外延层的表面生长离子注入掩膜层，通过光刻工艺对离子注入掩膜层进行图形化处理，利用离子注入掩膜层向覆盖第二导电类型柱区顶部的第一导电类型外延层中注入大剂量离子，直至将覆盖第二导电类型柱区顶部的第一导电类型外延层中形成第二沟槽的区域的第一导电类型掺杂SiC打成非晶态；
步骤5，在步骤4制备而得的SiC MOSFET器件的表面外延第一导电类型掺杂SiC，形成阱区外延层，通过光刻工艺及离子注入工艺，在阱区外延层中形成第二导电类型阱区，在每一个第二导电类型柱区上方的第二导电类型阱区中形成第一导电类型源区，在相邻两个第一导电类型源区之间形成第二导电类型重掺杂区；
步骤6，在步骤5制备而得的阱区外延层表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对阱区外延层进行电感耦合等离子体刻蚀，在每一个第二导电类型柱区上方的阱区外延层中形成一个两侧侧壁具有纵向沟道的第一沟槽；
步骤7，通过湿法腐蚀去除覆盖第二导电类型柱区顶部的第一导电类型外延层中形成第二沟槽的区域的非晶态SiC，形成与第一沟槽连通的第二沟槽；
步骤8，去除步骤6制备而得的刻蚀掩膜层，对第一沟槽和第二沟槽连通形成的多级沟槽结构进行钝化处理和高温退火处理；
步骤9，通过热氧化及化学气相沉积工艺，在步骤S8钝化和高温退火处理后的多级沟槽结构表面淀积二氧化硅层，并对二氧化硅层进行高温退火处理，形成栅介质层，通过化学气相沉积工艺在栅介质层内部生长多晶硅并进行多晶硅注入，再进行多晶硅刻蚀以去除第一沟槽之外的多晶硅以及阱区外延层表面的多晶硅，形成栅极电极；
步骤10，在步骤9制备而得的SiC MOSFET器件的阱区外延层表面淀积形成隔离介质层，以形成源极窗口，通过源极窗口形成源极欧姆接触层，在第一导电类型衬底底层表面形成漏极欧姆接触层,在源极欧姆接触层表面形成源极电极，在漏极欧姆接触层表面形成漏极电极。
10. 根据权利要求9所述多级沟槽型SiC MOSFET器件的制造方法，其特征在于，所述步骤4中注入的大剂量离子为铝离子或硼离子，注入剂量大于或等于5e14cm-3，注入目标峰值浓度大于或等于2e20cm-3。
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