CN116632065A - 集成sbd的碳化硅槽栅mosfet器件及其制造方法 - Google Patents
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- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 65
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 6
- 238000009616 inductively coupled plasma Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 238000003892 spreading Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000002161 passivation Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 238000005457 optimization Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明公开集成SBD的碳化硅槽栅MOSFET器件及其制造方法，属于基本电气元件的技术领域。该器件包括：第一导电类型的衬底、外延层和源区，第二导电类型的第一阱区、第二阱区和屏蔽区，第一沟槽、第二沟槽和栅极沟槽。第一沟槽和第二沟槽组成了源极沟槽，第一沟槽所淀积的金属与第一导电类型外延层直接接触，在不增加元胞尺寸的前提下形成具有整流性能的肖特基接触，大幅改善器件的第三象限性能。第二导电类型第一阱区既可保护肖特基二极管又可与第一导电类型外延层形成超结结构，在不损害击穿特性的前提下进一步减正向导通电阻。另外，短路情况下，第二导电类型第一阱区和和屏蔽区产生JFET效应，减小器件的饱和电流，增强短路能力。
Description
技术领域
本发明涉及半导体器件技术，具体公开集成SBD的碳化硅槽栅MOSFET器件及其制造方法，属于基本电气元件的技术领域。
背景技术
电力电子行业的发展使得硅材料器件逐渐难以满足日益严苛的应用需求。碳化硅—SiC材料因其优异的物理化学特性，成为制作能够适应极端环境的大功率器件的最重要半导体材料之一。
在SiC功率器件中，金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET）因其栅极驱动简单、开关速度快等优点得到广泛应用。然而常规的平面栅型SiC MOSFET器件存在寄生结型场效应晶体管结构，增大了器件的导通电阻，同时较低的沟道迁移率也限制了器件的导通能力。
沟槽型SiC MOSFET器件一方面在不同的晶向实现了较高的沟道迁移率，另一方面缩小了元胞尺寸，增大了功率密度。但在高压下，沟槽底部的电场集中效应会影响栅介质的可靠性，导致器件提前击穿。
另外，SiC MOSFET器件的体二极管开启电压较高，开关功耗较大，且体二极管导通会引起双极退化效应，导致导通电阻的增大。为解决此问题，传统结构常常将SiC MOSFET器件与一个肖特基势垒二极管（Schottky Barrier Diode，SBD）并联使用，但这会使得模块面积增大，从而增大成本。将SBD与沟槽型SiC MOSFET器件集成是解决SiCMOSFET器件与SBD并联导致器件模块面积增加的一种途径，而现有的集成SBD的沟槽型SiC MOSFET技术在SiC表面或沟槽底部或沟槽侧壁集成SBD，这带来元胞尺寸增大、SBD反向耐压较低以及制作工艺难度大等问题。
综上，本申请旨在提出集成SBD的碳化硅槽栅MOSFET器件及其制造方法以克服上述缺陷。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供集成SBD的碳化硅槽栅MOSFET器件及其制造方法，解决集成SBD的沟槽型SiC MOSFET元胞尺寸增大、SBD反向耐压较低以及制作工艺难度大的技术问题，实现不以增大元胞尺寸为前提在元胞内部集成SBD的发明目的，提升SBD反向耐压并降低工艺难度。
本发明为实现上述发明目的采用如下技术方案：
集成SBD的碳化硅槽栅MOSFET器件，包括：第一导电类型衬底、第一导电类型外延层、第二导电类型第二阱区、第一导电类型源区、栅极沟槽、第二沟槽、第一沟槽、第二导电类型第一阱区、第二导电类型屏蔽区、栅介质层、栅电极、低接触势垒材料、隔离介质层、源电极、漏极电极。第一导电类型衬底的表面形成有漏极欧姆接触层；第一导电类型外延层位于第一导电类型衬底之上；第二导电类型第二阱区位于第一导电类型外延层表面；第一导电类型源区位于第二导电类型第二阱区表面；栅极沟槽位于第二导电类型第二阱区中；第二沟槽位于第二导电类型第二阱区中；第一沟槽位于第一导电类型外延层中且位于第二沟槽下方，第一沟槽与第二沟槽连通形成源极沟槽；第二导电类型第一阱区位于源极沟槽侧壁；第二导电类型屏蔽区位于栅极沟槽下方；栅介质层位于栅极沟槽内部；栅电极位于栅介质层内部；低接触势垒材料沉积于第一沟槽底部，低接触势垒材料与第一导电类型外延层形成肖特基接触；隔离介质层位于第一导电类型源区和栅电极之上，隔离介质层形成有源极窗口和源极欧姆接触层；源电极形成于源极欧姆接触层表面； 漏极电极形成于漏极欧姆接触表面。
栅极沟槽下方形成有第二导电类型柱区。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，第二导电类型屏蔽区包含不相邻的第一屏蔽区和第二屏蔽区，第一屏蔽区和第二屏蔽区位于栅极沟槽底角。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，栅介质层底部的厚度为50nm~500nm。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，第二导电类型第二阱区下方形成有掺杂浓度高于第一导电类型外延层的第一导电类型电流扩展层。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，栅电极为分裂栅结构。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，低接触势垒材料为第二导电类型多晶硅。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，栅介质层可以是氧化硅，也可以是氧化铝等高介电常数材料。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，栅电极可以是金属或掺杂多晶硅。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，第二导电类型屏蔽区的掺杂浓度为8e17 cm-3~5e19 cm-3，第二导电类型屏蔽区宽度与栅极沟槽宽度相差不超过0.3 µm。第二导电类型屏蔽区（7）的深度不小于0.2 µm。可选地，第二导电类型屏蔽区与源电极短接。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，第二导电类型第一阱区的掺杂浓度为8e16 cm-3~2e18 cm-3。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，第一导电类型外延层的掺杂浓度为1e16 cm-3~2e17 cm-3。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，栅极沟槽的深度为0.5~1.5 µm，宽度为0.5~1.5 µm。栅极沟槽深度大于第二导电类型第二阱区的厚度。第二导电类型第一阱区与栅极沟槽之间的横向距离不少于0.5µm。第二导电类型第一阱区深度大于第一沟槽深度，且二者深度之差不少于0.2 µm；第二沟槽深度与栅极沟槽深度之差不超过0.3 µm。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，第一沟槽的深度不少于1.0µm，宽度不少于1.0 µm。第二沟槽宽度大于第一沟槽宽度，且第二沟槽与第一沟槽宽度之差不少于0.2 µm。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，隔离介质层可以是二氧化硅或者氮化物或者复合物。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，漏极电极的金属材料可以是Al、Au或Pt。
作为集成SBD的碳化硅槽栅MOSFET器件的进一步优化方案，源极电极的金属材料可以是Al、Au或Pt。
集成SBD的碳化硅槽栅MOSFET器件的制备方法，包括以下步骤：
S1、在第一导电类型衬底上通过外延生长形成第一导电类型外延层；
S2、通过光刻工艺在第一导电类型外延层表面形成图形化的离子注入掩膜层，通过离子注入工艺在第一导电类型外延层的表面形成第二导电类型第二阱区，去除掩膜层，在第二导电类型第二阱区表面形成第一导电类型源区；
S3、在S2制备而成的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第二导电类型第二阱区及其内部的第一导电类型源区进行电感耦合等离子体刻蚀，形成深度相同的栅极沟槽和第二沟槽，去除刻蚀掩膜层；
S4、在S3制备而成的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第二沟槽下方的第一导电类型外延层进行电感耦合等离子体刻蚀，形成与第二沟槽连通的第一沟槽，第一沟槽与第二沟槽形成源极沟槽；
S5、对于S4制备而成的器件，在除去栅极沟槽部分的器件表面形成图形化的注入掩膜层，通过离子注入工艺在栅极沟槽下方形成第二导电类型屏蔽层，去除注入掩膜层；
S6、在S5制备而成的器件表面以及栅极沟槽中形成图形化的刻蚀掩膜层，利用倾斜离子注入工艺在第一沟槽和第二沟槽侧面形成第二导电类型第一阱区；
S7、去除刻蚀S6形成的刻蚀掩膜层，对栅极沟槽进行钝化处理和高温退火；
S8、通过热氧化或化学气相沉积工艺在栅极沟槽表面形成二氧化硅材料的栅介质层，并进行高温退火处理，通过化学气相沉积工艺在栅介质层内部生长多晶硅，并注入多晶硅，再进行多晶硅刻蚀以去除栅极沟槽区域之外的多晶硅，形成栅电极；
S9、淀积形成隔离介质层，并通过光刻、刻蚀形成源极窗口，通过此源极窗口淀积金属形成源极欧姆接触层，在第一导电类型衬底表面形成漏极欧姆接触层,在源极欧姆接触层表面形成源电极，于漏极欧姆接触层表面形成漏极电极，在第一沟槽底部形成肖特基接触。
本发明采用上述技术方案，具有以下有益效果：
（1）本发明所提集成SBD的碳化硅MOSFET器件采用源、栅双槽结构，第一沟槽和第二沟槽组成源极沟槽，第一沟槽用于形成具有整流性能的肖特基接触，第二沟槽用于形成源极欧姆接触和第二阱区；在源极沟槽侧面形成的第二导电类型第一阱区，既可在阻断状态下保护SBD结构又可与第一导电类型外延层形成超结结构，在不损害器件击穿特性的前提下，减小器件的正向导通电阻；在栅极沟槽下方形成的屏蔽区，既可保护栅介质层又可在短路时与第一阱区产生JFET效应，减小饱和电流，增强器件的短路能力；在不增大元胞尺寸的前提下实现在元胞内部集成SBD的目的，消除双极退化效应，减小开关损耗，大幅提升器件的第三象限性能。
（2）本发明所提集成SBD的碳化硅MOSFET器件，通过控制第一沟槽的宽度和深度、第二阱区深度，实现第一阱区对SBD的有效保护，进而提升SBD反向耐压。
（3）相比已有的集成SBD的碳化硅槽栅MOSFET结构，本发明无需在栅极沟槽侧壁或底部集成SBD，因而不需要考虑肖特基金属与栅极材料的隔离问题，利用制作成本较低且简单可控的成熟工艺即可形成第一沟槽、第二沟槽及第二阱区，降低集成SBD碳化硅MOSFET器件的制作工艺难度。
附图说明
图1为实施例1的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图2为实施例2的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图3为实施例3的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图4为实施例4的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图5为实施例5的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图6为实施例6的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图7为实施例7的集成SBD的碳化硅槽栅MOSFET器件的结构示意图。
图8~图16为实施例1的集成SBD的碳化硅槽栅MOSFET器件的制备流程示意图。
图17为本发明所提集成SBD的碳化硅MOSFET器件的立体图。
附图标记说明：1、漏极电极；2、第一导电类型衬底；3、第一导电类型外延层；4、第二导电类型第一阱区；5、第一沟槽；6、第二沟槽；7、第二导电类型屏蔽区；7-1、第一屏蔽区；7-2、第二屏蔽区；8、栅极沟槽；9、栅介质层；10、第二导电类型第二阱区；11、第一导电类型源区；12、栅电极；13、隔离介质；14、源电极；15、低接触势垒材料；16、第一导电类型电流扩展层。
具体实施方式
以下结合实施例对本发明作进一步的描述，实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。
此外,在本发明的描述中，需要说明的是，术语“中央”、“中心”、 “上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
实施例1
一种集成SBD的碳化硅槽栅MOSFET器件，其立体图如图17所示，其截面图如图1所示，包括，第一导电类型衬底2；位于第一导电类型衬底2上的第一导电类型外延层3；位于第一导电类型外延层3表面第二导电类型第二阱区10；位于第二导电类型第二阱区10表面的第一导电类型源区11；位于第二导电类型第二阱区10中的栅极沟槽和第二沟槽；位于第一导电类型外延层3中的第一沟槽5，第一沟槽5位于第二沟槽6的下方且与第二沟槽6连通形成源极沟槽；位于源极沟槽侧壁的第二导电类型第一阱区4；位于栅极沟槽8下方的第二导电类型屏蔽区7；位于栅极沟槽8内部的栅介质层9；位于栅介质层9内部的栅电极12；位于第一沟槽5底部的低接触势垒材料15，低接触势垒材料15与第一导电类型外延层3直接接触形成肖特基接触；位于第一导电类型源区11和栅电极12之上的隔离介质层13，隔离介质层13形成有源极窗口，通过源极窗口形成的源极欧姆接触层；形成于源极欧姆接触层表面的源电极14；形成于第一导电类型衬底2表面的漏极欧姆接触层；形成于漏极欧姆接触表面的漏极电极1。栅电极12可以是金属或掺杂多晶硅；隔离介质层13可以是二氧化硅或者氮化物或者复合物。
上述集成SBD的碳化硅槽栅MOSFET器件的制备方法，如图8~图16所示，包括S1~S9。
S1、如图8、图9所示，在第一导电类型衬底2上通过外延生长形成第一导电类型外延层3。
S2、如图10所示，通过光刻工艺在第一导电类型外延层3表面形成图形化的离子注入掩膜层，通过离子注入工艺在第一导电类型外延层3的表面形成第二导电类型第二阱区10，去除掩膜层。同样通过光刻工艺和离子注入工艺形成位于第二导电类型第二阱区10表面的第一导电类型源区11。
S3、如图11所示，在S2制备而成的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第二导电类型第二阱区10及其内部的第一导电类型源区11进行电感耦合等离子体刻蚀，形成深度相同的栅极沟槽8和第二沟槽6，去除刻蚀掩膜层。
S4、如图12所示，在S3制备而成的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第二沟槽6下方的第一导电类型外延层进行电感耦合等离子体刻蚀，形成与第二沟槽6连通的第一沟槽5，第一沟槽5与第二沟槽6形成源极沟槽。第二沟槽6宽度大于第一沟槽5宽度，且第二沟槽6与第一沟槽5宽度之差不小于0.2 µm，肖特基接触宽度等于第一沟槽5的宽度，通过控制第一沟槽5的宽度避免肖特基接触宽度过大减弱第一阱区对肖特基二极管的保护效果。同时，第一沟槽5的宽度不小于0.1µm，以免第一沟槽宽度过小损害第三象限工作条件下肖特基二极管的电流能力。
S5、如图13所示，对于S4制备而成的器件，在除去栅极沟槽部分的器件表面形成图形化的注入掩膜层，通过离子注入工艺在栅极沟槽8下方形成第二导电类型屏蔽层7，去除注入掩膜层。第二导电类型屏蔽区7的深度不小于0.2 µm，有效保护栅介质层并提升器件的短路特性。
S6、如图14所示，在在S5制备而成的器件表面以及栅极沟槽8中形成图形化的刻蚀掩膜层，利用倾斜离子注入工艺在第一沟槽5和第二沟槽6侧面形成第二导电类型第一阱区4。第二导电类型第一阱区4与栅极沟槽8之间的横向距离不小于0.5 µm，以免两者距离过小损害器件的电流能力。第二导电类型第一阱区4深度大于第一沟槽5的深度，二者深度之差不小于0.2 µm，保证第二导电类型第一阱区4可以有效保护肖特基二极管。第二沟槽6深度与栅极沟槽8深度之差不超过0.3 µm，以避免工艺误差造成同时刻蚀的第二沟槽与栅极沟槽存在深度差。第一沟槽5深度不小于1.0 µm，保证第二导电类型第一阱4区具有足够的深度，以便与第一导电类型外延层3形成超结结构。
S7、去除刻蚀S6形成的刻蚀掩膜层，对栅极沟槽8进行钝化处理和高温退火。
S8、如图15所示，通过热氧化或化学气相沉积工艺在栅极沟槽8表面形成二氧化硅层以作为栅介质层9，并进行高温退火处理；通过化学气相沉积工艺在栅介质层9内部生长多晶硅，并进行多晶硅注入，再进行多晶硅刻蚀以去除栅极沟槽8区域之外的多晶硅，形成栅电极12。
S9. 如图16所示，淀积形成隔离介质层13以形成源极窗口，通过此源极窗口形成源极欧姆接触层，在第一导电类型衬底2表面形成漏极欧姆接触层,于源极欧姆接触层表面形成源电极14，于漏极欧姆接触层表面形成漏极电极1，于第一沟槽5底部形成肖特基接触。
实施例2
一种集成SBD的碳化硅槽栅MOSFET器件，如图2所示，与实施例1基本相同，区别在于栅极沟槽8下方为第二导电类型柱区7，第二导电类型柱区7、第二导电类型第一阱区4与第一导电类型外延层3形成超结结构，可以在不损害击穿特性的前提下，进一步降低器件导通电阻。
实施例3
一种集成SBD的碳化硅槽栅MOSFET器件，如图3所示，与实施例1区别在于第二导电类型屏蔽区7分为不相邻的第一屏蔽区7-1和第二屏蔽区7-2，二者均位于栅极沟槽8底角附近，可以更有效地保护栅介质层9。
实施例4
一种集成SBD的碳化硅槽栅MOSFET器件，如图4所示，与实施例1区别在于栅介质层9底部厚度为50nm~500nm，可以进一步减小阻断状态下栅介质电场强度，同时减小栅漏电容，提升动态特性。
实施例5
一种集成SBD的碳化硅槽栅MOSFET器件，如图5所示，与实施例1区别在于第二导电类型第二阱区10下方为掺杂浓度明显高于第一导电类型外延层3的第一导电类型电流扩展层16，第一导电类型电流扩展层16可以进一步减小器件的导通电阻，增强正向导通能力。
实施例6
一种集成SBD的碳化硅槽栅MOSFET器件，如图6所示，与实施例1区别在于栅电极12采用分裂栅结构，分裂栅结构能减小栅漏交叠面积，减小栅漏电容，提升动态特性。
实施例7
一种集成SBD的碳化硅槽栅MOSFET器件，如图7所示，与实施例1区别在于在第一沟槽5底部淀积低接触势垒材料15，低接触势垒材料为第二导电类型多晶硅，使其与碳化硅形成异质结接触即肖特基接触，提升器件第三象限特性。栅电极12采用分裂栅结构，分裂栅结构能减小栅漏交叠面积，减小栅漏电容，提升动态特性。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.集成SBD的碳化硅槽栅MOSFET器件，其特征在于，包括：
第一导电类型衬底，其表面形成有漏极欧姆接触层；
第一导电类型外延层，位于所述第一导电类型衬底之上；
第二导电类型第二阱区，位于所述第一导电类型外延层表面；
第一导电类型源区，位于所述第二导电类型第二阱区表面；
栅极沟槽，位于所述第二导电类型第二阱区中；
第二沟槽，位于所述第二导电类型第二阱区中；
第一沟槽，位于第一导电类型外延层中且位于第二沟槽下方，第一沟槽与第二沟槽连通形成源极沟槽；
第二导电类型第一阱区，位于源极沟槽侧壁；
第二导电类型屏蔽区，位于所述栅极沟槽下方；
栅介质层，位于所述栅极沟槽内部；
栅电极，位于所述栅介质层内部；
低接触势垒材料，沉积于所述第一沟槽底部，与第一导电类型外延层形成肖特基接触；
隔离介质层，位于所述第一导电类型源区和栅电极之上，形成有源极窗口和源极欧姆接触层；
源电极，形成于所述源极欧姆接触层表面；及，
漏极电极，形成于所述漏极欧姆接触表面。
2.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述栅极沟槽下方形成有第二导电类型柱区。
3.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述第二导电类型屏蔽区包含不相邻的第一屏蔽区和第二屏蔽区，所述第一屏蔽区和第二屏蔽区位于栅极沟槽底角。
4.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述栅介质层底部的厚度为50nm~500nm。
5.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述第二导电类型第二阱区下方形成有掺杂浓度高于第一导电类型外延层的第一导电类型电流扩展层。
6.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述栅电极为分裂栅结构。
7.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述低接触势垒材料为第二导电类型多晶硅。
8. 根据权利要求1至7中任意一项所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述第二沟槽宽度大于第一沟槽宽度，且第二沟槽与第一沟槽宽度之差大于或等于0.2µm；第一沟槽的宽度大于或等于0.1µm；第一沟槽深度大于或等于1.0 µm。
9. 根据权利要求8所述集成SBD的碳化硅槽栅MOSFET器件，其特征在于，所述第二导电类型第一阱区与栅极沟槽之间的横向距离大于或等于0.5 µm；第二导电类型第一阱区深度大于第一沟槽深度，且二者深度之差大于或等于0.2 µm；第二沟槽深度与栅极沟槽深度之差小于或等于0.3 µm。
10.根据权利要求1所述集成SBD的碳化硅槽栅MOSFET器件的制造方法，其特征在于，包括如下步骤：
步骤一，在第一导电类型衬底上通过外延生长形成第一导电类型外延层；
步骤二，在第一导电类型外延层表面形成图形化的离子注入掩膜层，通过离子注入工艺在第一导电类型外延层的表面形成第二导电类型第二阱区，去除掩膜层，在第二导电类型第二阱区表面形成第一导电类型源区；
步骤三，在步骤二制备而成的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第二导电类型第二阱区及其内部的第一导电类型源区进行电感耦合等离子体刻蚀，形成深度相同的栅极沟槽和第二沟槽，去除刻蚀掩膜层；
步骤四，在步骤三制备而成的器件表面形成图形化的刻蚀掩膜层，利用图形化的刻蚀掩膜层对第二沟槽下方的第一导电类型外延层进行电感耦合等离子体刻蚀，形成与第二沟槽连通的第一沟槽，第一沟槽与第二沟槽形成源极沟槽；
步骤五，对于步骤四制备而成的器件，在除去栅极沟槽部分的器件表面形成图形化的注入掩膜层，通过离子注入工艺在栅极沟槽下方形成第二导电类型屏蔽层，去除注入掩膜层；
步骤六，在步骤五制备而成的器件表面以及栅极沟槽中形成图形化的刻蚀掩膜层，利用倾斜离子注入工艺在第一沟槽和第二沟槽侧面形成第二导电类型第一阱区；
步骤七，去除刻蚀步骤六形成的刻蚀掩膜层，对栅极沟槽进行钝化处理和高温退火；
步骤八，通过热氧化或化学气相沉积工艺在栅极沟槽表面形成二氧化硅材料的栅介质层，并进行高温退火处理，通过化学气相沉积工艺在栅介质层内部生长多晶硅，并注入多晶硅，再进行多晶硅刻蚀以去除栅极沟槽区域之外的多晶硅，形成栅电极；
步骤九，淀积形成隔离介质层，刻蚀隔离介质层形成源极窗口，通过此源极窗口形成源极欧姆接触层，在第一导电类型衬底表面形成漏极欧姆接触层,在源极欧姆接触层表面形成源电极，在漏极欧姆接触层表面形成漏极电极，在第一沟槽底部形成肖特基接触。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202310591442.7A CN116632065A (zh) | 2023-05-24 | 2023-05-24 | 集成sbd的碳化硅槽栅mosfet器件及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310591442.7A CN116632065A (zh) | 2023-05-24 | 2023-05-24 | 集成sbd的碳化硅槽栅mosfet器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116632065A true CN116632065A (zh) | 2023-08-22 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202310591442.7A Pending CN116632065A (zh) | 2023-05-24 | 2023-05-24 | 集成sbd的碳化硅槽栅mosfet器件及其制造方法 |
Country Status (1)
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|---|---|
| CN (1) | CN116632065A (zh) |
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