CN117690973B - 集成栅极双向保护结构的SiC FET及其制造方法 - Google Patents
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Abstract
本发明公开了一种集成栅极双向保护结构的SiC FET及其制造方法，SiC FET包括栅极双向保护结构，栅极双向保护结构包括栅极负压保护二极管和栅极正压保护二极管，栅极负压保护二极管阳极为第二导电类型多晶硅阳极，阴极为第一导电类型多晶硅阴极区；栅极正压保护二极管阳极为第二导电类型源区，阴极为第一导电类型SiC阴极区；第一导电类型多晶硅阴极区与第一导电类型SiC阴极区直接接触；第二导电类型源区与第一导电类型SiC阴极区之间的第二导电类型阱区起限流电阻作用，本发明通过在芯片内部集成阴极直接接触的两个二极管，可实现对SiC FET栅极正向和反向保护功能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种集成栅极双向保护结构的SiC FET及其制造方法。
背景技术
碳化硅（SiC）金属氧化物半导体功率场效应晶体管（以下简称SiC FET）具备高频、高效、高功率、耐高压、耐高温等优越性能，可实现系统体积大幅度缩小、效能成倍提升，在新能源汽车、新能源发电、电网、轨道交通等领域获得了广泛应用。
SiC FET通过金属氧化物半导体（MOS）结构控制沟道的导通和关断，具有输入阻抗高、栅极驱动简单、开关速度快等优点。其存在的可靠性隐患是，（1）栅极MOS结构对静电敏感，栅极介质受到静电损伤或击穿后，将导致器件栅极降低或失去控制沟道的能力，从而使得器件性能退化和功能异常；（2）SiC FET的开关速度较快，由于寄生电感的影响，栅极电压易过冲，可能超过推荐的栅极电压范围，在频繁的开关过程中，栅极电压反复过冲，易在栅极积累损伤，导致长期可靠性降低。
发明内容
技术目的：针对现有技术中的不足，本发明公开了一种集成栅极双向保护结构的SiC FET及其制造方法，保护SiC FET栅极免受静电和栅极电压过冲导致的损伤，提高器件可靠性。
技术方案：为实现上述技术目的，本发明采用以下技术方案。
一种集成栅极双向保护结构的SiC FET，包括：
漏极金属电极；
位于漏极金属电极之上的第一导电类型衬底；
位于第一导电类型衬底上的第一导电类型外延层；
位于第一导电类型外延层内部的第二导电类型加速耗尽阵列；
位于第一导电类型外延层表面的第二导电类型阱区；
位于第二导电类型阱区表面的第一导电类型源区；
位于第二导电类型阱区表面，且位于第一导电类型源区之间的第二导电类型源区；
横跨相邻两个第二导电类型阱区的表面，且部分位于第一导电类型源区表面的栅介质层；
位于栅介质层之上的第一导电类型多晶硅栅极；
位于第二导电类型阱区表面，且位于第一导电类型源区之间的特征源极沟槽，特征源极沟槽与第二导电类型源区交替排列；
位于特征源极沟槽侧壁的第一介质层和加厚介质层，特征源极沟槽底部无第一介质层和加厚介质层；
位于特征源极沟槽底部，且位于第二导电类型阱区内部的第一导电类型SiC阴极区；
位于特征源极沟槽内部的混合导电类型多晶硅，混合导电类型多晶硅包括上下两层，其上层为第二导电类型多晶硅阳极，其下层为第一导电类型多晶硅阴极，第一导电类型多晶硅阴极与第一导电类型SiC阴极区接触；
位于以上结构上部的钝化层；
位于钝化层内部的通孔；
位于钝化层表面和通孔内部的栅极金属电极，源极金属电极，第一阳极金属电极，以及连接栅极金属电极和第一阳极金属电极的互联金属；
栅极双向保护结构包括栅极负压保护二极管和栅极正压保护二极管，栅极负压保护二极管由混合导电类型多晶硅构成，其阳极为第二导电类型多晶硅阳极，阴极为第一导电类型多晶硅阴极；栅极正压保护二极管由第一导电类型SiC阴极区、第二导电类型阱区和第二导电类型源区构成，其阳极为第二导电类型源区，阴极为第一导电类型SiC阴极区；第一导电类型多晶硅阴极与第一导电类型SiC阴极区直接接触；第二导电类型源区与第一导电类型SiC阴极区之间的第二导电类型阱区起限流电阻作用。
一种集成栅极双向保护结构的SiC FET的制造方法，用于制造以上所述的一种集成栅极双向保护结构的SiC FET，包括以下步骤：
步骤1、在第一导电类型衬底上形成第一导电类型外延层；
步骤2、在第一导电类型外延层中形成第二导电类加速阵列；
步骤3、在第一导电类型外延层中形成第二导电类阱区；
步骤4、在第二导电类型阱区表面形成第一导电类型源区；
步骤5、在第二导电类型阱区表面形成第二导电类型源区；
步骤6、在第二导电类型阱区表面形成特征源极沟槽；在特征源极沟槽底部形成第一导电类型SiC阴极区；
步骤7、在特征源极沟槽侧壁形成第一介质层；
步骤8、在第一导电类型外延层上面以及特征源极沟槽内壁形成第二介质层；
步骤9、通过图形化光刻和各向异性干法刻蚀工艺，去除特征源极沟槽周边和特征源极沟槽底部的第二介质层，其中，横跨相邻两个第二导电类型阱区的表面，且部分位于第一导电类型源区表面的第二介质层为栅介质层，位于特征源极沟槽侧壁的第二介质层为加厚介质层；
步骤10、在步骤9制备的晶圆表面形成第一导电类型多晶硅；
步骤11、对栅介质层上面的第一导电类型多晶硅进行掺杂，形成第一导电类型多晶硅栅极；对特征源极沟槽上部的第一导电类型多晶硅进行掺杂，形成第二导电类型多晶硅阳极；特征源极沟槽底部的第一导电类型多晶硅未受到离子注入工艺影响，其为第一导电类型多晶硅阴极；
步骤12、去除特征源极沟槽上部一定厚度的第二导电类型多晶硅阳极，使得第一导电类型多晶硅栅极与第二导电类型多晶硅阳极不再直接接触；
步骤13、通过化学气相沉积工艺淀积钝化层，再通过刻蚀工艺在钝化层中形成第一阳极区、源区和栅极电极窗口，通过此窗口淀积欧姆金属并退火，形成第一阳极金属电极、源极金属电极和栅极金属电极通孔；通过此窗口淀积金属并退火，形成栅极金属电极、源极金属电极和第一阳极金属电极，以及连接栅极金属电极和第一阳极金属电极的互联金属；
步骤14、在第一导电类型衬底的底层，通过淀积欧姆金属并退火，形成漏极金属电极。
有益效果：
（1）本发明提出的集成栅极双向保护结构的SiC FET，通过在芯片内部集成共用阴极的两个二极管，可实现对SiC FET栅极正向和反向保护功能。当栅极遭受正向静电轰击或栅极正向驱动电压过冲过高时，正向保护二极管击穿，反向保护二极管导通，从而为静电提供泄流通道以及对栅源电压进行钳位；当栅极遭受反向静电轰击和栅极反向驱动电压过冲过高时，反向保护二极管击穿，正向保护二极管导通，从而为静电提供泄流通道以及对源栅电压进行钳位，因此实现了栅极双向防护，提高了器件使用可靠性。
（2）本发明提出的集成栅极双向保护结构的SiC FET，具有非对称的栅极双向保护功能。SiC FET栅极正向驱动电压一般为15V~25V，栅极反向驱动电压一般为-10V~-4V，栅极反向驱动电压（绝对值）远小于栅极正向驱动电压。本发明通过优化栅极双向保护结构阴极区的掺杂分布，实现非对称的栅极双向保护，正向保护二极管的击穿电压高于反向保护二极管的击穿电压，从而在不影响器件正常工作的前提下有效保护SiC FET栅极。
附图说明
图1为实施例的集成栅极双向保护结构的SiC FET结构示意图；
图2为图1中栅极双向保护结构的纵向掺杂分布示意图；
图3~图24为实施例的集成栅极双向保护结构的SiC FET的制造方法流程示意图；
附图标记说明：0、漏极金属电极；1、第一导电类型衬底；2、第一导电类型外延层；3、第二导电类型加速耗尽阵列；3-1、第二导电类型加速耗尽阵列一；3-2、第二导电类型加速耗尽阵列二；4、第二导电类型阱区；5、第一导电类型源区；6、第二导电类型源区；7、特征源极沟槽；8、第一导电类型SiC阴极区；9、第一介质层；10、第二介质层；10-1、栅介质层；10-2、加厚介质层；11、第一导电类型多晶硅；11-1、第一导电类型多晶硅栅极；11-2、第二导电类型多晶硅阳极；11-3、第一导电类型多晶硅阴极；12、钝化层；12-1、通孔；13-1、栅极金属电极；13-2、源极金属电极；13-3、第一阳极金属电极；13-4、互联金属。
具体实施方式
以下结合附图和实施例对本发明的一种集成栅极双向保护结构的SiC FET及其制造方法做进一步的解释和说明。
实施例仅用于对本发明进行说明，并不构成对权利要求范围的限制，本领域技术人员可以想到的其他替代手段，均在本发明权利要求范围内。
此外，在本发明的描述中，需要说明的是，术语“中央”、“中心”、 “上”、“下”、左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
本发明中，X方向为器件的长度方向，Y方向为器件的高度方向，Z方向为器件的宽度方向。
实施例
如附图1所示，一种集成栅极双向保护结构的SiC FET，包括：
漏极金属电极0；
位于漏极金属电极0之上的第一导电类型衬底1；
位于第一导电类型衬底1上的第一导电类型外延层2；
位于第一导电类型外延层2内部的第二导电类型加速耗尽阵列3；
位于第一导电类型外延层2表面的第二导电类型阱区4；其中，第一导电类型外延层2的上表面与第二导电类型阱区4的上表面齐平；
位于第二导电类型阱区4表面的第一导电类型源区5；其中，第一导电类型源区5的上表面与第二导电类型阱区4的上表面齐平；
位于第二导电类型阱区4表面，且位于第一导电类型源区5之间的第二导电类型源区6；
位于第二导电类型阱区4表面，且位于第一导电类型源区5之间的特征源极沟槽7，特征源极沟槽7与第二导电类型源区6在Z方向交替排列；
位于特征源极沟槽7底部，且位于第二导电类型阱区4内部的第一导电类型SiC阴极区8；
依次紧贴特征源极沟槽7侧壁的第一介质层9和加厚介质层10-2；特征源极沟槽7底部无第一介质层9和加厚介质层10-2；
横跨相邻两个第二导电类型阱区4的表面，且部分位于第一导电类型源区5表面的栅介质层10-1；
位于栅介质层上面的第一导电类型多晶硅栅极11-1；
位于特征源极沟槽内部的混合导电类型多晶硅，混合导电类型多晶硅包括上下两层，其上层为第二导电类型多晶硅阳极11-2，其下层为第一导电类型多晶硅阴极11-3，第一导电类型多晶硅阴极11-3与第一导电类型SiC阴极区8接触；
位于第一导电类型外延层表面的钝化层12；
位于钝化层内部，且贯通钝化层的通孔12-1，
位于钝化层12表面和通孔12-1内部的栅极金属电极13-1，源极金属电极13-2，第一阳极金属电极13-3，以及连接栅极金属电极13-1和第一阳极金属电极13-3的互联金属13-4。
如附图1和附图2所示，附图1中的D点位于第二导电类型多晶硅阳极11-2内，F点位于第二导电类型源区6内，D和F没有特殊含义，仅用于指示图2掺杂曲线的起点和终点；栅极双向保护结构包括栅极负压保护二极管和栅极正压保护二极管，栅极负压保护二极管的PN结结深为X1，且X1也是第二导电类型多晶硅阳极11-2和第一导电类型多晶硅阴极11-3的分界线；栅极正压保护二极管的PN结结深为X2，且X2也是第一导电类型SiC阴极区8和第二导电类型阱区4的分界线；栅极负压保护二极管由混合导电类型多晶硅构成，其阳极为第二导电类型多晶硅阳极11-2，阴极为第一导电类型多晶硅阴极11-3；栅极正压保护二极管由第一导电类型SiC阴极区8、第二导电类型阱区4和第二导电类型源区6构成，其阳极为第二导电类型源区6，阴极为第一导电类型SiC阴极区8；第一导电类型多晶硅阴极11-3与第一导电类型SiC阴极区8直接接触；第二导电类型源区6与第一导电类型SiC阴极区8之间的第二导电类型阱区4起限流电阻作用；栅极负压保护二极管的阳极通过互联金属13-4连接SiC FET的栅极，即栅极金属电极13-1，栅极负压保护二极管的阴极与栅极正压保护二极管的阴极直接接触，栅极正压保护二极管的阳极即是SiC FET的源极，即源极金属电极13-2，由于源极金属电极13-2同时与第一导电类型源区5、第二导电类型源区6接触，实现栅极正压保护二极管和SiC FET的结构共用；栅极双向保护结构的栅极负压保护二极管为多晶硅二极管，栅极正压保护二极管为SiC二极管，栅极负压保护二极管中的第一导电类型多晶硅阴极11-3的掺杂浓度高于栅极正压保护二极管中的第一导电类型SiC阴极区8掺杂浓度，因此栅极负压保护二极管的保护电压低于栅极正压保护二极管的保护电压，从而实现SiC FET栅极正压和负压不同的电压保护范围。
本发明在第二导电类型阱区4下方和侧面有第二导电类型加速耗尽阵列3，在漏极电压较低时，即可实现第二导电类型阱区4附近的第一导电类型外延层2快速耗尽，起到降低较低漏极电压下的输出电容和反馈电容的作用。
本实施例中的一种集成栅极双向保护结构的碳化硅功率场效应晶体管，即SiCFET，第一导电类型为N型或P型，第二导电类型为P型或N型。元胞排列方式包括条形、六角形、方形和原子晶格形形状。
如图1所示，本发明提出的集成栅极双向保护结构的碳化硅功率场效应晶体管，第二导电类型多晶硅阳极、第一导电类型多晶硅阴极、第一导电类型SiC阴极区、第二导电类型阱区、第二导电类型源区构成两个二极管反串联的结构，其中第二导电类型多晶硅阳极、第一导电类型多晶硅阴极构成栅极反向保护二极管，第一导电类型SiC阴极区、第二导电类型阱区、第二导电类型源区构成栅极正向保护二极管。当系统工作出现异常导致器件栅极遭受正向静电轰击（指栅极到源极的静电）或器件开启时栅极-源极电压过冲过高时，栅极反向保护二极管正偏导通，栅极正向保护二极管反向击穿，为正向静电电流提供泄流通道或对正向栅极电压进行钳位，从而保护了栅极。当系统工作出现异常导致器件栅极遭受反向静电轰击（指源极到栅极的静电）或器件关断时源极-栅极电压过冲过高时，栅极正向保护二极管正偏导通，栅极反向保护二极管反向击穿，为反向静电电流提供泄流通道或对负栅极电压进行钳位，从而保护了栅极。
如附图3至附图24所示，给出了本发明的一种集成栅极双向保护结构的SiC FET的制造方法的工艺流程图，具体过程如下：
步骤1、如图3、图4所示，在第一导电类型衬底1上通过外延生长形成第一导电类型外延层2，第一导电类型外延层2的掺杂浓度为1e14cm-3~ 1e17cm-3；第一导电类型衬底1为第一导电类型SiC衬底，第一导电类型外延层2为第一导电类型SiC外延层，半导体材料可以是3C-SiC、4H-SiC或6H-SiC。
步骤2、如图5和图6所示，在步骤1制备的SiC晶圆表面，通过光刻工艺对离子注入掩膜层进行图形化处理，再通过离子注入工艺在第一导电类型外延层2内部形成第二导电类型加速耗尽阵列3，其掺杂浓度为2e16cm-3~2e17cm-3，其到SiC晶圆表面的距离不少于0.5微米，即第二导电类型加速耗尽阵列3上表面与第一导电类型外延层2上表面之间的距离不小于0.5微米，第二导电类型加速耗尽阵列3包括第二导电类型加速耗尽阵列一3-1和第二导电类型加速耗尽阵列二3-2；其中的第二导电类型加速耗尽阵列一3-1在X方向上数量不少于1个，X方向上的宽度不小于0.2微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列一3-1在X方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列一3-1在Y方向上的数量不少于1个，Y方向上的厚度不小于0.2微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列一3-1在Y方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列一3-1在Z方向上数量不少于1个，Z方向上的宽度不小于0.5微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列一3-1在Z方向上的间距不少于0.5微米；其中的第二导电类型加速耗尽阵列二3-2在X方向上数量不少于1个，X方向上的宽度不小于0.5微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列二3-2在X方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列二3-2在Y方向上的数量不少于1个，Y方向上的厚度不小于0.2微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列二3-2在Y方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列二3-2在Z方向上数量不少于1个，Z方向上的宽度不小于0.5微米，当数量≥2个时，第二导电类型加速耗尽阵列二3-2在Z方向上的间距不少于0.5微米；相邻的第二导电类型加速耗尽阵列一3-1和第二导电类型加速耗尽阵列二3-2的间距不小于0.5微米；
步骤3、如图7所示，在步骤2制备的SiC晶圆表面，通过光刻工艺对离子注入掩膜层进行图形化处理，再通过离子注入工艺的方式，形成多个第二导电类型阱区4，第二导电类型阱区4的上表面与第一导电类型外延层2的上表面齐平，其掺杂浓度为1e16cm-3~5e17cm-3，深度不小于1微米，相邻第二导电类型阱区4的间距不少于0.5微米；第二导电类型阱区4与第二导电类型加速耗尽阵列3可以交叠，也可以不交叠；在本发明的一些实施例中，第二导电类型加速耗尽阵列一3-1位于相邻第二导电类型阱区4之间，且第二导电类型阱区4的上表面高于第二导电类型加速耗尽阵列一3-1上表面，第二导电类型阱区4的下表面高于第二导电类型加速耗尽阵列一3-1下表面，第二导电类型加速耗尽阵列二3-2位于第二导电类型阱区4下方，且二者可以交叠；第二导电类型加速耗尽阵列二3-2的宽度小于或等于第二导电类型阱区4的宽度；
步骤4、如图8所示，在步骤3制备的SiC晶圆表面，通过光刻工艺对离子注入掩膜层进行图形化处理，再通过离子注入工艺的方式，形成第一导电类型源区5，其位于第二导电类型阱区4之内，每个第二导电类型阱区4之内有2个第一导电类型源区5，其掺杂浓度为1e19m-3~5e20cm-3，深度不大于0.5微米，其间距不少于1.0微米，第一导电类型源区5到第二导电类型阱区4边界距离不小于0.1微米；图8中左右两侧的第二导电类型阱区4之内也是有2个第一导电类型源区，图未示出；
步骤5、如图9所示，在步骤4制备的SiC晶圆表面，通过光刻工艺对离子注入掩膜层进行图形化处理，再通过离子注入工艺的方式，形成第二导电类型源区6，其位于第二导电类型阱区4之内，且位于第一导电类型源区5之间，其掺杂浓度为1e19m-3~5e20cm-3，深度大于0.5微米；
步骤6、如图10、图11、图12所示，在步骤5制备的SiC晶圆表面，通过光刻工艺对干法刻蚀掩膜层进行图形化处理，再通过干法刻蚀的方式，形成位于第一导电类型源区5之间的特征源极沟槽7，其X方向宽度范围为0.5μm-2μm，其Z方向宽度范围为0.5μm-5μm相邻特征源极沟槽7在Z方向上的间距大于1μm；其Y方向深度范围为0.5μm-2μm；特征源极沟槽7与第二导电类型源区6在Z方向交替排列；再通过离子注入工艺的方式，在特征源极沟槽7底部形成第一导电类型SiC阴极区8，其掺杂浓度1e15m-3~1e17cm-3；
步骤7、如图13所示，在步骤6制备的SiC晶圆表面，通过化学气相沉积工艺，或者氧化工艺，或者化学气相沉积工艺和氧化工艺的复合工艺（先进行化学气相沉积再进行氧化，或者先进行氧化，再进行化学气相沉积）形成介质层，介质层的厚度范围为50nm~ 500nm；再通过各向异性干法刻蚀的方式大面积反刻，只在特征源极沟槽7的侧壁留下第一介质层9，其X方向上宽度范围为50nm~ 500nm；
步骤8、如图14所示，在步骤7制备的SiC晶圆表面，通过化学气相沉积工艺，或者氧化工艺，或者化学气相沉积工艺和氧化工艺的复合工艺（先进行化学气相沉积再进行氧化，或者先进行氧化再进行化学气相沉积）形成第二介质层10，其厚度范围为15nm~ 100nm；
步骤9、如图15所示，在步骤8制备的SiC晶圆表面，通过光刻工艺对刻蚀掩膜层进行图形化处理，再通过各向异性刻蚀工艺去除特征源极沟槽7底部和特征源极沟槽7周边的第二介质层10，留在特征源极沟槽7侧壁的第二介质层10作为加厚介质层10-2、横跨相邻两个第二导电类型阱区4的表面，且部分位于第一导电类型源区5表面的第二介质层10作为栅介质层10-1；
步骤10、如图16所示，在步骤9制备的SiC晶圆表面，通过化学气相沉积工艺形成第一导电类型多晶硅11，厚度范围为0.2μm-1μm，其掺杂浓度为5e15m-3~1e18cm-3，第一导电类型多晶硅11的掺杂浓度要高于第一导电类型SiC阴极区8的掺杂浓度；
步骤11、如图17所示，在步骤10制备的SiC晶圆表面，通过光刻工艺对离子注入掩膜层进行图形化处理，再通过离子注入工艺对栅介质层10-1上的第一导电类型多晶硅11中形成第一导电类型多晶硅栅极11-1，其掺杂浓度为1e20m-3~5e20cm-3；对特征源极沟槽7上部的第一导电类型多晶硅11形成第二导电类型多晶硅阳极11-2，其掺杂浓度为1e18m-3~5e20cm-3；特征源极沟槽7底部的第一导电类型多晶硅11由于深度较深，掺杂浓度不受离子注入工艺影响，成为第一导电类型多晶硅阴极11-3；
步骤12、如图18所示，在步骤11制备的SiC晶圆表面，通过光刻工艺对刻蚀掩膜层进行图形化处理，再通过各向异性刻蚀工艺去除特征沟槽7上方及其周边的一定厚度第二导电类型多晶硅阳极11-2，刻蚀厚度为第一导电类型多晶硅11的厚度*（110%-150%），保留特征源极沟槽7内部上半部的第二导电类型多晶硅阳极11-2，该步骤实现第一导电类型多晶硅栅极11-1与第二导电类型多晶硅阳极11-2的分离；
步骤13、如图19、图20、图21、图22、图23所示，图20为器件的俯视图，图21、图22、图23分别为图20中的A-A’剖面图、B-B’剖面图、C-C’剖面图；在步骤12制备的SiC晶圆表面，通过化学气相沉积工艺淀积钝化层12；再通过刻蚀工艺在钝化层12中形成第一阳极金属电极、源极金属电极和栅极金属电极的通孔12-1，通过通孔12-1淀积金属并退火，分别形成栅极金属电极13-1、源极金属电极13-2和第一阳极金属电极13-3，以及连接栅极金属电极13-1和第一阳极金属电极13-3的互联金属13-4；本实施例中，钝化层12为氧化硅，或者氮化物，或者氧化硅与氮化物的复合物；在光刻版图中将栅极金属电极版图与第一阳极金属电极版图连接，从而实现SiC FET栅极与栅极双向保护结构的第一阳极金属电极13-3电学短接；
步骤14、如图24所示，在步骤13制备的SiC晶圆第一导电类型衬底1的底层，通过溅射工艺或者蒸发工艺淀积欧姆金属并退火，形成漏极金属电极0。
本实施例中，第一阳极金属电极13-2、源极金属电极13-3、栅极金属电极13-1、漏极金属电极0、互联金属13-4的材料为Ti、Al、Ni、Pt、Ag等金属中的一种或多种组合。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (10)
1.一种集成栅极双向保护结构的SiC FET，其特征在于，包括：
漏极金属电极；
位于漏极金属电极之上的第一导电类型衬底；
位于第一导电类型衬底上的第一导电类型外延层；
位于第一导电类型外延层内部的第二导电类型加速耗尽阵列；
位于第一导电类型外延层表面的第二导电类型阱区；
位于第二导电类型阱区表面的第一导电类型源区；
位于第二导电类型阱区表面，且位于第一导电类型源区之间的第二导电类型源区；
横跨相邻两个第二导电类型阱区的表面，且部分位于第一导电类型源区表面的栅介质层；
位于栅介质层之上的第一导电类型多晶硅栅极；
位于第二导电类型阱区表面，且位于第一导电类型源区之间的特征源极沟槽，特征源极沟槽与第二导电类型源区交替排列；
位于特征源极沟槽侧壁的第一介质层和加厚介质层，特征源极沟槽底部无第一介质层和加厚介质层；
位于特征源极沟槽底部，且位于第二导电类型阱区内部的第一导电类型SiC阴极区；
位于特征源极沟槽内部的混合导电类型多晶硅，混合导电类型多晶硅包括上下两层，其上层为第二导电类型多晶硅阳极，其下层为第一导电类型多晶硅阴极，第一导电类型多晶硅阴极与第一导电类型SiC阴极区接触；
位于以上结构上部的钝化层；
位于钝化层内部的通孔；
位于钝化层表面和通孔内部的栅极金属电极，源极金属电极，第一阳极金属电极，以及连接栅极金属电极和第一阳极金属电极的互联金属；
栅极双向保护结构包括栅极负压保护二极管和栅极正压保护二极管，栅极负压保护二极管由混合导电类型多晶硅构成，其阳极为第二导电类型多晶硅阳极，阴极为第一导电类型多晶硅阴极；栅极正压保护二极管由第一导电类型SiC阴极区、第二导电类型阱区和第二导电类型源区构成，其阳极为第二导电类型源区，阴极为第一导电类型SiC阴极区；第一导电类型多晶硅阴极与第一导电类型SiC阴极区直接接触；第二导电类型源区与第一导电类型SiC阴极区之间的第二导电类型阱区起限流电阻作用。
2.根据权利要求1所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述栅极负压保护二极管的阳极通过互联金属连接SiC FET的栅极，栅极负压保护二极管的阴极与栅极正压保护二极管的阴极直接接触，栅极正压保护二极管的阳极即是SiC FET的源极，结构共用。
3.根据权利要求1所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述栅极双向保护结构的栅极负压保护二极管为多晶硅二极管，栅极正压保护二极管为SiC二极管，栅极负压保护二极管中的第一导电类型多晶硅阴极掺杂浓度高于栅极正压保护二极管中的第一导电类型SiC阴极区掺杂浓度，因此栅极负压保护二极管的保护电压低于栅极正压保护二极管的保护电压，从而实现SiC FET栅极正压和负压不同的电压保护范围。
4.根据权利要求3所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述特征源极沟槽，其X方向宽度范围为0.5μm-2μm，其Z方向宽度范围为0.5μm-5μm；其Y方向深度范围为0.5μm-2μm，在Z方向，相邻特征源极沟槽间距大于1μm。
5. 根据权利要求1所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述第二导电类型加速耗尽阵列位于相邻第二导电类型阱区之间以及第二导电类型阱区下方，其由不少于2个第二导电类型掺杂区构成，其X方向宽度不少于0.2微米，其Y方向厚度不小于0.5微米，其Z方向宽度不小于0.5微米，其在各个方向上的间距均不小于0.5微米；其到SiC晶圆表面的距离不小于0.5微米；所述第二导电类型加速耗尽阵列掺杂浓度为2e16cm-3~2e17cm-3。
6. 根据权利要求1所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述第二导电类型加速耗尽阵列包括第二导电类型加速耗尽阵列一和第二导电类型加速耗尽阵列二，第二导电类型加速耗尽阵列一在X方向上数量不少于1个，X方向上的宽度不小于0.2微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列一在X方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列一在Y方向上的数量不少于1个，Y方向上的厚度不小于0.2微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列一在Y方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列一在Z方向上数量不少于1个，Z方向上的宽度不小于0.5微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列一在Z方向上的间距不少于0.5微米；其中的第二导电类型加速耗尽阵列二在X方向上数量不少于1个，X方向上的宽度不小于0.5微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列二3-2在X方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列二在Y方向上的数量不少于1个，Y方向上的厚度不小于0.2微米，当数量≥2个时，相邻第二导电类型加速耗尽阵列二在Y方向上的间距不少于0.5微米，第二导电类型加速耗尽阵列二在Z方向上数量不少于1个，Z方向上的宽度不小于0.5微米，当数量≥2个时，第二导电类型加速耗尽阵列二在Z方向上的间距不少于0.5微米；相邻的第二导电类型加速耗尽阵列一和第二导电类型加速耗尽阵列二的间距不小于0.5微米。
7. 根据权利要求1所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述第二导电类型阱区掺杂浓度为1e16cm-3 ~5e17cm-3。
8. 根据权利要求1所述的一种集成栅极双向保护结构的SiC FET，其特征在于：所述第一导电类型源区掺杂浓度为1e19m-3 ~5e20cm-3；第二导电类型源区掺杂浓度为1e19m-3 ~5e20cm-3。
9. 一种集成栅极双向保护结构的SiC FET的制造方法，用于制造如权利要求1-8任一所述的一种集成栅极双向保护结构的SiC FET，其特征在于，包括以下步骤：
步骤1、在第一导电类型衬底上形成第一导电类型外延层；
步骤2、在第一导电类型外延层中形成第二导电类加速阵列；
步骤3、在第一导电类型外延层中形成第二导电类阱区；
步骤4、在第二导电类型阱区表面形成第一导电类型源区；
步骤5、在第二导电类型阱区表面形成第二导电类型源区；
步骤6、在第二导电类型阱区表面形成特征源极沟槽；在特征源极沟槽底部形成第一导电类型SiC阴极区；
步骤7、在特征源极沟槽侧壁形成第一介质层；
步骤8、在第一导电类型外延层上面以及特征源极沟槽内壁形成第二介质层；
步骤9、通过图形化光刻和各向异性干法刻蚀工艺，去除特征源极沟槽周边和特征源极沟槽底部的第二介质层，其中，横跨相邻两个第二导电类型阱区的表面，且部分位于第一导电类型源区表面的第二介质层为栅介质层，位于特征源极沟槽侧壁的第二介质层为加厚介质层；
步骤10、在步骤9制备的晶圆表面形成第一导电类型多晶硅；
步骤11、对栅介质层上面的第一导电类型多晶硅进行掺杂，形成第一导电类型多晶硅栅极；对特征源极沟槽上部的第一导电类型多晶硅进行掺杂，形成第二导电类型多晶硅阳极；特征源极沟槽底部的第一导电类型多晶硅未受到离子注入工艺影响，其为第一导电类型多晶硅阴极；
步骤12、去除特征源极沟槽上部一定厚度的第二导电类型多晶硅阳极，使得第一导电类型多晶硅栅极与第二导电类型多晶硅阳极不再直接接触；
步骤13、通过化学气相沉积工艺淀积钝化层，再通过刻蚀工艺在钝化层中形成第一阳极区、源区和栅极电极窗口，通过此窗口淀积欧姆金属并退火，形成第一阳极金属电极、源极金属电极和栅极金属电极通孔；通过此窗口淀积金属并退火，形成栅极金属电极、源极金属电极和第一阳极金属电极，以及连接栅极金属电极和第一阳极金属电极的互联金属；
步骤14、在第一导电类型衬底的底层，通过淀积欧姆金属并退火，形成漏极金属电极。
10. 根据权利要求9所述的一种集成栅极双向保护结构的SiC FET的制造方法，其特征在于：所述第一阳极金属电极、源极金属电极、栅极金属电极、漏极金属电极、互联金属的材料为Ti、Al、Ni、Pt、Ag金属中的一种或多种组合。
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