JP4900662B2 - ショットキーダイオードを内蔵した炭化ケイ素mos電界効果トランジスタおよびその製造方法 - Google Patents
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Description
請求項1ないし請求項4に記載の発明では、低濃度p型堆積層内に形成した低濃度のチャネル領域を有し、イオン注入によりn型に打ち返したMOSFET領域の第1のベース領域とともに同じくイオン注入によってn型に打ち返した第2のベース領域を形成し、そこに内蔵ショットキーダイオード領域を配すことによって、低オン抵抗のショットキーダイオードを内蔵したSiC縦型MOSFETの実現が可能となった。
請求項6、7に記載の発明では、内蔵するショットキーダイオードのオン抵抗を一層低減できた。
請求項9,10に記載の発明では、高耐圧且つ低オン抵抗のショットキーダイオード内蔵型のSiC縦型MOSFETを容易に製作することができる。
請求項12に記載の記載の発明では、オン時の抵抗が小さく、かつ高い耐電圧のSiC縦型MOSFETが実現できた。
[実施形態1]
図1は本発明第1の実施形態のSiC縦型MOSFETの単位セルの断面図である。この構造では、5×1018cm-3の窒素がドーピングされた厚さ約300μmのn型SiC基板1上に、5×1015cm-3の窒素がドーピングされた厚さ15μmのn型ドリフト層2が堆積されている。その表面から深さ0.5μmに渡って2×1018cm-3のアルミニウムがドーピングされたp型層3が形成され、該p型層3には幅約2μmの第1の欠如部21が該セルの中央部に、および1/2幅約1.0μmの第2の欠如部22が該セルの両サイドに設けられる。該p型層3の表面ならびに該第1、第2欠如部21,22のn型ドリフト層2の表面には5×1015cm-3のアルミニウムがドーピングされた厚さ0.5μmの低濃度p型堆積層 5が堆積されている。このp型堆積層5の表面部分には選択的に約1×1020cm-3のリンがドーピングされたn型ソース層4が形成されている。また、前記第1欠如部21および前記第2欠如部22の厚さ方向に投影された付近のp型堆積層5の部分には表面からの窒素のイオン注入によって1×1016cm-3以上にドーピングされp型堆積層5をn型に反転(打ち返し)して深さ約0.7μmの第1のn型ベース領域61,および第2のn型ベース領域62がそれぞれp型堆積層5を貫通してn型ドリフト層2に達する深さにまで形成されている。該第1のn型ベース領域61と前記n型ソース層4の中間部分のp型堆積層5の表面層にチャネル領域51が形成される。チャネル領域51上,第1のn型ベース領域61およびn型ソース層4の表面上の部分にはゲート絶縁膜7を介して厚さ約0.5μmの多結晶シリコンのゲート電極10が設けられ、ゲート電極10上には層間絶縁膜11を介してn型ソース層4の表面部分およびp型堆積層5の部分に低抵抗接続された厚さ約1μmのアルミニウムのソース電極9が形成される。また、該ソース電極9は、前記第2のn型ベース層62との間にショットキーバリア障壁を構成している。高濃度n型基板1の裏面には厚さ約1μmのニッケル金属のドレイン電極8が低抵抗接続されている。
図4は本発明第2の実施形態のSiC縦型MOSFETの単位セルの断面図である。図1で示した第1の実施形態の単位セルの各部を指す番号と同じ番号は同じ部位を指す。このSiC縦型MOSFETの図1の実施形態1と相違するところは、少なくとも前記した第2のn型ベース領域の表面にソース電極9と材質を異にするショットキー金属12が接合され、該金属12が前記ソース電極9と低抵抗接続されている点である。
図5は本発明第3の実施形態のSiC縦型MOSFETの断面図である。図中前記した図1と同じ番号の部位は同じ部分を指し、前記第2のn型ベース領域62の表面部分に高濃度のn型層63が追加されている点を除けば基本的な構造は実施形態1の図1と同じである。該高濃度のn型層63は、前記の第2のn型ベース領域62を窒素イオンの注入によって形成したあと、同じ注入マスクを用いて同じく窒素イオンの注入を40KeV〜120keVのエネルギーで深さ約0.2μm,注入量約3x1017 cm-3で形成された層である。この層を具備することによって、ソース電極9と該n型層63と間のショットキーバリアの障壁高さが減少してショットキーダイオードの堰層電圧が一層小さくなり、その結果、ダイオード通電時の損失を小さくできる。この場合、半導体層の高濃度化によって阻止状態の漏れ電流が増大し、ショットキー接合の阻止電圧が低下することが通例である。しかし、本実施形態では、実施形態1で述べた通り、ドレイン・ソース電極間の印加電圧は該ショットキーバリア接合と高濃度のp型層3とn型ドリフト層2との間に構成されるpn接合とによって阻止される。p型層3の第2の部分欠如部22が両側の該pn接合からのびる空乏層によって完全にピンチオフされることによって、ショットキー接合に印加される電界強度が低く制限され、その結果、ショットキー接合での漏れ電流が低減される。さらに、p型層3の第2の部分欠如部22の幅が前記第1の部分欠如部21とほぼ同じ約2μmであれば、ピンチオフに要する電圧は30〜50Vとなり、該ショットキーバリア障壁はかかる低い電圧に十分耐えれば良い。そのため、高濃度n型層63が付加されても阻止電圧が低下することはない。
図6は本発明第4の実施形態のSiC縦型MOSFETの一部の断面図である。図中前記した図1及び図2と同じ番号の部位は同部分を指す。図6の実施形態は2つのセルを並列に配置したものである。すなわち、右半分100は図1に示した本発明の第1の実施形態のSiC縦型MOSFETの単位セルと同じであり、左半分600は図8に示した本発明の先願となる従来構造のSiC縦型MOSFETの単位セルである。一般的に、高電力を扱う縦型パワーMOSFETでは、その主動作領域内にほぼ同じ構造の単位セルを同一の半導体基板上に多数並列配列することで大電流を扱う素子としている。これに対して、本実施形態では、ほぼ同じ製造工程で作成できる構造の異なる2つのセルを並べている。第1の実施形態で示した基本セル100は、ショットキーダイオード領域が付加された分だけ従来構造の基本セル600に比してサイズが大きい。そのため、基本セル100の単位セルのみを素子内に配列した場合、縦型MOSFET領域の占める面積割合が減少し、MOSFETのオン抵抗が増加するという問題がある。本実施形態はこの問題を解消したものである。したがって、本実施形態では、必ずしも2つの基本セルが併置されたペアセルを基本単位としたものではなく、ほぼ同じ製作工程によって作成される他構造のセルの中に必要な数だけショットキーダイオードを含んだセルを配することである。かかる構成によって、MOSFET領域のオン抵抗が著しく増大するのを防止できる。
図7は本発明第5の実施形態のSiC縦型MOSFETの一部の断面図である。図中前記した図1及び図2と同じ番号の部位は同部分を指す。図7の実施形態は3つのセルを並列に配置したものである。すなわち、左側のセル100は、図8に示した本発明の先願となる従来構造のSiC縦型MOSFETと同じ(図8を1/2セルだけずらして描いてある)単位セルであり、他の2つのセル700は同じ構造のもので、図1に示した本発明の第1の実施形態のSiC縦型MOSFETの単位セルの内蔵ショットキーダイオード領域だけから構成されたダイオード基本セルである。素子中に配列される単位セルが必ずしも縦型MOSFET領域とダイオード領域から構成される必要はない。本実施形態では、縦型MOSFETのセルとダイオードセルを並列配置する。必ずしも3つのセルは併置された図7の構成を基本単位とする必要がなく、ほぼ同じ製作工程によって作成されるMOSFETセルの配列の中に必要な数だけショットキーダイオードセルを配することである。かかる構成にすれば、素子中に占めるショットキーダイオード領域ならびにMOSFET領域を自在に選択できる点で優れている。この場合でも、第1の欠如部21と第2の欠如部22の間隔をほぼ等しくするとよい。
以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲の記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。
2. 低濃度n型堆積膜(ドリフト層)
3. 高濃度p型ウエル層
3a. p型不純物注入イオン
4. 高濃度n型ソース層
4a. n型不純物注入イオン
5. 低濃度p型堆積膜
6a. p型不純物注入イオン
7. ゲート絶縁膜
8. ドレイン電極
9. ソース電極
10. ゲート電極
11. 層間絶縁膜
12.ショットキーバリア金属
13.イオン注入マスク
14.イオン注入マスク
16.イオン注入マスク
20.堆積膜界面
21.高濃度p型層の第1欠如部
22.高濃度p型層の第2欠如部
51. チャネル領域
52.p型ウエル領域
61.第1nベース層(打返し層)
62.第2nベース層(打返し層)
63.高濃度n型層
Claims (12)
- n型炭化ケイ素基板(1)上に形成したn型ドリフト層(2)と該n型ドリフト層(2)の上に形成した高濃度p型ゲート層(3)と該高濃度p型ゲート層(3)の上に形成した低濃度p型堆積層(5)と該低濃度p型堆積層(5)内に形成した低濃度のチャネル領域(51)とを有するSiC縦型MOSFETにおいて、
構成要素セルの少なくとも一部に内蔵ショットキーダイオード領域を具備し、
該内蔵ショットキーダイオード領域は、前記高濃度p型ゲート層(3)に設けられた欠如部(22)と、その上に形成された前記低濃度p型堆積層(5)を貫通して前記欠如部(22)のn型ドリフト層(2)に達するn型ベース領域(62)が前記低濃度p型堆積層(5)の表面からのn型不純物のイオン注入によって前記低濃度p型堆積層(5)をn型に反転して形成され、該n型ベース領域(62)の表面露出部分にショットキーバリアをなして接続されるソース電極(9)と、前記炭化ケイ素基板(1)の表面に低抵抗接続されるドレイン電極(8)とから構成されることを特徴とする炭化ケイ素MOS電界効果トランジスタ。 - 第1伝導型炭化ケイ素基板(1)上に第1伝導型炭化ケイ素からなる第1の堆積膜(2)が形成されており、その上に第2伝導型炭化ケイ素からなる第2の堆積膜(5)が形成されており、該第2の堆積膜(5)内には、該第2の堆積膜(5)の厚さ方向に貫通して選択的に第1伝導型の第1のベース領域(61)と第1伝導型の第2のベース領域(62)が形成されていると共に、該第1のベース領域(61)と該第2のベース領域(62)との間に第2伝導型のゲート領域(51)が形成されており、
前記第2伝導型のゲート領域(51)内には選択的に第1伝導型の高濃度ソース領域(4)が形成されており、
少なくとも前記第1伝導型の高濃度ソース領域(4)と前記第1伝導型の第1のベース領域(61)との間において前記第2伝導型のゲート領域(51)の表面上にはゲート絶縁膜(7)を介してゲート電極(10)が設けられており、
前記第1伝導型炭化ケイ素基板(1)の表面にドレイン電極(8)が低抵抗接続され、
前記第1の堆積膜(2)と前記第2の堆積膜(5)との間には第2伝導型の高濃度ゲート層(3)が介在し、
該第2伝導型の高濃度ゲート層(3)は前記第1伝導型の第1のベース領域(61)と前記第1伝導型の第2のベース領域(62)が投影される領域においてそれぞれ第1の部分欠如部(21)と第2の部分欠如部(22)とを有し、該第1の部分欠如部(21)と該第2の部分欠如部(22)において前記第1の堆積膜(2)が前記第2の堆積膜(5)に直接接し、
前記第1伝導型の高濃度ソース領域(4)ならびに表面に前記ゲート絶縁膜(7)が形成された部分を除く前記第2伝導型のゲート領域(51)の他の部分の少なくとも一部の表面に低抵抗接続され、かつ、前記第1伝導型の第2のベース領域(62)の表面にショットキー障壁を形成するソース電極(9)が接続されたことを特徴とする単位セル(100)を構成要素とした炭化ケイ素MOS電界効果トランジスタ。 - 請求項2に記載の炭化ケイ素MOS電界効果トランジスタにおいて、前記第2の堆積膜(5)内に選択的に形成された前記第2伝導型のゲート領域(51)の前記ゲート絶縁膜(7)と接する部分の第2伝導型不純物濃度が1×1016cm-3以下であることを特徴とした炭化ケイ素MOS電界効果トランジスタ。
- 請求項2に記載の炭化ケイ素MOS電界効果トランジスタにおいて、前記第2伝導型の高濃度ゲート層(3)を前記第1の堆積膜(2)内に形成したことを特徴とする炭化ケイ素MOS電界効果トランジスタ。
- 請求項2に記載の炭化ケイ素MOS電界効果トランジスタにおいて、前記第2伝導型の高濃度ゲート層(3)の前記第1の部分欠如部(21)の幅と前記第2の部分欠如部(22)の幅がほぼ等しいことを特徴とする炭化ケイ素MOS電界効果トランジスタ。
- 請求項2ないし請求項5のいずれかに記載の炭化ケイ素MOS電界効果トランジスタにおいて、前記第1伝導型の第2のベース領域(62)と前記ソース電極(9)との間にショットキー金属(12)が介在し、該ショットキー金属が前記第2のベース領域(62)とショットキー障壁を形成し、その表面において前記ソース電極(9)に低抵抗接触したことを特徴とした炭化ケイ素MOS電界効果トランジスタ。
- 請求項2ないし請求項6のいずれかに記載の炭化ケイ素MOS電界効果トランジスタにおいて、前記第2の堆積膜(5)内の前記第2の部分欠如部(22)が投影される領域で前記第1伝導型の第2のベース領域(62)内の表面部分に、第1伝導型の高濃度層(63)が具備されたことを特徴とした炭化ケイ素MOS電界効果トランジスタ。
- 請求項2ないし請求項7のいずれかに記載された炭化ケイ素MOS電界効果トランジスタを、構成要素の少なくとも1部とした炭化ケイ素MOS電界効果トランジスタ。
- 請求項2ないし請求項8に記載の炭化ケイ素MOS電界効果トランジスタの製造方法として、前記第1の堆積膜(2)上に部分的に前記第2伝導型の高濃度ゲート層(3)を形成する工程と、該第2伝導型の高濃度ゲート層(3)上、ならびに前記第1の部分欠如部(21)および前記第2の部分欠如部(22)において露出している前記第1の堆積膜(2)上に第2伝導型の前記第2の堆積膜(5)を形成する工程と、該第2の堆積膜(5)の前記第1の部分欠如部(21)および前記第2の部分欠如部(22)が投影される領域の表面から前記第1の堆積膜(2)に達する選択的な第1伝導型不純物イオン注入を行い、第1伝導型の前記第1のベース領域(61)および前記第2のベース領域(62)を形成する工程を有することを特徴とした炭化ケイ素MOS電界効果トランジスタの製造方法。
- 請求項9に記載の製造方法において、前記第2伝導型の高濃度ゲート層(3)を前記第1の堆積膜(2)の表面に選択的に高濃度の第2伝導型不純物イオン注入により形成し、その上に第2の堆積膜(5)を形成する工程を有することを特徴とした炭化ケイ素MOS電界効果トランジスタの製造方法。
- 第1伝導型炭化ケイ素基板(1)上に第1伝導型炭化ケイ素からなる第1の堆積膜(2)が形成されており、その上に第2伝導型炭化ケイ素からなる第2の堆積膜(5)が形成されており、該第2の堆積膜(5)内には該第2の堆積膜(5)の厚さ方向に貫通して選択的に第1伝導型のベース領域(62)が形成されており、
前記第1伝導型炭化ケイ素基板(1)の表面にドレイン電極(8)が低抵抗接続され、
前記第1の堆積膜(2)と前記第2の堆積膜(5)の間には第2伝導型の高濃度ゲート層(3)が介在し、
該第2伝導型の高濃度ゲート層(3)は前記第1伝導型のベース領域(62)が投影される領域において部分欠如部(22)を有し、該部分欠如部(22)において第1の堆積膜(2)が前記第2の堆積膜(5)に直接接し、
前記第1伝導型のベース領域(62)の表面にショットキー障壁を形成するソース電極(9)が接続されたことを特徴とする単位セル(700)を構成要素に含む炭化ケイ素MOS電界効果トランジスタ。 - 請求項11に記載の炭化ケイ素MOS電界効果トランジスタにおいて、前記第1伝導型炭化ケイ素基板(1)の表面の結晶学的面指標が{0001}(カーボン面)面に対して略平行な面であることを特徴とした炭化ケイ素MOS電界効果トランジスタ。
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