CN109065540A - 一种集成SBD的SiC UMOSFET的结构及制备方法 - Google Patents

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Abstract

本发明提供了一种集成肖特基二极管(SBD)的碳化硅沟槽栅型金属氧化物‑半导体场效应晶体管(SiC UMOSFET)的结构及制备方法，其特征在于，在n型电流传输层(40)上通过注入形成p+型埋层(50)，并继续外延形成n型电流传输层(40)，使得p+型埋层(50)浮空，p+型埋层(50)能在阻断模式下有效降低栅槽氧化物中的电场以及肖特基接触位置的电场，使得该集成SBD的SiC UMOSFET具有较高的阻断能力，大大提高器件的高温、高场可靠性。同时，调整主沟槽(80)、主沟槽(80’)与p+型埋层(50)和n型电流传输层(40)的相对位置，使得MOSFET在第一象限工作时，MOSFET导通特性并未发生明显退化；在第三象限工作时，有效抑制MOSFET体内寄生pn二极管的导通，为肖特基二极管导电模式。集成SBD的SiC UMOSFET相比于分立的SBD和MOSFET器件，具有较低的总芯片面积。

Description

一种集成SBD的SiC UMOSFET的结构及制备方法
技术领域
本发明涉及一种集成SBD的SiC UMOSFET的结构及制备方法，具体涉及一种具有p+型埋层的集成SBD的SiC UMOSFET的结构及制备方法。
背景技术
SiC具有优越的物理和电学特性，如高临界击穿电场、宽禁带、高电子饱和漂移速度，适用于高压、高温电力电子领域。垂直型MOS场效应晶体管包括双注入平面栅型(DMOSFET)和沟槽栅型(UMOSFET)，而4H-SiC UMOSFET由于非极性面的高迁移率特性以及低元胞尺寸，理论上可以具有更小的导通电阻和更大的沟道密度，所以具有更广泛的应用前景。SiC UMOSFET应用于一些电力电子领域，如电机驱动、逆变、DC-DC转换等，需要其内部寄生的pn型体二极管导通一段时间。一方面，体二极管会产生较高的开启电压(-2.7V)和反向恢复损耗；另一方面，SiC双极器件导通会诱发电子-空穴复合所产生的堆叠层扩展，因而导致期间通态电阻的退化。为解决上述问题，通常在SiC UMOSFET外部反并联SBD。
然而，在SiC UMOSFET外部反并联SBD不利于功率模块总芯片面积的降低；电路节点寄生的电感不利于SiC功率器件高频性能的提升。因此，采用SiC UMOSFET可以降低三端器件的芯片面积，进一步地，在SiC UMOSFET中集成SBD器件可以极大地缩小功率模块的总芯片面积，从而降低成本和封装复杂度。但是，在SiC UMOSFET元胞中集成SBD器件，需要关注反向阻断电压下沟槽氧化物中电场过大的问题，特别是底部槽角处二维电场聚集；也需要关注肖特基接触位置电场过大的问题，尤其是高温工作条件下镜像力所引起的肖特基二极管漏电流的升高，因此不利于集成芯片的高温、高场可靠性的提升。
发明内容
(一)要解决的技术问题
本发明的目的在于，提供一种集成SBD的SiC UMOSFET的结构及制备方法。使该集成SBD的SiC UMOSFET在反相工作模式下，浮空式p+型埋层有效保护沟槽底部氧化物电场以及肖特基接触位置的电场，使得所制备的集成SBD的SiC UMOSFET具有较高的阻断能力；在第一、三象限正向导通模式下，优化载流子导通路径，使得SBD和MOSFET均具有较高导通电流密度。
(二)技术方案
本发明的提供了一种集成SBD的SiC UMOSFET的结构，包括：
SiC n++型衬底10；
至少一个外延层，其外延生长在所述SiC n++型衬底10上，所述外延层包括n+缓冲层20，n-漂移层30以及n型电流传输层40；
p+型埋层50，其浮空于所述n型电流传输层40中；
有源区，其注入所述n型电流传输层40中和外延生长在所述n型电流传输层40上，所述有源区包括p型沟道层60、p++型基区层61、n++型源区导电层70、主沟槽80、主沟槽80’、源电极金属接触93、漏电极金属接触94、肖特基金属接触95以及源区金属焊盘81。
可选地，所述主沟槽80和主沟槽80’具有同样的深度，该主沟槽80穿过p++型基区层61并进入n型电流传输层40内，该主沟槽80’穿过p型沟道层60并进入n型电流传输层40内，该主沟槽80底部和该主沟槽80’底部距离所述p+型埋层50顶部0.2-2μm。
可选地，所述主沟槽80和主沟槽80’的槽底部对准相邻p+型埋层50之间n型电流传输层的正上部，或者所述主沟槽80和主沟槽80’的槽底部位于p+型埋层50中央的正上部，或者所述主沟槽80和主沟槽80’的沟槽槽角位于p+型埋层50中央的正上部。
可选地，所述源电极金属接触93设置于所述n++型源区导电层70和所述p++型基区层61的表面，所述漏电极金属接触94设置于所述SiC n++型衬底10的背面，所述肖特基金属接触95设置于所述主沟槽80底部的n型电流传输层40的表面。
可选地，所述源区金属焊盘81完全覆盖所述主沟槽80、所述主沟槽80临近台面及内绝缘物质92，并与所述源电极金属接触93和所述肖特基金属接触95电连通，并通过内绝缘物质92与栅电极接触91隔离。
本发明还提供了一种集成SBD的SiC UMOSFET的制备方法，包括：
步骤1：在SiC n++型衬底10自下而上依次外延生长n+缓冲层20、n-漂移层30和n型电流传输层40；
步骤2：在所述n型电流传输层40中制作p+型埋层50；
步骤3：依次通过注入或外延形成p型沟道层60、p++型基区层61和n++型源区导电层70；
步骤4：制作沟槽结构和多晶硅栅槽；
步骤5：制作源电极金属接触93、漏电极金属接触94和肖特基金属接触95；
步骤6：制作源区金属焊盘81。
可选地，在步骤4中，制作沟槽结构和多晶硅栅槽，使得所述主沟槽80和主沟槽80’穿过所述p++型基区层61和所述p型沟道层60底部并进入所述n型电流传输层40内，所述主沟槽80和主沟槽80’的槽底部对准相邻p+型埋层50之间n型电流传输层的正上部，所述主沟槽80和主沟槽80’的底部距离p+型埋层顶部0.2-2μm。
可选地，在步骤4中，制作沟槽结构和多晶硅栅槽，使得所述主沟槽80和主沟槽80’穿过所述p++型基区层61和所述p型沟道层60底部并进入所述n型电流传输层40内，所述主沟槽80和主沟槽80’的槽底部位于所述p+型埋层50中央的正上部，所述主沟槽80和主沟槽80’的底部距离p+型埋层顶部0.2-2μm。
可选地，在步骤4中，制作沟槽结构和多晶硅栅槽，使得所述主沟槽80和主沟槽80’穿过所述p++型基区层61和所述p型沟道层60底部并进入所述n型电流传输层40内，所述主沟槽80和主沟槽80’的沟槽槽角位于所述p+型埋层50中央的正上部，所述主沟槽80和主沟槽80’的底部距离p+型埋层顶部0.2-2μm。
可选地，所述源电极金属接触93、所述漏电极金属接触94和所述肖特基金属接触95为同一种金属，所述源电极金属接触93和所述漏电极金属接触94为欧姆接触，所述肖特基金属接触95为肖特基接触。
(三)有益效果
本发明通过提供了一种集成SBD的SiC UMOSFET至少具有以下有益效果之一或其中一部分：
(1)本发明基于SiC UMOSFET的器件结构及制备方法，具有较高的元胞集成度，浮空的p+型埋层使得器件的沟道区掺杂进一步降低，提高了载流子迁移率，器件通态特性较好；
(2)在反向阻断状态下，浮空的p+型埋层能有效降低沟槽底部氧化物电场和肖特基接触位置的电场，提高了器件的高温、高场可靠性。
(3)SiC UMOSFET元胞内部集成的SBD，可以选择低势垒的肖特基接触，进一步降低MOSFET第三象限工作时的源漏开启电压，消除MOSFET寄生pn二极管所导致的双极导通退化，提高了器件的单极载流子工作能力。
(4)所述集成SBD的SiC UMOSFET，相比于传统的SiC MOSFET器件，具有较低的栅电荷以及快速的二极管关断能力，大大降低器件动态开关损耗。
(5)所述集成SBD的SiC UMOSFET，SBD和MOSFET器件共享边缘终端和载流子导电路径，大大减小SiC晶圆面积。
(6)所述集成SBD的SiC UMOSFET，有效降低功率转换装置的封装数量及成本，消除寄生电感和电容，提高集成器件的频率特性。
附图说明
图1是本发明提供的集成SBD的SiC UMOSFET的结构示意图。
图2是本发明提供的制备集成SBD的SiC UMOSFET方法的流程图。
图3是所述制备方法中步骤1制作的SiC外延片基材的结构示意图。
图4(a)和(b)是所述制备方法中步骤2在n型电流传输层中制作p+型埋层的结构示意图。
图5是所述制备方法中步骤3在n型电流传输层及其上部制作有源区示意图。
图6是所述制备方法中步骤4在有源区制作沟槽结构示意图。
图7是所述制备方法中步骤4在有源区制作多晶硅栅槽的结构示意图。
图8是制作内绝缘物质的结构示意图。
图9是所述制备方法中步骤5制作漏电极金属接触、源电极金属接触和肖特基金属接触，以及步骤6制作源区金属焊盘的示意图。
图10是另一种集成SBD的SiC UMOSFET器件结构示意图。
图11是另一种集成SBD的SiC UMOSFET器件结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
在本发明的一个实施例中，提供了一种集成SBD的SiC UMOSFET的结构。图1示出了本发明提供的集成SBD的SiC UMOSFET的结构示意图，为本发明的第一实施例。如图1所示，该结构包括：SiC n++型衬底10、n+缓冲层20、n-漂移层30、n型电流传输层40、p+型埋层50以及有源区。
以下分别对本发明提供的集成SBD的SiC UMOSFET的各个组成部分进行详细说明。
所述p+型埋层50浮空于所述n型电流传输层40中。
所述有源区注入所述n型电流传输层40中和外延生长在所述n型电流传输层40上，包括：
p型沟道层60，其注入杂质可以是Al或者B，掺杂浓度为2.0×1016cm-3至5.0×1017cm-3。
p++型基区层61，其注入杂质可以是Al或者B，掺杂浓度为1.0×1019cm-3至1.0×1021cm-3。
n++型源区导电层70，其注入杂质可以是N或者P，掺杂浓度为1.0×1020cm-3至1.0×1021cm-3。
主沟槽80，穿过p++型基区层61并进入n型电流传输层40内，其底部距离所述p+型埋层50顶部0.2-2μm，其槽底部对准相邻p+型埋层50之间n型电流传输层的正上部，或者其槽底部位于p+型埋层50中央的正上部，或者其沟槽槽角位于p+型埋层50中央的正上部。
主沟槽80’，穿过p型沟道层60并进入n型电流传输层40内，其底部距离所述p+型埋层50顶部0.2-2μm，其槽底部对准相邻p+型埋层50之间n型电流传输层的正上部，或者其槽底部位于p+型埋层50中央的正上部，或者其沟槽槽角位于p+型埋层50中央的正上部。
源电极金属接触93，设置于所述n++型源区导电层70和所述p++型基区层61的表面，并覆盖主沟槽80侧壁和主沟槽80邻近台面。
漏电极金属接触94，设置于所述SiC n++型衬底10的背面。
肖特基金属接触95，设置于所述主沟槽80底部的n型电流传输层40的表面。
源区金属焊盘81，完全覆盖所述主沟槽80及其临近台面以及内绝缘物质92，并与所述源电极金属接触93和所述肖特基金属接触95电连通，并通过内绝缘物质92与栅电极接触91隔离。
本发明还提供了一种集成SBD的SiC UMOSFET的制备方法。图2示出了根据本发明实施例集成SBD的SiC UMOSFET的制备工艺流程，为本发明的第二实施例。如图2所示，并结合图3至图9具体描述所述制备方法，该制备方法包括：
步骤1，制备SiC外延片基材。
在步骤1中，利用化学气相沉积或其他外延生长材料的方法，在SiC n++型衬底10上外延生长多层不同种类掺杂类型的SiC外延层，形成一种三明治结构，自下而上依次为：n+缓冲层20，n-漂移层30，n型电流传输层40，如图3所示。其中，n++型衬底10，厚度为标准的350-1000μm，或者采用机械加工和化学反应的方法对n++型衬底10进行一系列的减薄、研磨、抛光、清洗等工艺，使样品表面达到所需要的厚度、平整度。在n++型衬底10上外延形成n+缓冲层20，外延生长的源为硅烷或三氯氢硅、乙烯或丙烷等，外延生长温度为1500-1700℃，n+缓冲层20的厚度为0.5-2μm，n+缓冲层20的掺杂为1.0×1018cm-3至3.0×1018cm-3。在n+缓冲层20上外延形成n-漂移层30，外延生长的源为硅烷或三氯氢硅、乙烯或丙烷等，外延生长温度为1500-1700℃，所用掺杂源为氨气等气源。n-漂移层30的厚度和掺杂按照一定的设计，以满足不同的阻断电压。
步骤2，在n型电流传输层中制作p+型埋层。
在步骤2中，利用物理和化学气相沉积或其他薄膜沉积方法淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述阻挡层形成注入掩膜层501；利用该注入掩膜层501，在n型电流传输层中离子注入形成p+型埋层50，如图4(a)所示。其中，该注入掩膜层501作为二氧化硅可以为2-5μm，所述二氧化硅掩膜层需在1000℃以上，O2的条件下退火增密；该注入掩膜层501作为金属可以是Al、Ni等，厚度在1μm左右；所述干法刻蚀气体可以是C4F8，CHF3，Cl2等气体。其中，所述p+型埋层50的注入杂质可以是Al或者B，注入剂量可以是2.0×1011cm-2至1.0×1014cm-2，注入能量可以是20keV至5.5MeV。
进一步地，去掉注入掩膜层501，并在n型电流传输层40之上继续外延形成一定厚度SiC材料，如图4(b)所示。其中，所述SiC材料与n型电流传输层40的掺杂浓度和类型相同，所用掺杂源为氨气等气源，其中外延生长温度为1500-1700℃。
步骤3，在n型电流传输层及其上部制作有源区。
在步骤3中，首先利用物理和化学气相沉积或其他薄膜沉积方法淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述阻挡层形成注入掩膜层。
进一步地，依次在n型电流传输层40上注入形成p型沟道层60、p++型基区层61以及n++型源区导电层70，如图5所示。p型沟道层60的注入杂质可以是Al或者B，掺杂浓度为2.0×1016cm-3至5.0×1017cm-3，p++型基区层61的注入杂质可以是Al或者B，掺杂浓度为1.0×1019cm-3至1.0×1021cm-3，n++型源区导电层70的注入杂质可以是N或者P，掺杂浓度为1.0×1020cm-3至1.0×1021cm-3。
步骤4，在有源区制作沟槽结构。
在步骤4中，首先利用物理和化学气相沉积或其他薄膜沉积方法淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述阻挡层形成刻蚀掩膜层，利用刻蚀掩膜层，采用物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀SiC基片，刻蚀出主沟槽80’和80，如图6所示。其中，所述主沟槽80穿过p++型基区层61，主沟槽80’穿过p型沟道层60，主沟槽80和主沟槽80’具有同样的深度，并且，主沟槽80和主沟槽80’需穿过p++型基区层61和p型沟道层60底部并进入n型电流传输层40内，主沟槽80和主沟槽80’的槽底部对准相邻p+型埋层50之间n型电流传输层的正上部，主沟槽80和主沟槽80’底部距离p+型埋层50顶部为0.2-2μm。其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等气体组合，例如，采用SF6/O2/HBr的刻蚀气体，ICP功率为600-1000W，偏压功率为100-300W，温度为20℃。
进一步地，去除掩膜层，并制作多晶硅栅槽以及内绝缘物质。具体包括：
(1)依次用丙酮和乙醇超声清洗，再用去离子水冲洗；将有机超声后的SiC基片放在浓硫酸和双氧水溶液中至少煮10min；将煮过浓硫酸的SiC基片依次用一号液和二号液分别煮10min以上，用去离子水冲洗干净后再用氮气吹干；将冲洗后的SiC基片放入氢氟酸内浸泡至少1min，去除表面氧化层。其中，一号液为氨水、过氧化氢和去离子水的混合液，二号液为盐酸、过氧化氢和去离子水的混合液。经过标准清洗(RCA)的SiC基片需要在1100℃左右的湿氧环境下氧化半小时左右形成牺牲氧化层，并由稀释的HF超声漂洗去除所述牺牲氧化层。在1100-1300℃的条件下干氧氧化半小时左右，并在1200-1300℃的温度和NO气氛条件下退火1-3小时，获得栅氧化层90。其中，所述退火气氛不仅仅是NO，也可以是POCl3，H2，N2O，P2O5，Sb+NO等退火气氛。也可以通过原子层沉积(ALD)等方法获得栅氧化层90。
(2)利用各向同性沉积技术填充已形成栅氧化层90的主沟槽80和主沟槽80’，形成栅电极91，其中，填充物可以是具有高电导的掺杂多晶硅或硅化物；利用干法刻蚀、湿法刻蚀等手段回刻所沉积的栅电极91，再次沉积并回刻，直至平坦化；结合光刻图形化及物理、化学刻蚀手段，仅仅保留主沟槽80’中的栅氧化层90和栅电极91，如图7所示。
(3)利用物理气相沉积或化学气相沉积或其他沉积方法，在SiC基片上沉积内绝缘物质92，其中，所述内绝缘物质为二氧化硅或者氮化硅等，厚度为2-4μm；光刻图形化，选择刻蚀气体干法刻蚀绝缘物质92，使得最终内绝缘物质仅仅覆盖栅电极91，如图8所示。
步骤5，制作源电极金属接触、漏电极金属接触和肖特基金属接触，包括：
方法一，具体包括：
子步骤S11：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，依次淀积Ni、Ti、Al多层金属，最终形成源电极金属接触93，如图9所示，其中，所述源电极金属接触93覆盖主沟槽80侧壁和主沟槽80邻近台面，紧贴设置于n++型源区导电层70和p++型基区层61之上，制备材料为AlTi、Ni、TiW、AlTi等金属或组合；
子步骤S12：碳化硅基片正面涂光刻胶保护，并用稀释的HF去除n++型衬底10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积Ni金属层制成漏电极金属接触94，再去除正面光刻胶，其中，所述漏电极金属接触94，制备材料为AlTi、Ni、TiW、AlTi等金属或所述金属的组合；
子步骤S13：在900℃-1100℃的温度范围，氮气或者氩气条件下对源电极金属接触93、漏电极金属接触94进行退火处理，使得所述源电极金属接触93和漏电极金属接触94形成欧姆接触；
子步骤S14：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，淀积肖特基金属层，剥离形成肖特基金属接触95，如图9所示，所述肖特基金属接触95位于主沟槽80的底部，紧贴设置于n型电流传输层40上表面，制备材料为Ti、Ni、Mo、Al、Pt等金属，其中，当选用Ti金属时，在400-700℃温度范围退火5-20min，形成肖特基金属接触95。
方法二，具体包括：
子步骤S21：光刻图形化，利用电子束蒸发或溅射等薄膜沉积方法，淀积Ni或Mo或Al或Pt等金属，直接形成源电极金属接触93和肖特基金属接触95，其中，所述源电极金属接触93和肖特基金属接触95经过一次淀积和光刻形成，所述源电极金属接触93覆盖主沟槽80侧壁和主沟槽80邻近台面，紧贴设置于n++型源区导电层70和p++型基区层61上，而肖特基金属接触95位于主沟槽80的底部，紧贴设置于n型电流传输层40上表面；
子步骤S22：碳化硅基片正面涂光刻胶保护，并用稀释的HF去除n++型衬底10背面的氧化层，利用电子束蒸发或溅射等薄膜沉积方法在背面淀积Ni金属层制成漏电极金属接触94，再去除正面光刻胶，其中，所述漏电极金属接触94，制备材料为Ni、Mo、Al、Pt等金属；
子步骤S23：在700-950℃的温度范围，氮气或者氩气条件下对源电极金属接触93、漏电极金属接触94以及肖特基金属接触95进行退火处理，退火时间为1-10min，使得源电极金属接触93和漏电极金属接触94形成欧姆接触，同时肖特基金属接触95形成肖特基接触，其中，所述源电极金属接触93、漏电极金属接触94以及肖特基金属接触95，是由一次退火工艺形成。
步骤6，制作源区金属焊盘81。
在步骤6中，用电子束蒸发或溅射等薄膜沉积方法，在主沟槽80及其临近台面、内绝缘物质92上部淀积较厚金属Al层，光刻图形化，互连形成源区金属焊盘81，其中，所述源区金属焊盘81完全覆盖主沟槽80及其邻近台面和内绝缘物质92，并与源电极金属接触93和肖特基金属接触95电连通，并与栅电极接触91通过内绝缘物质92隔离，如图9所示。
在本发明的另一个示例性实施例中，提供了另一种集成SBD的SiC UMOSFET的制备方法，为本发明的第三实施例。
本发明第三实施例的步骤1至步骤3、步骤5至步骤6，与第二实施例的步骤1至步骤3、步骤5至步骤6均相同，第三实施例与第二实施例的区别在于步骤4中在有源区制作沟槽结构不同，这里不再赘述第三实施例的步骤1至步骤3、步骤5至步骤6。其中，第三实施例的步骤4在有源区制作沟槽结构，包括：
首先利用物理和化学气相沉积或其他薄膜沉积方法淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述阻挡层形成刻蚀掩膜层，利用刻蚀掩膜层，采用物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀SiC基片，刻蚀出主沟槽80’和80。其中，所述主沟槽80穿过p++型基区层61，主沟槽80’穿过p型沟道层60，主沟槽80和主沟槽80’具有同样的深度，并且，主沟槽80和主沟槽80’需穿过p++型基区层61和p型沟道层60底部并进入n型电流传输层40内，主沟槽80和主沟槽80’的槽底部对准p+型埋层50中央的正上部，主沟槽80和主沟槽80’底部距离p+型埋层50顶部为0.2-2μm。其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等气体组合，例如，采用SF6/O2/HBr的刻蚀气体，ICP功率为600-1000W，偏压功率为100-300W，温度为20℃。
进一步地，去除掩膜层，并制作多晶硅栅槽以及内绝缘物质，该操作与第二实施例中去除掩膜层，并制作多晶硅栅槽以及内绝缘物质的操作相同，这里不再赘述。最终形成如图10所示的另一种集成SBD的SiC UMOSFET器件结构示意图。
在本发明的另一个示例性实施例中，提供了另一种集成SBD的SiC UMOSFET的制备方法，为本发明的第四实施例。
本发明第四实施例的步骤1至步骤3、步骤5至步骤6，与第二实施例的步骤1至步骤3、步骤5至步骤6均相同，第四实施例与第二实施例的区别在于步骤4中在有源区制作沟槽结构不同，这里不再赘述第四实施例的步骤1至步骤3、步骤5至步骤6。其中，第四实施例的步骤4在有源区制作沟槽结构，包括：
首先利用物理和化学气相沉积或其他薄膜沉积方法淀积一定厚度的二氧化硅或多晶硅或金属介质形成阻挡层，光刻图形化，干法刻蚀所述阻挡层形成刻蚀掩膜层，利用刻蚀掩膜层，采用物理、化学等蚀刻手段，如反应离子刻蚀(RIE)或者是电感耦合等离子(ICP)等，干法刻蚀SiC基片，刻蚀出主沟槽80’和80。其中，所述主沟槽80穿过p++型基区层61，主沟槽80’穿过p型沟道层60，主沟槽80和主沟槽80’具有同样的深度，并且，主沟槽80和主沟槽80’需穿过p++型基区层61和p型沟道层60底部并进入n型电流传输层40内，主沟槽80和主沟槽80’的沟槽槽角对准p+型埋层50中央的正上部，主沟槽80和主沟槽80’底部距离p+型埋层50顶部为0.2-2μm。其中，刻蚀气体可以是SF6/O2、NF3/Ar、CF4、CHF3/O2、C4F8/O2等气体组合，例如，采用SF6/O2/HBr的刻蚀气体，ICP功率为600-1000W，偏压功率为100-300W，温度为20℃。
进一步地，去除掩膜层，并制作多晶硅栅槽以及内绝缘物质，该操作与第二实施例中去除掩膜层，并制作多晶硅栅槽以及内绝缘物质的操作相同，这里不再赘述。最终形成如图11所示的另一种集成SBD的SiC UMOSFET器件结构示意图。
以上所述具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种集成SBD的SiC UMOSFET，包括：
SiC n++型衬底(10)；
至少一个外延层，其外延生长在所述SiC n++型衬底(10)上，所述外延层包括n+缓冲层(20)，n-漂移层(30)以及n型电流传输层(40)；
p+型埋层(50)，其浮空于所述n型电流传输层(40)中；
有源区，其注入所述n型电流传输层(40)中和外延生长在所述n型电流传输层(40)上，所述有源区包括p型沟道层(60)、p++型基区层(61)、n++型源区导电层(70)、主沟槽(80)、主沟槽(80’)、源电极金属接触(93)、漏电极金属接触(94)、肖特基金属接触(95)以及源区金属焊盘(81)。
2.根据权利要求1所述的集成SBD的SiC UMOSFET的结构，其中：所述主沟槽(80)和主沟槽(80’)具有同样的深度，该主沟槽(80)穿过p++型基区层(61)并进入n型电流传输层(40)内，该主沟槽(80’)穿过p型沟道层(60)并进入n型电流传输层(40)内，该主沟槽(80)底部和该主沟槽(80’)底部距离所述p+型埋层(50)顶部0.2-2μm。
3.根据权利要求1所述的集成SBD的SiC UMOSFET的结构，其中，所述主沟槽(80)、主沟槽(80’)与p+型埋层(50)之间的位置关系为：
所述主沟槽(80)和主沟槽(80’)的槽底部对准相邻p+型埋层(50)之间n型电流传输层的正上部；或者
所述主沟槽(80)和主沟槽(80’)的槽底部位于p+型埋层(50)中央的正上部；或者
所述主沟槽(80)和主沟槽(80’)的沟槽槽角位于p+型埋层(50)中央的正上部。
4.根据权利要求1所述的集成SBD的SiC UMOSFET的结构，其中：所述源电极金属接触(93)设置于所述n++型源区导电层(70)和所述p++型基区层(61)的表面，所述漏电极金属接触(94)设置于所述SiC n++型衬底(10)的背面，所述肖特基金属接触(95)设置于所述主沟槽(80)底部的n型电流传输层(40)的表面。
5.根据权利要求1所述的集成SBD的SiC UMOSFET的结构，其中：所述源区金属焊盘(81)完全覆盖所述主沟槽(80)、所述主沟槽(80)临近台面及内绝缘物质(92)，并与所述源电极金属接触(93)和所述肖特基金属接触(95)电连通，并通过内绝缘物质(92)与栅电极接触(91)隔离。
6.一种集成SBD的SiC UMOSFET的制备方法，包括：
步骤1：在SiC n++型衬底(10)自下而上依次外延生长n+缓冲层(20)、n-漂移层(30)和n型电流传输层(40)；
步骤2：在所述n型电流传输层(40)中制作p+型埋层(50)；
步骤3：依次通过注入或外延形成p型沟道层(60)、p++型基区层(61)和n++型源区导电层(70)；
步骤4：制作沟槽结构和多晶硅栅槽；
步骤5：制作源电极金属接触(93)、漏电极金属接触(94)和肖特基金属接触(95)；
步骤6：制作源区金属焊盘(81)。
7.根据权利要求6所述的制备方法，在步骤4中，制作沟槽结构和多晶硅栅槽，使得所述主沟槽(80)和主沟槽(80’)穿过所述p++型基区层(61)和所述p型沟道层(60)底部并进入所述n型电流传输层(40)内，所述主沟槽(80)和主沟槽(80’)的槽底部对准相邻p+型埋层(50)之间n型电流传输层的正上部，所述主沟槽(80)和主沟槽(80’)的底部距离p+型埋层顶部0.2-2μm。
8.根据权利要求6所述的制备方法，在步骤4中，制作沟槽结构和多晶硅栅槽，使得所述主沟槽(80)和主沟槽(80’)穿过所述p++型基区层(61)和所述p型沟道层(60)底部并进入所述n型电流传输层(40)内，所述主沟槽(80)和主沟槽(80’)的槽底部位于所述p+型埋层(50)中央的正上部，所述主沟槽(80)和主沟槽(80’)的底部距离p+型埋层顶部0.2-2μm。
9.根据权利要求6所述的制备方法，在步骤4中，制作沟槽结构和多晶硅栅槽，使得所述主沟槽(80)和主沟槽(80’)穿过所述p++型基区层(61)和所述p型沟道层(60)底部并进入所述n型电流传输层(40)内，所述主沟槽(80)和主沟槽(80’)的沟槽槽角位于所述p+型埋层(50)中央的正上部，所述主沟槽(80)和主沟槽(80’)的底部距离p+型埋层顶部0.2-2μm。
10.根据权利要求6所述的制备方法，其中：所述源电极金属接触(93)、所述漏电极金属接触(94)和所述肖特基金属接触(95)为同一种金属，所述源电极金属接触(93)和所述漏电极金属接触(94)为欧姆接触，所述肖特基金属接触(95)为肖特基接触。
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