CN109461767A - 一种超结结构及其制作方法 - Google Patents
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Abstract
本发明涉及一种超结结构及其制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；在所述第一外延层上表面形成沟槽掩膜层；对所述第一外延层进行第一刻蚀形成至少一个沟槽；在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。上述方法形成的所述超结结构可靠性高，电荷分布均匀。
Description
技术领域
本发明涉及半导体技术领域，具体的说是一种超结结构及其制作方法。
背景技术
在半导体器件中，能够通过减小器件的导通电阻来减小功率损耗。而由于击穿电压与导通电阻成反比关系，所以当导通电阻减小时，会产生对击穿电压不利的影响。为了解决这一问题，引入了超结结构，其包括位于器件有源区一下的交替的P型区和N型区。超结结构中交替的P型区和N型区理想的处于电荷平衡状态，从而这些区在反向电压条件下相互耗尽，能够更好的耐击穿。
现有的超结结构通常采用沟槽刻蚀技术，以当前的刻蚀技术来说，由于沟槽是通常采用一次刻蚀形成，对于超过30um的沟槽，刻蚀时间通常要超过2个小时，过长的刻蚀时间会导致沟槽侧壁残留的聚合物难以去除，整个沟槽侧壁的形貌陡直性较差，悬挂键较多，外延后缺陷增多，器件可靠性失效等问题。若采用分步刻蚀，由于第二次刻蚀时，沟槽侧壁残留有第一次刻蚀后的聚合物，因此两次刻蚀的横向钻蚀宽度是不同的，造成沟槽侧壁的陡直度非常差。
发明内容
本发明实施例提供了一种超结结构及其制作方法，所述超结结构可靠性高，电荷分布均匀。
第一方面，本发明实施例提供了一种超结结构的制作方法，所述方法包括：提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；在所述第一外延层上表面形成沟槽掩膜层；对所述第一外延层进行第一刻蚀形成至少一个沟槽；在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。
第二方面，本发明实施例提供了一种超结，包括：第一导电类型的衬底；形成在所述衬底上的第一导电类型的第一外延层；形成在所述第一外延层的至少一个沟槽；填充于所述每个沟槽内的多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。
可以理解，本发明通过在刻蚀沟槽前引入多晶牺牲层的方式，既可以保护沟槽侧壁，又可以将深槽刻蚀分为多次，解决了聚合物难以去除的难题。同时，在沟槽内填充所述第二外延层时，采用不同浓度的第二外延层分布，解决所述沟槽形貌带来的电荷不平衡的问题，提升了器件整体性能及可靠性。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
构成本发明的一部分附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明书用于解释本发明，并不构成对不让你发明的不当限定。
图1是本发明实施例提出的制作超结结构的方法的流程示意图；
图2是本发明实施例提出的超结结构的剖面结构示意图；
图3至图10是本发明实施例提出的制作超结结构的方法各步骤对应的剖面结构示意图；
附图标记说明：1、衬底；2、第一外延层；3、沟槽掩膜层；4、沟槽；5、多晶硅；6、多晶硅层；7、第二外延层。
具体实施方式
为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“A直接在B上面”或“A在B上面并与之邻接”的表述方法。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
为方便后面的描述，特在此说明：根据半导体中多数载流子半导体的类型。如果第一导电类型的多数载流子为空穴，则第一导电类型为P型，则重掺杂的第一导电类型为P+型，轻掺杂的第一导电类型为P-型；如果第一导电类型的多数载流子为电子，则第一导电类型为N型，重掺杂的第一导电类型为N+型，轻掺杂的第一导电类型为N-型。在接下来的实施例中，均以所述第一导电类型为P型及所述第二导电类型为N型为例进行描述，但并不对此进行限定。
请参阅图1及图2，图1是本发明实施例提出的制作超结结构的方法的流程示意图，图2是本发明实施例提出的超结结构的剖面结构示意图；本发明提供一种超结结构的制作方法，包括：
步骤S01：提供第一导电类型的衬底1，在所述衬底1上形成第一导电类型的第一外延层2；
步骤S02：在所述第一外延层2上表面形成沟槽掩膜层3；
步骤S03：对所述第一外延层2进行第一刻蚀形成至少一个沟槽；
步骤S04：在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行至少一次对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；
步骤S05：在所述沟槽内填充多个第二导电类型的第二外延层7，所述多个第二外延层7自所述沟槽底部至顶部依次叠加，且多个第二外延层7的浓度自所述沟槽底部至顶部依次降低。
可以理解，本发明通过在刻蚀沟槽前引入多晶牺牲层的方式，既可以保护沟槽侧壁，又可以将深槽刻蚀分为多次，解决了聚合物难以去除的难题。同时，在沟槽内填充所述第二外延层7时，采用不同浓度的第二外延层7分布，解决所述沟槽形貌带来的电荷不平衡的问题，提升了器件整体性能及可靠性。
下面参照附图，对上述形成所述晶体管的方法加以详细阐述。
为方便后面的描述，特在此说明：本发明技术方案涉及半导体器件的设计和制造，半导体是指一种导电性可受控制，导电范围可从绝缘体至导体之间变化的材料，常见的半导体材料有硅、锗、砷化镓等，而硅是各种半导体材料中最具有影响力、应用最为广泛的一种。半导体分为本征半导体、P型半导体和N型半导体，不含杂质且无晶格缺陷的半导体称为本征半导体，在纯净的硅晶体中掺入三价元素(如硼、铟、镓等)，使之取代晶格中硅原子的位子，就形成P型半导体，在纯净的硅晶体中掺入五价元素(如磷、砷等)，使之取代晶格中硅原子的位置，就形成了N型半导体，P型半导体和N型半导体的导电类型不同，在本发明的实施例中，如果没有特别说明，每种导电类型的优选掺杂离子都是可以换为具有相同导电类型的离子。
请参照附图3，执行步骤S01：提供第一导电类型的衬底1，在所述衬底1形成第一导电类型的第一外延层2；具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为磷离子。
所述第一外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述第一外延层2通过工艺较为简单的同质外延形成，即所述第一外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述第一外延层2的材料也为硅。所述第一外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为N型掺杂，所述第一外延层2为N型掺杂，在其他实施方式中，若所述衬底1为P型掺杂，所述第一外延层2为P型掺杂。在本实施方式中，所述第一外延层2的掺杂离子具体为磷离子，在其他实施方式中，所述第一外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
请参照附图4，执行步骤S02：在所述第一外延层2上表面形成有沟槽掩膜层3，进一步的，在所述第一外延层2上表面形成沟槽掩膜层3具体包括：在所述第一外延层2上表面淀积一层介质层，所述介质层可以是氮化硅、氧化硅、氧化铝等中的一种或任意多种的结合；然后对所述氮化硅层进行刻蚀，去除所述沟槽形成区域上方的所述介质层，形成所述沟槽掩膜层3。更具体的，在所述第一外延层2上表面形成介质层可以通过传统工艺形成，例如，当所述第一外延层2的材质为二氧化硅时，可以对所述第一外延层2的表面进行氧化，形成二氧化硅层作为介质层，然后对所述介质层进行光刻、刻蚀处理，以在所述介质层上形成用于刻蚀沟槽的刻蚀开口，进而形成所述沟槽掩膜层3。当所述第一外延层2的材质为氮化硅时，可以采用化学汽相淀积方法(或称气相外延生长法)形成所述介质层，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将氧化氮材质喷射于所述第一外延层2之上，均匀性，重复性好，且台阶覆盖性优良。当然，所述介质层的形成方法还有多种，在此不再一一列举。所述沟槽掩膜层3的材质为氮化硅、氧化硅、氧化铝等中一种或任意多种的结合。在本实施例中，所述沟槽掩膜层3的材质优选为二氧化硅，在硅片表面覆盖一层二氧化硅薄膜，二氧化硅薄膜除了可以作为刻蚀阻挡层外，一方面还可以避免硅表面被划伤以及各制造工序带来的杂质沾污，起保护作用；另一方面二氧化硅薄膜是表面的PN结与外面气氛隔绝，从而减弱了环境气氛对硅片表面性质的影响，提高了半导体器件的稳定性和可靠性，起到了钝化的作用。
请参照附图5，执行步骤S03：对所述第一外延层2进行第一刻蚀形成至少一个沟槽4；在本实施方式中，所述沟槽4的数量为多个，优选的，为了使电荷分布均匀及提高器件的稳定性，多个所述沟槽4在所述外延层表面间隔等距排列。刻蚀所述沟槽4的方法可以是湿法刻蚀或干法刻蚀，在本实施方式中，具体为干法刻蚀，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高的优点。在本实施方式中，通过所述第一刻蚀所形成的沟槽4的深度在5-8um之间。
请参照附图6、附图7及附图8，执行步骤S04：在所述沟槽4侧壁及所述沟槽掩膜层3侧壁形成多晶硅层6，进行至少一次对所述沟槽4的第二刻蚀，当去除所述多晶硅层6时停止所述第二刻蚀；需要说明的是，所述一次刻蚀与所述二次刻蚀仅仅是起到区分作用，所述第一刻蚀与所述第二刻蚀的工艺流程可以不同也可以相同，在此不应引起歧义。在本实施方式中，所述第二刻蚀的刻蚀时间及刻蚀流程与所述第一刻蚀相同，所述第二刻蚀的刻蚀深度在5-8um之间，所述沟槽4的深度为所述第一刻蚀与所述第二刻蚀的刻蚀深度之和。进一步的，在所述沟槽4侧壁及所述沟槽掩膜层3侧壁形成多晶硅层6具体包括：在所述沟槽4侧壁、底部及所述沟槽掩膜层3表面淀积多晶硅5；完成对所述多晶硅5的回刻，去除所述沟槽4底部及所述沟槽掩膜层3上表面的多晶硅5，所保留所述沟槽4及所述沟槽掩膜层3侧壁的多晶硅5为所述多晶硅层6。在本实施方式中，所述多晶硅层6的刻蚀方式为干法刻蚀，所述干法刻蚀主要分为物理性刻蚀、化学性刻蚀、物理化学性刻蚀。在本实施方式中，优选为物理化学性刻蚀。具体的，物理性刻蚀又称为溅射刻蚀。很明显，该溅射刻蚀靠能量的轰击打出原子的过程和溅射非常相像，这种极端的刻蚀方法方向性很强，可以做到各向异性刻蚀，但不能进行选择性刻蚀。化学性刻蚀利用等离子体中的化学活性原子团与被刻蚀材料发生化学反应，从而实现刻蚀目的。由于刻蚀的核心还是化学反应(只是不涉及溶液的气体状态)，因此刻蚀的效果和湿法刻蚀有些相近，具有较好的选择性，但各向异性较差。物理化学性刻蚀技术主要有反应离子刻蚀和高密度等离子体刻蚀。这些工艺通过活性离子对衬底1的物理轰击和化学反应双重作用刻蚀，同时兼有各向异性和选择性好的优点。可以理解，由于做第二刻蚀时所述沟槽4侧壁有所述多晶硅层6的保护，因此做第二刻蚀时，不会对经过所述第一刻蚀后的沟槽4侧壁造成损伤以及过长的刻蚀时间导致所述沟槽4侧壁残留的聚合物难以去除的问题。同时，在进行所述第二刻蚀时，可以将横向的钻蚀宽度转移给多晶硅层6，在所述第二刻蚀完成后，刚好将多晶硅层6刻蚀掉，此时停止所述第二刻蚀，这样可以保证所述沟槽4侧壁的陡直度，提供所述沟槽4的形貌，进而增加器件可靠性。
进一步的，请参见附图9，在执行步骤S04之后，所述方法还包括：重复步骤S04，直到所述沟槽4的深度达到所要求的深度。具体的，在进行第一次所述第二刻蚀后，若所述沟槽4未能达到想要的深度，可以在所述沟槽4内再次淀积一层所述多晶硅5，然后做所述多晶硅5的回刻蚀，去除所述沟槽4底部及所述沟槽掩膜层3上表面的多晶硅5，以在所述沟槽4的侧壁形成多晶硅层6，然后再进行第二次所述第二刻蚀，如此反复，直到所述沟槽4到达想要的深度。可以理解，本发明通过将沟槽4刻蚀分为多步进行，降低每一次的刻蚀时间，同时通过所述多晶硅层6避免了对所述沟槽4进行刻蚀时对前一次刻蚀侧壁的影响。
进一步的，在所述沟槽4的深度达到所要求的深度之后，所述方法还包括：去除所述沟槽掩膜层3，采用热氧化工艺在所述沟槽4的底部表面和侧面以及所述沟槽4外的所述第一外延层2表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层。具体的，所述热氧化工艺的氧化温度通常为950-1050℃之间，时间通常在40-60s之间。首先在所述沟槽4内生长牺牲氧化层(图未示)；然后去除所述牺牲氧化层。通常牺牲氧化层的去除方法为湿法刻蚀法，湿法刻蚀法是通过化学刻蚀液和被刻蚀物质之间的化学反应将被刻蚀物质剥离下来的刻蚀方法，大多数湿法刻蚀是不容易控制的各向同性刻蚀，其具有适应性强，表面均匀性好、对硅片损伤少等优点。对所述牺牲氧化层进行处理的目的是消除所述沟槽4内部的刻蚀损伤，使所述沟槽4的表面平坦光滑，维持良好的沟槽4表面状态，进而有效提升后续器件的质量和可靠性。
请继续参照附图10，执行步骤S05：在所述沟槽4内填充多个第二导电类型的第二外延层7，所述多个第二外延层7自所述沟槽4底部至顶部依次叠加，且多个第二外延层7的浓度自所述沟槽4底部至顶部依次降低。在本实施方式中，所述第二外延层7的掺杂类型与所述第一外延层2及所述衬底1相反。具体的，所述第一外延层2及所述衬底1的掺杂类型为N型，则所述第二外延层7的掺杂类型为P型，在其他实施方式中，当所述第一外延层2及所述衬底1的掺杂类型为P型时，所述第二外延层7的掺杂类型为N型。形成多个堆积的第二外延层7的方法可以为外延生长法，具体可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，化学汽相淀积方法是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述沟槽4的底部或者已形成的所述第二外延层7之上，均匀性，重复性好，且台阶覆盖性优良，通过进行多次化学汽相淀积工艺可以使多个所述第二外延层7填满于所述沟槽4内。所述多个第二外延层7自所述沟槽4底部至顶部依次叠加，即多个所述第二外延层7上下依次层层叠加，且位于最底层的所述第二外延层7依次向上到最顶层的第二外延层7的掺杂浓度逐渐降低，其具体的浓度根据器件的要求来定，在本实施方式中，所述第二外延层7的数量为3。可以理解，本发明通过外延的方式形成多个所述第二外延层7，进而解决了实际应用中，由于沟槽4形貌(具有一定的倾斜角度)造成从上到下电荷分布不均匀，从而导致器件击穿电压降低，抗冲击能力差等问题。在本发明的一些实施方式中，所述第二外延层7的数量等于所述第一刻蚀及所述第二刻蚀的次数之和，即对沟槽进行刻蚀(包括第一刻蚀及第二刻蚀)的次数之和与所述第二外延层7的数量相等。
可以理解，本发明通过在刻蚀沟槽4前引入多晶牺牲层的方式，既可以保护沟槽4侧壁，又可以将沟槽4刻蚀分为多次，解决了聚合物难以去除的难题。同时，在沟槽4内填充所述第二外延层7时，采用不同浓度的第二外延层7分布，解决所述沟槽4形貌带来的电荷不平衡的问题，提升了器件整体性能及可靠性。
请再次参照附图2，本发明实施例提供了一种超结结构，所述超结结构可以采用上述的制作方法形成，也可以采用其他的制作方法形成。所述超结结构包括：第一导电类型的衬底1；形成在所述衬底1上的第一导电类型的第一外延层2；形成在所述第一外延层2的至少一个沟槽4；填充于所述每个沟槽4内的多个第二导电类型的第二外延层7，所述多个第二外延层7自所述沟槽4底部至顶部依次叠加，且多个第二外延层7的浓度自所述沟槽4底部至顶部依次降低。
可以理解，本发明在沟槽4内填充所述第二外延层7时，采用不同浓度的第二外延层7分布，解决所述沟槽4形貌带来的电荷不平衡的问题，提升了器件整体性能及可靠性。
进一步的，具体的，所述衬底1作为所述器件的载体，主要起到支撑的作用。一般情况下，所述衬底1的材质可以有硅衬底、碳化硅衬底、氮化硅衬底等，在本实施方式中，所述衬底1为硅衬底，硅为最常见、低廉且性能稳定的半导体材料。在本发明的一些实施方式中，所述衬底1为N型轻掺杂衬底，其掺杂浓度在5E11-8E13/cm3之间，其掺杂离子具体为磷离子。
所述第一外延层2的厚度与浓度与器件的耐压密切相关，其厚度在5-10um之间。优选的，所述第一外延层2通过工艺较为简单的同质外延形成，即所述第一外延层2的材料与所述衬底1的材料相同，当衬底1的材料为硅时，所述第一外延层2的材料也为硅。所述第一外延层2的掺杂类型与所述衬底1的掺杂类型相同，在本实施方式中，所述衬底1为N型掺杂，所述第一外延层2为N型掺杂，在其他实施方式中，若所述衬底1为P型掺杂，所述第一外延层2为P型掺杂。在本实施方式中，所述第一外延层2的掺杂离子具体为磷离子，在其他实施方式中，所述外延层2的掺杂离子还可为砷或锑等其他五价离子。更具体的，所述外延生长法可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述衬底1之上，均匀性，重复性好，且台阶覆盖性优良，同时化学汽相淀积方法可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。
进一步的，在本实施方式中，所述沟槽4的数量为多个，优选的，为了使电荷分布均匀及提高器件的稳定性，多个所述沟槽4在所述外延层表面间隔排列。刻蚀所述沟槽4的方法可以是湿法刻蚀或干法刻蚀，在本实施方式中，具体为干法刻蚀，所述干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高的优点。
进一步的，在本实施方式中，所述第二外延层7的掺杂类型与所述第一外延层2及所述衬底1相反。具体的，所述第一外延层2及所述衬底1的掺杂类型为N型，则所述第二外延层7的掺杂类型为P型，在其他实施方式中，当所述第一外延层2及所述衬底1的掺杂类型为P型时，所述第二外延层7的掺杂类型为N型。形成多个堆积的第二外延层7的方法可以为外延生长法，具体可以为气相外延生长法、液相外延生长法、真空蒸发生长法、高频溅射生长法、分子束外延生长法等，优选为化学汽相淀积方法(或称气相外延生长法)，化学汽相淀积方法是一种用气态反应原料在固态基体表面反应并淀积成固体薄层或薄膜的工艺，化学汽相淀积方法是一种比较成熟的晶体管的外延生长法，该方法将硅与掺杂元素喷射于所述沟槽4的底部或者已形成的所述第二外延层7之上，均匀性，重复性好，且台阶覆盖性优良，通过进行多次化学汽相淀积工艺可以使多个所述第二外延层7填满于所述沟槽4内。所述多个第二外延层7自所述沟槽4底部至顶部依次叠加，即多个所述第二外延层7上下依次层层叠加，且位于最底层的所述第二外延层7依次向上到最顶层的第二外延层7的掺杂浓度逐渐降低，其具体的浓度根据器件的要求来定。在本实施方式中，所述第二外延层7的数量为3。可以理解，本发明通过外延的方式形成多个所述第二外延层7，进而解决了实际应用中，由于沟槽4形貌(具有一定的倾斜角度)造成从上到下电荷分布不均匀，从而导致器件击穿电压降低，抗冲击能力差等问题。在本发明的一些实施方式中，所述第二外延层7的数量等于所述第一刻蚀及所述第二刻蚀的次数之和，即沟槽刻蚀(包括第一刻蚀及第二刻蚀)的次数与所述第二外延层7的数量相等。
进一步的，尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种超结结构的制作方法，其特征在于，所述方法包括：
提供第一导电类型的衬底，在所述衬底上形成第一导电类型的第一外延层；
在所述第一外延层上表面形成沟槽掩膜层；
对所述第一外延层进行第一刻蚀形成至少一个沟槽；
在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；
在所述沟槽内填充多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。
2.权利要求1所述的超结结构的制作方法，其特征在于，所述方法还包括，重复步骤：在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层，进行对所述沟槽的第二刻蚀，当去除所述多晶硅层时停止所述第二刻蚀；直到所述沟槽的深度达到所要求的深度。
3.权利要求2所述的超结结构的制作方法，其特征在于，在所述沟槽的深度达到所要求的深度之后，所述方法还包括：去除所述沟槽掩膜层，采用热氧化工艺在所述沟槽的底部表面和侧面以及所述沟槽外的所述第一外延层表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层。
4.权利要求2所述的超结结构的制作方法，其特征在于，所述热氧化工艺的氧化温度通常为950-1050℃之间，时间通常在40-60s之间。
5.权利要求1所述的超结结构的制作方法，其特征在于，在所述第一外延层上表面形成沟槽掩膜层具体包括：
在所述第一外延层上表面淀积氮化硅层；
对所述氮化硅层进行刻蚀，去除所述沟槽形成区域上方的所述氮化硅层，形成所述沟槽掩膜层。
6.权利要求2所述的超结结构的制作方法，其特征在于，所述第二外延层的数量等于所述第一刻蚀及所述第二刻蚀的次数之和。
7.权利要求1所述的超结结构的制作方法，其特征在于，在所述沟槽侧壁及所述沟槽掩膜层侧壁形成多晶硅层具体包括：
在所述沟槽侧壁、底部及所述沟槽掩膜层表面淀积多晶硅；
完成对所述多晶硅的回刻，去除所述沟槽底部及所述沟槽掩膜层上表面的多晶硅，所保留所述沟槽及所述沟槽掩膜层侧壁的多晶硅为所述多晶硅层。
8.权利要求1所述的超结结构的制作方法，其特征在于，所述沟槽掩膜层的材质为氮化硅、氧化硅、氧化铝中一种或任意多种的结合。
9.一种超结结构，其特征在于，包括：
第一导电类型的衬底；
形成在所述衬底上的第一导电类型的第一外延层；
形成在所述第一外延层的至少一个沟槽；
填充于所述每个沟槽内的多个第二导电类型的第二外延层，所述多个第二外延层自所述沟槽底部至顶部依次叠加，且多个第二外延层的浓度自所述沟槽底部至顶部依次降低。
10.如权利要求9所述的超结结构，其特征在于，所述第二外延层的数量为3。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111129117A (zh) * | 2019-12-27 | 2020-05-08 | 上海华虹宏力半导体制造有限公司 | 超级结的制造方法 |
| CN111785625A (zh) * | 2020-06-30 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | 超级结器件的工艺方法 |
| CN114649406A (zh) * | 2022-05-18 | 2022-06-21 | 浙江大学 | 多级超级结结构及其自对准制备方法 |
Citations (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359537B2 (zh) * | 1981-03-25 | 1988-11-21 | ||
| CN1065552A (zh) * | 1992-05-11 | 1992-10-21 | 北京大学 | 硅的深槽刻蚀技术 |
| FR2676307B1 (fr) * | 1991-05-06 | 1997-12-26 | Telefunken Electronic Gmbh | Procede pour fabriquer des composants a semi-conducteurs scelles par vitrification. |
| KR20000027458A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 폴리실리콘 에치-백 방법 |
| CN101140896A (zh) * | 2006-09-08 | 2008-03-12 | 上海华虹Nec电子有限公司 | 制作半导体浅槽和深槽的方法 |
| CN101533772A (zh) * | 2008-03-12 | 2009-09-16 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种刻蚀钨栅的工艺方法 |
| CN101540338A (zh) * | 2009-04-29 | 2009-09-23 | 西安理工大学 | 一种沟槽平面栅mosfet器件及其制造方法 |
| CN101764155A (zh) * | 2009-11-18 | 2010-06-30 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
| CN103137452A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 控制替代栅极结构高度的方法 |
| CN103545220A (zh) * | 2013-10-30 | 2014-01-29 | 电子科技大学 | 一种横向功率器件漂移区的制造方法 |
| CN103718297A (zh) * | 2011-08-02 | 2014-04-09 | 罗伯特·博世有限公司 | 超结肖特基pin二极管 |
| CN103730404A (zh) * | 2013-12-31 | 2014-04-16 | 上海集成电路研发中心有限公司 | 浅沟槽隔离的制造方法 |
| CN103839975A (zh) * | 2012-11-26 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 低深度连接沟槽及制造方法 |
| CN104284997A (zh) * | 2012-03-09 | 2015-01-14 | 气体产品与化学公司 | 在薄膜晶体管器件上制备含硅膜的方法 |
| WO2015010618A1 (zh) * | 2013-07-23 | 2015-01-29 | 无锡华润上华半导体有限公司 | 注入增强型绝缘栅双极型晶体管的制造方法 |
| CN105118852A (zh) * | 2015-07-22 | 2015-12-02 | 深圳尚阳通科技有限公司 | 超结结构、超结mosfet及其制造方法 |
| CN105336607A (zh) * | 2014-05-26 | 2016-02-17 | 北大方正集团有限公司 | 一种功率器件的沟槽的制作方法 |
| CN105336602A (zh) * | 2014-07-15 | 2016-02-17 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 控制多晶硅刻蚀侧壁角度的方法 |
| CN105576042A (zh) * | 2016-02-23 | 2016-05-11 | 安丘众一电子有限公司 | 一种硅基玻璃钝化双向触发管芯片制造工艺 |
| CN105679770A (zh) * | 2016-01-28 | 2016-06-15 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法 |
| CN105702710A (zh) * | 2016-01-29 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | 深沟槽型超级结器件的制造方法 |
| CN107359120A (zh) * | 2016-05-10 | 2017-11-17 | 北大方正集团有限公司 | 超结功率器件的制备方法及超结功率器件 |
| WO2018040865A1 (zh) * | 2016-08-31 | 2018-03-08 | 无锡华润上华科技有限公司 | Vdmos器件及其制造方法 |
| CN107910374A (zh) * | 2017-12-13 | 2018-04-13 | 深圳市晶特智造科技有限公司 | 超结器件及其制造方法 |
| CN107994076A (zh) * | 2016-10-26 | 2018-05-04 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件的制造方法 |
| CN108133963A (zh) * | 2017-12-21 | 2018-06-08 | 深圳市晶特智造科技有限公司 | 场效应管及其制作方法 |
-
2018
- 2018-10-25 CN CN201811247752.2A patent/CN109461767B/zh active Active
Patent Citations (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6359537B2 (zh) * | 1981-03-25 | 1988-11-21 | ||
| FR2676307B1 (fr) * | 1991-05-06 | 1997-12-26 | Telefunken Electronic Gmbh | Procede pour fabriquer des composants a semi-conducteurs scelles par vitrification. |
| CN1065552A (zh) * | 1992-05-11 | 1992-10-21 | 北京大学 | 硅的深槽刻蚀技术 |
| KR20000027458A (ko) * | 1998-10-28 | 2000-05-15 | 김영환 | 폴리실리콘 에치-백 방법 |
| CN101140896A (zh) * | 2006-09-08 | 2008-03-12 | 上海华虹Nec电子有限公司 | 制作半导体浅槽和深槽的方法 |
| CN101533772A (zh) * | 2008-03-12 | 2009-09-16 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种刻蚀钨栅的工艺方法 |
| CN101540338A (zh) * | 2009-04-29 | 2009-09-23 | 西安理工大学 | 一种沟槽平面栅mosfet器件及其制造方法 |
| CN101764155A (zh) * | 2009-11-18 | 2010-06-30 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
| CN103718297A (zh) * | 2011-08-02 | 2014-04-09 | 罗伯特·博世有限公司 | 超结肖特基pin二极管 |
| CN103137452A (zh) * | 2011-11-25 | 2013-06-05 | 中芯国际集成电路制造(上海)有限公司 | 控制替代栅极结构高度的方法 |
| CN104284997A (zh) * | 2012-03-09 | 2015-01-14 | 气体产品与化学公司 | 在薄膜晶体管器件上制备含硅膜的方法 |
| CN103839975A (zh) * | 2012-11-26 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 低深度连接沟槽及制造方法 |
| WO2015010618A1 (zh) * | 2013-07-23 | 2015-01-29 | 无锡华润上华半导体有限公司 | 注入增强型绝缘栅双极型晶体管的制造方法 |
| CN103545220A (zh) * | 2013-10-30 | 2014-01-29 | 电子科技大学 | 一种横向功率器件漂移区的制造方法 |
| CN103730404A (zh) * | 2013-12-31 | 2014-04-16 | 上海集成电路研发中心有限公司 | 浅沟槽隔离的制造方法 |
| CN105336607A (zh) * | 2014-05-26 | 2016-02-17 | 北大方正集团有限公司 | 一种功率器件的沟槽的制作方法 |
| CN105336602A (zh) * | 2014-07-15 | 2016-02-17 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 控制多晶硅刻蚀侧壁角度的方法 |
| CN105118852A (zh) * | 2015-07-22 | 2015-12-02 | 深圳尚阳通科技有限公司 | 超结结构、超结mosfet及其制造方法 |
| CN105679770A (zh) * | 2016-01-28 | 2016-06-15 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法 |
| CN105702710A (zh) * | 2016-01-29 | 2016-06-22 | 上海华虹宏力半导体制造有限公司 | 深沟槽型超级结器件的制造方法 |
| CN105576042A (zh) * | 2016-02-23 | 2016-05-11 | 安丘众一电子有限公司 | 一种硅基玻璃钝化双向触发管芯片制造工艺 |
| CN107359120A (zh) * | 2016-05-10 | 2017-11-17 | 北大方正集团有限公司 | 超结功率器件的制备方法及超结功率器件 |
| WO2018040865A1 (zh) * | 2016-08-31 | 2018-03-08 | 无锡华润上华科技有限公司 | Vdmos器件及其制造方法 |
| CN107994076A (zh) * | 2016-10-26 | 2018-05-04 | 深圳尚阳通科技有限公司 | 沟槽栅超结器件的制造方法 |
| CN107910374A (zh) * | 2017-12-13 | 2018-04-13 | 深圳市晶特智造科技有限公司 | 超结器件及其制造方法 |
| CN108133963A (zh) * | 2017-12-21 | 2018-06-08 | 深圳市晶特智造科技有限公司 | 场效应管及其制作方法 |
Non-Patent Citations (4)
| Title |
|---|
| SHUMILOV, AS; AMIROV, II; LUKICHEV, VF.: "Modeling of the high aspect groove etching in Si in a Cl-2/Ar mixture plasma", 《RUSSIAN MICROELECTRONICS》 * |
| 吕亚冰: "深沟槽超级结器件的干刻工艺研究", 《集成电路应用》 * |
| 李志栓；汤光洪；於广军；等.: "沟槽肖特基器件Si深槽刻蚀工艺", 《半导体制造技术》 * |
| 邱志述: "深PN结芯片的深沟槽腐蚀研究", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111129117A (zh) * | 2019-12-27 | 2020-05-08 | 上海华虹宏力半导体制造有限公司 | 超级结的制造方法 |
| CN111785625A (zh) * | 2020-06-30 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | 超级结器件的工艺方法 |
| CN114649406A (zh) * | 2022-05-18 | 2022-06-21 | 浙江大学 | 多级超级结结构及其自对准制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109461767B (zh) | 2022-03-29 |
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