CN104347346B - 不同结构的深沟槽平坦化方法 - Google Patents

不同结构的深沟槽平坦化方法 Download PDF

Info

Publication number
CN104347346B
CN104347346B CN201310338016.9A CN201310338016A CN104347346B CN 104347346 B CN104347346 B CN 104347346B CN 201310338016 A CN201310338016 A CN 201310338016A CN 104347346 B CN104347346 B CN 104347346B
Authority
CN
China
Prior art keywords
silicon
barrier layer
layer
deep trench
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310338016.9A
Other languages
English (en)
Other versions
CN104347346A (zh
Inventor
钱志刚
刘继全
唐锦来
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201310338016.9A priority Critical patent/CN104347346B/zh
Publication of CN104347346A publication Critical patent/CN104347346A/zh
Application granted granted Critical
Publication of CN104347346B publication Critical patent/CN104347346B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers

Abstract

本发明公开了一种不同结构的深沟槽平坦化方法，包括：1）在硅衬底上，淀积一层阻挡层；2）在阻挡层上淀积光刻胶，显影后，刻蚀阻挡层，露出后续流程需要刻蚀沟槽的硅衬底；3）在硅衬底上，刻蚀具有不同宽度和深度的深沟槽的图形；4）利用选择性外延生长，进行硅的深沟槽填充；5）在硅片上淀积一层多晶硅埋层，覆盖整个硅片表面；6）将位于阻挡层上方的多晶硅去除。本发明具有以下势：1）可有效保护阻挡层，增加工艺窗口；2）可利用多晶硅至阻挡层的膜层转换，利用终点检测方式更精确的控制工艺；3）表面形貌均匀，可以避免缺陷产生，提高良率。

Description

不同结构的深沟槽平坦化方法
技术领域
本发明涉及一种半导体集成电路中的沟槽平坦化方法，特别是涉及一种不同结构的深沟槽平坦化方法。
背景技术
在现今的半导体技术中，深沟槽结构应用较为广泛。如作为隔绝结构以隔绝不同操作电压的电子器件，及应用于超级结结构半导体器件中作为P-N结通过耗尽态的电荷平衡达到高击穿电压性能等。对于后者超级结金属氧化物半导体场效应晶体管（超级结MOS晶体管），在制造过程中刻蚀和填充深沟槽的方法，是在n+型硅衬底上生长一层n-型外延层（单晶硅），然后在该外延层上刻蚀深沟槽，然后再用p型单晶硅选择性填充该深沟槽，最后用化学机械研磨（CMP）工艺进行表面平坦化。此时该深沟槽结构作为p型半导体柱，该深沟槽结构的两侧作为n型半导体柱，即得到了纵向交替排列的p型和n型半导体柱。该方法中将n型硅与p型硅交换，效果不变。
上述方法中，深沟槽是使用选择性外延填充，即在深沟槽中可以生长出P型掺杂的单晶硅外延，而在以氮化硅或氧化硅组成的硬掩膜层上几乎不生长多晶硅，只在靠近深沟槽的那一小部分掩膜层上会长出混合晶体，此时大部分硬掩膜层裸露在硅片表面以作为后续化学机械研磨的阻挡层。
对于某些具有不同宽度以及拐角结构的深沟槽，在选择性外延之后（如图1所示），对于不同宽度的深沟槽结构位于掩膜层上方的多晶硅厚度会有较大差异，这样对后续的化学机械研磨工艺造成较大的挑战和困难，易产生过度研磨或表面残留的缺陷（如图2、3所示）。
发明内容
本发明要解决的技术问题是提供一种不同结构的深沟槽平坦化方法。通过该方法，可以避免如后续的化学机械研磨工艺造成的过度研磨或表面残留的缺陷等，提高良率。
为解决上述技术问题，本发明的不同结构的深沟槽平坦化方法，包括步骤：
1）在硅衬底上，淀积一层阻挡层；
2）在阻挡层上淀积光刻胶，显影后，刻蚀阻挡层，露出后续流程需要刻蚀沟槽的硅衬底；
3）在硅衬底上，刻蚀具有不同宽度和深度（即不同结构）的深沟槽的图形；
4）利用选择性外延生长，进行硅的深沟槽填充；
5）在硅片上淀积一层多晶硅埋层，覆盖整个硅片表面；
6）将位于阻挡层上方的多晶硅去除。
所述步骤1）中，淀积的方法包括：低压化学气相沉积法（LPCVD）、等离子体增强化学气相沉积法（PECVD）或常压化学气相淀积法（APCVD）；阻挡层的材质为氧化膜、氮化膜或氧化膜与氮化膜的组合；阻挡层的厚度为1000～10000埃。
所述步骤2）中，刻蚀阻挡层至硅衬底，硅衬底的损失量为100～300埃，优选为100埃；刻蚀的方法为干法刻蚀或湿法刻蚀。
所述步骤3）中，深沟槽的深度为10～100μm，宽度为1～10μm。
所述步骤4）中，选择性外延生长的方法为选择性单晶硅外延生长方法；其中，单晶硅外延生长方法中的工艺条件为：采用二氯二氢硅气体，该气体的流量为100～300sccm，压力为1～100托（Torr）。另外，进行硅的深沟槽填充中，在阻挡层上方还会形成外延层，该外延层的厚度为1～5微米。
所述步骤5）中，淀积的方法包括：低压化学气相沉积法（LPCVD）或等离子体增强化学气相沉积法（PECVD）；淀积的温度为500～800℃，压力为0.1～10托；多晶硅埋层的厚度为0.5～3μm，优选为经硅的深沟槽填充后在阻挡层上方形成的外延层厚度的0.5～1倍。
所述步骤6）中，去除的方法包括：利用高选择比的刻蚀方法或化学机械研磨方法；其中，刻蚀方法为干法刻蚀或湿法刻蚀，高选择比是单晶硅外延或多晶硅对阻挡层的选择比为10：1～200：1。干法刻蚀中的工艺条件为：采用由溴化氢与氧气组成的混合气或由氯气与氧气组成的混合气作为腐蚀剂，刻蚀的温度为500～800℃，压力为0.1～10托，其中，溴化氢与氧气的混合体积比为5：1～30：1；氯气与氧气的混合体积比为5：1～30：1。湿法刻蚀中的工艺条件为：采用由氢氟酸、硝酸和醋酸组成的混合液作为药液，其中，氢氟酸、硝酸和醋酸的体积比为1：1：5。
所述化学机械研磨方法中，采用单晶硅外延或多晶硅对阻挡层的选择比为10：1～50：1，在常温下进行化学机械研磨。
所述步骤6）中，去除的目标可为：至少将所述填充深沟槽的硅研磨或刻蚀至与所述阻挡层的上表面齐平，所述填充深沟槽的硅的上表面等于或低于所述阻挡层的上表面。
相对于传统方法，采用本发明的方法具有以下三个优势：
1）可以有效保护阻挡层（硬掩膜层），避免阻挡层在研磨或刻蚀过程中的持续性的腐蚀液体或气体的接触，增加研磨或刻蚀的工艺窗口，同时对于裸露的光刻标记形貌的保持也起到了有益的作用；
2）可以利用多晶硅至阻挡层（硬掩膜层）的膜层转换，利用终点检测方式更精确的控制工艺；
然而，不使用本发明时，由于硅片表面大部分区域为阻挡层膜层，无法进行终点检测，这样对于机台速率的变化率就会有较高的要求，变地难以控制；
3）采用此发明，对于同时平坦化具有不同深度和宽度的深沟槽结构与传统工艺相比，具有较大优势，可以避免缺陷产生，如不会出现过处理（如后续的化学机械研磨工艺中由于研磨速率过快而造成的过度研磨等）或外延硅残留的状况，而且硅片表面形貌均匀，提高良率。
然而，若使用传统方法，硅片表面会具有较大的表面断差（step height），不利于去除外延硅的工艺过程，对制品及机台部件损伤概率较大。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是选择性外延填充具有不同宽度和拐角结构的深沟槽后的示意图；
图2是过度研磨的光学显微镜拍摄的图片；
图3是经化学机械研磨后，表面残留的光学显微镜拍摄的图片；
图4是本发明的在硅衬底上淀积阻挡层后的示意图；
图5是刻蚀阻挡层，露出硅衬底后的示意图；
图6是刻蚀深沟槽后的示意图；
图7是选择性外延填充深沟槽后的示意图；
图8是淀积多晶硅埋层后的示意图；
图9是刻蚀或机械研磨至目标后的示意图；
图10是未采用本发明方法的崩溃电压分布图；
图11是采用本发明方法的崩溃电压分布图。
图中附图标记说明如下：
1为硅衬底，2为阻挡层，3为填充深沟槽的硅外延填充层，4为多晶硅埋层。
具体实施方式
本发明的不同结构的深沟槽平坦化方法，包括步骤：
1）在硅衬底1上，采用低压化学气相沉积法（LPCVD）、等离子体增强化学气相沉积法（PECVD）或常压化学气相淀积法（APCVD）淀积一层厚度为1000～10000埃的阻挡层2（如图4所示）；
其中，阻挡层2的材质为氧化膜（如氧化硅）、氮化膜（如氮化硅）或氧化膜与氮化膜的组合。
2）在阻挡层2上淀积光刻胶，显影后，干法刻蚀或湿法刻蚀阻挡层2，即刻蚀阻挡层2至硅衬底1，其中，硅衬底1的损失量为100～300埃，优选为100埃，露出后续流程需要刻蚀沟槽的硅衬底1（如图5所示）。
3）在硅衬底1上，刻蚀多种具有不同宽度和深度（即多种不同结构）的深沟槽的图形（如图6所示，两种不同宽度和深度的深沟槽）；其中，深沟槽的深度为10～100μm，宽度为1～10μm。
4）利用选择性单晶硅外延生长方法进行选择性外延生长，从而进行硅的深沟槽填充，形成填充深沟槽的硅外延填充层3（如图7所示）；
其中，单晶硅外延生长方法中的工艺条件为：采用二氯二氢硅气体，该气体的流量为100～300sccm，压力为1～100托（Torr）。
另外，进行硅的深沟槽填充中，在阻挡层上方还会形成外延层，该外延层的厚度为1～5微米。
5）采用LPCVD或PECVD在硅片上淀积一层多晶硅埋层4，覆盖整个硅片表面（如图8所示）；
其中，淀积的温度为500～800℃，压力为0.1～10托；多晶硅埋层的厚度为0.5～3μm，优选为经硅的深沟槽填充后在阻挡层上方形成的外延层厚度的0.5～1倍。
6）利用高选择比的刻蚀方法或化学机械研磨方法（优选为化学机械研磨方法），将位于阻挡层上方的多晶硅去除，且该去除的目标可为：至少将所述填充深沟槽的硅研磨或刻蚀至与所述阻挡层的上表面齐平，所述填充深沟槽的硅的上表面等于或低于所述阻挡层的上表面（如图9所示）。
其中，刻蚀方法为干法刻蚀或湿法刻蚀，高选择比是单晶硅外延或多晶硅对阻挡层的选择比为10：1～200：1。
干法刻蚀中的工艺条件为：采用由溴化氢与氧气组成的混合气或由氯气与氧气组成的混合气作为腐蚀剂，刻蚀的温度为500～800℃，压力为0.1～10托。其中，溴化氢与氧气的混合体积比为5：1～30：1；氯气与氧气的混合体积比为5：1～30：1。
湿法刻蚀中的工艺条件为：采用由氢氟酸、硝酸和醋酸组成的混合液作为药液，其中，氢氟酸、硝酸和醋酸的体积比为1：1：5。
化学机械研磨方法中的工艺条件为：单晶硅外延或多晶硅对阻挡层（阻挡层也是一种绝缘膜）的选择比为10：1～50：1，并在常温下进行化学机械研磨。
本发明针对以上特殊结构（即不同结构的深沟槽）提供了一种优化的不同结构的深沟槽平坦化方法，即是一种优化的超级结平坦化方法，通过在选择性外延填充深沟槽后，生长一层多晶硅埋层，覆盖整个硅片表面，然后，清除位于阻挡层上方的多晶硅，可以避免由于有源区面积过小，导致在后续化学机械研磨步骤中由于研磨速率过快而导致有源区的过磨损伤。
另外，对未采用本发明的方法和采用本发明的方法进行崩溃电压的比较，其结果如图10-11所示。由图10-11可知，采用本发明的方法可改善崩溃电压的良率。

Claims (10)

1.一种不同结构的深沟槽平坦化方法，其特征在于，包括步骤：
1)在硅衬底上，淀积一层阻挡层；
2)在阻挡层上淀积光刻胶，显影后，刻蚀阻挡层，露出后续流程需要刻蚀沟槽的硅衬底；
3)在硅衬底上，刻蚀具有不同宽度和深度的深沟槽的图形；
4)利用选择性外延生长，进行硅的深沟槽填充；
5)在硅片上淀积一层多晶硅埋层，覆盖整个硅片表面；
6)将位于阻挡层上方的多晶硅去除；去除的目标为：至少将所述填充深沟槽的硅研磨或刻蚀至与所述阻挡层的上表面齐平，所述填充深沟槽的硅的上表面等于或低于所述阻挡层的上表面。
2.如权利要求1所述的方法，其特征在于：所述步骤1)中，淀积的方法包括：低压化学气相沉积法、等离子体增强化学气相沉积法或常压化学气相淀积法；
阻挡层的材质为氧化膜、氮化膜或氧化膜与氮化膜的组合；阻挡层的厚度为1000～10000埃。
3.如权利要求1所述的方法，其特征在于：所述步骤2)中，刻蚀阻挡层至硅衬底，硅衬底的损失量为100～300埃；
刻蚀的方法为干法刻蚀或湿法刻蚀。
4.如权利要求3所述的方法，其特征在于：所述硅衬底的损失量为100埃。
5.如权利要求1所述的方法，其特征在于：所述步骤3)中，深沟槽的深度为10～100μm，宽度为1～10μm。
6.如权利要求1所述的方法，其特征在于：所述步骤4)中，选择性外延生长的方法为选择性单晶硅外延生长方法；其中，单晶硅外延生长方法中的工艺条件为：采用二氯二氢硅气体，该气体的流量为100～300sccm，压力为1～100托；
步骤4)的进行硅的深沟槽填充中，在阻挡层上方还会形成外延层，该外延层的厚度为1～5微米。
7.如权利要求1所述的方法，其特征在于：所述步骤5)中，淀积的方法包括：低压化学气相沉积法或等离子体增强化学气相沉积法；淀积的温度为500～800℃，压力为0.1～10托；
多晶硅埋层的厚度为0.5～3μm。
8.如权利要求6所述的方法，其特征在于：所述步骤5)中，多晶硅埋层的厚度为经硅的深沟槽填充后在阻挡层上方形成的外延层厚度的0.5～1倍。
9.如权利要求6所述的方法，其特征在于：所述步骤6)中，去除的方法包括：利用高选择比的刻蚀方法或化学机械研磨方法；
其中，刻蚀方法为干法刻蚀或湿法刻蚀；高选择比是单晶硅外延或多晶硅对阻挡层的选择比为10：1～200：1。
10.如权利要求9所述的方法，其特征在于：所述干法刻蚀中的工艺条件为：采用由溴化氢与氧气组成的混合气或由氯气与氧气组成的混合气作为腐蚀剂，刻蚀的温度为500～800℃，压力为0.1～10托；其中，溴化氢与氧气的混合体积比为5：1～30：1；氯气与氧气的混合体积比为5：1～30：1；
湿法刻蚀中的工艺条件为：采用由氢氟酸、硝酸和醋酸组成的混合液作为药液，其中，氢氟酸、硝酸和醋酸的体积比为1：1：5；
化学机械研磨方法中，采用单晶硅外延或多晶硅对阻挡层的选择比为10：1～50：1，在常温下进行化学机械研磨。
CN201310338016.9A 2013-08-05 2013-08-05 不同结构的深沟槽平坦化方法 Active CN104347346B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310338016.9A CN104347346B (zh) 2013-08-05 2013-08-05 不同结构的深沟槽平坦化方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310338016.9A CN104347346B (zh) 2013-08-05 2013-08-05 不同结构的深沟槽平坦化方法

Publications (2)

Publication Number Publication Date
CN104347346A CN104347346A (zh) 2015-02-11
CN104347346B true CN104347346B (zh) 2017-06-06

Family

ID=52502734

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310338016.9A Active CN104347346B (zh) 2013-08-05 2013-08-05 不同结构的深沟槽平坦化方法

Country Status (1)

Country Link
CN (1) CN104347346B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527810B (zh) * 2016-06-22 2020-07-14 北大方正集团有限公司 一种场氧化层的平坦化方法
CN106783803B (zh) * 2016-11-30 2019-01-25 武汉新芯集成电路制造有限公司 一种减少光刻标记图形损失的方法和半导体结构
US11022886B2 (en) * 2017-05-17 2021-06-01 Taiwan Semiconductor Manufacturing Co,, Ltd. Bottom-up material formation for planarization
CN108122836A (zh) * 2017-12-18 2018-06-05 深圳市晶特智造科技有限公司 多尺寸硅沟槽的填充方法
CN110553601B (zh) * 2019-09-06 2021-05-18 长江存储科技有限责任公司 刻蚀结构的形貌分析方法及装置
CN111199976B (zh) * 2020-01-08 2023-10-17 长江存储科技有限责任公司 3d存储器件及其制造方法
CN116230529B (zh) * 2023-05-06 2023-07-11 合肥晶合集成电路股份有限公司 一种半导体结构的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0515809A2 (en) * 1991-04-29 1992-12-02 International Business Machines Corporation Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
CN102315093A (zh) * 2010-07-08 2012-01-11 上海华虹Nec电子有限公司 沟槽填充后平坦化的工艺方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61264736A (ja) * 1985-05-17 1986-11-22 Nec Corp 半導体集積回路装置の製造方法
JP2006041397A (ja) * 2004-07-29 2006-02-09 Renesas Technology Corp 半導体装置の製造方法
KR100649315B1 (ko) * 2005-09-20 2006-11-24 동부일렉트로닉스 주식회사 플래시 메모리의 소자분리막 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0515809A2 (en) * 1991-04-29 1992-12-02 International Business Machines Corporation Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization
CN102315093A (zh) * 2010-07-08 2012-01-11 上海华虹Nec电子有限公司 沟槽填充后平坦化的工艺方法

Also Published As

Publication number Publication date
CN104347346A (zh) 2015-02-11

Similar Documents

Publication Publication Date Title
CN104347346B (zh) 不同结构的深沟槽平坦化方法
US4473598A (en) Method of filling trenches with silicon and structures
US20210280674A1 (en) Field effect transistor structures
US8273664B2 (en) Method for etching and filling deep trenches
US7554137B2 (en) Power semiconductor component with charge compensation structure and method for the fabrication thereof
TW201914950A (zh) 具有改進的內間隔件的奈米片電晶體
US20180019249A1 (en) Integrated circuits with programmable memory and methods for producing the same
CN103871894A (zh) 半导体器件及其形成方法
JP2002270684A (ja) 多量にドーピングしたシリコンを除去するためにミクロ機械加工技術を用いて風船形の浅いトレンチ分離を形成する方法
CN103578988B (zh) 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法
JP2008166802A (ja) チャンネル膜を有する半導体装置の製造方法
CN103035511B (zh) 制作无阻挡层的高压器件的零层光刻标记的方法
US9245979B2 (en) FinFET semiconductor devices with local isolation features and methods for fabricating the same
EP2709142B1 (en) Method for forming a PN superjunction
US20150214099A1 (en) Method of etching a crystalline semiconductor material by ion implantation and then chemical etching based on hydrogen chloride
CN108511449B (zh) 一种三维nand型存储器下选择管的实现方法
EP0405923B1 (en) Method for forming variable width isolation structures
US9209024B2 (en) Back-end transistors with highly doped low-temperature contacts
CN105655284B (zh) 沟槽隔离结构的形成方法
KR20140036945A (ko) 반도체 장치 및 그 제조 방법
CN103413823B (zh) 超级结晶体管及其形成方法
CN102479699B (zh) 超级结半导体器件结构的制作方法
CN106571298B (zh) 半导体结构的形成方法
CN103928386B (zh) 一种浅沟槽隔离结构的制造方法
CN103165451B (zh) 半导体器件的结构及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant