CN103871894A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明涉及半导体器件及其形成方法。提供了一种形成半导体器件的方法。该方法包括提供一结构，该结构包括处理衬底、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层。接下来，将第一半导体衬垫、第二半导体衬垫和多条半导体纳米线构图到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫。通过从每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使所述半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露。接下来，形成全包围栅场效应晶体管。

Description

半导体器件及其形成方法
背景技术
本公开涉及基于半导体的电子器件，更具体地，涉及全包围栅（gate-all around）半导体纳米线场效应晶体管（FET）及其形成方法。
背景技术
在互补金属氧化物半导体（CMOS）器件的发展中，诸如例如FinFET、三栅和全包围栅半导体纳米线场效应晶体管（FET）的非平面半导体器件的使用是下一步。对于获得具有均匀电学特性的器件，将这种非平面半导体器件制造为在器件区域中具有最小变化是关键的。
发明内容
本公开提供了一种以如下方式使半导体纳米线悬置的方法：其中，每条悬置的半导体纳米线与衬底表面之间的垂直距离被很好地控制并且不依赖于半导体纳米线的尺寸。在本公开中这是通过利用包括紧靠掩埋氧化物层且位于其下方的掩埋氮化硼层的衬底而实现的。该掩埋氮化硼层与传统绝缘体上半导体（SOI）衬底的掩埋氧化物层相比更抗蚀刻。因此，可以实现每条悬置的半导体纳米线的中央部分与衬底表面（即，掩埋氮化硼层的最上表面的一部分）之间的恒定垂直距离。
在本公开的一个方面中，提供了一种形成半导体器件的方法。本公开的该方法包括提供一结构，该结构自下而上包括处理衬底（handlesubstrate）、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层。接下来，将第一半导体衬垫（pad）、第二半导体衬垫和多条半导体纳米线构图（pattern）到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫。通过从所述多条半导体纳米线中的每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使每条半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露。接下来，形成包括包围每条半导体纳米线的栅极电介质和栅极的全包围栅场效应晶体管。
在本公开的另一方面中，提供了一种半导体器件。该半导体器件包括第一掩埋氧化物层部分和第二掩埋氧化物层部分，所述第一掩埋氧化物层部分和所述第二掩埋氧化物层部分中的每一者都位于掩埋氮化硼层的最上表面上，其中所述掩埋氮化硼层的所述最上表面的位于所述第一和第二掩埋氧化物层部分之间的部分暴露。所述器件还包括位于所述第一掩埋氧化物层部分的顶上的第一半导体衬垫、以及位于所述第二掩埋氧化物层部分的顶上的第二半导体衬垫。还存在多条半导体纳米线，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫并且悬置在所述掩埋氮化硼层的所述最上表面的暴露部分上方。
附图说明
图1A是根据本公开实施例的示例性半导体结构的自顶向下视图，该半导体结构自下而上包括处理衬底、掩埋氮化硼层、掩埋氧化物层和顶部半导体层。
图1B是该示例性半导体结构的沿着图1A中的平面A1-A2的垂直横截面视图。
图2是根据本公开实施例的另一示例性半导体结构的垂直横截面视图，该半导体结构自下而上包括处理衬底、第一掩埋氧化物层、掩埋氮化硼层、第二掩埋氧化物层和顶部半导体层。
图3是根据本公开实施例在形成多条半导体纳米线之后的图1的示例性半导体结构的自顶向下视图。
图4A是根据本公开实施例在形成多条悬置的半导体纳米线之后的图3的示例性半导体结构的自顶向下视图。
图4B是该示例性半导体结构的沿着图4A中的平面A1-A2的垂直横截面视图。
图5A是根据本公开实施例在对所述多条悬置的半导体纳米线中的每一条悬置的半导体纳米线进行减薄和整形（reshape）之后的图4A的示例性半导体结构的自顶向下视图。
图5B是该示例性半导体结构的沿着图5A中的平面A1-A2的垂直横截面视图。
图6A是根据本公开实施例在形成全包围栅FET之后的图5A的示例性半导体结构的自顶向下视图。
图6B是该示例性半导体结构的沿着图6A中的平面A1-A2的垂直横截面视图。
图7A是根据本公开实施例在形成自对准的硅化物接触之后的图6A的示例性半导体结构的自顶向下视图。
图7B是该示例性半导体结构的沿着图7A中的平面A1-A2的垂直横截面视图。
图8A是根据本公开实施例在形成接触层级（level）结构之后的图7A的示例性半导体结构的自顶向下视图。
图8B是该示例性半导体结构的沿着图8A中的平面A1-A2的垂直横截面视图。
具体实施方式
现在将通过参考下面的讨论和本公开的附图更详细地描述本公开，本公开提供了全包围栅半导体纳米线FET及其形成方法。注意，附图是仅为了示例的目的而提供的并且未按比例绘制。
在下面的描述中，阐述了大量的特定细节，例如具体的结构、部件、材料、尺寸、处理步骤和技术，以示例本公开。然而，本领域普通技术人员将理解，本公开的各种实施例可以在没有这些特定细节的情况下或者在具有其它特定细节的情况下实施。在其它情况下，未详细描述公知的结构或处理步骤，以免使本公开的各种实施例模糊不清。
将理解，当诸如层、区域或衬底的要素被称为在另一要素“上”或“之上”时，它可以直接在该另一要素上，或者也可以存在中间要素。相反，当一个要素被称为“直接在”另一要素“上”或者“之上”时，不存在中间要素。还应当理解，当一个要素被称为“连接”或“耦合”到另一个要素时，它可以被直接连接或耦合到该另一要素，或者可以存在中间要素。相反，当一个要素被称为“被直接连接”或“被直接耦合”到另一要素时，不存在中间要素。当一个要素被称为“直接接触”另一元件或者“与”另一元件“直接接触”时，不存在中间要素。
如上所述，提供了一种以如下方式使半导体纳米线悬置的方法：其中，每条悬置的半导体纳米线与衬底表面之间的垂直距离被很好地控制并且不依赖于半导体纳米线的尺寸。在本公开中这是通过利用包括紧靠掩埋氧化物层且位于其下方的掩埋氮化硼层的衬底而实现的。该掩埋氮化硼层与传统绝缘体上半导体（SOI）衬底的掩埋氧化物层相比更抗蚀刻。因此，可以实现每条悬置的半导体纳米线的中央部分与衬底表面（即，掩埋氮化硼层的最上表面的一部分）之间的恒定垂直距离。
首先参考图1A-1B，示例出了能够在本公开的一个实施例中采用的示例性半导体结构。图1A-1B所示的示例性半导体结构自下而上包括处理衬底10、掩埋氮化硼层12、掩埋氧化物层14和顶部半导体层16。在本公开的此点，处理衬底10、掩埋氮化硼层12、掩埋氧化物层14和顶部半导体层16均为具有平面的最上表面的连续层。
该示例性半导体结构的处理衬底10具有两个功能：（i）处理衬底10提供机械支撑，以及（ii）处理衬底10为冷却（如果需要冷却）提供低热阻路径。因此处理衬底10可以包括任何满足上述条件的材料。在本公开的一个实施例中，处理衬底10包括第一半导体材料，该第一半导体材料可以选自但不限于硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料以及其它化合物半导体材料。在本公开的一些实施例中，处理衬底10的材料可以是单晶，即，外延半导体材料。贯穿本公开使用的术语“单晶”表示这样的材料：其中整个样品的晶格是连续的，直到样品的边缘不中断，没有晶界。在一个例子中，处理衬底10可以是单晶硅材料。在一些实施例中，处理衬底10是包括例如电介质材料和/或导电材料的非半导体材料。
处理衬底10的全部或部分可以被掺杂以提供位于处理衬底10与紧接在处理衬底10上方的层（即，掩埋氮化硼层12或如图2所示的另一掩埋氧化物层11）之间的界面下方的至少一个全局或局部导电区域（未示出）。处理衬底10的厚度可以为50微米-1mm，但也可以采用更小和更大的厚度。
在本公开的该实施例中，掩埋氮化硼层12位于处理衬底10的暴露的最上表面上。贯穿本公开中使用的术语“氮化硼”表示具有化学式BN的化学化合物。在一些实施例中，氮化硼层12中硼与氮的比为1加或减10％。在本公开的其它实施例中，氮化硼由相等数目的硼原子和氮原子构成。BN与具有类似结构的碳晶格是等电子的，因此其可以以各种形式存在。在本公开的一个实施例中，可以采用非晶氮化硼（a-BN）作为掩埋氮化硼层12。在另一实施例中，可以采用非晶氢化的氮化硼作为氮化硼层12。在本公开的另一个实施例中，掩埋氮化硼层12包括六角形式的氮化硼。在本公开的另一个实施例中，掩埋氮化硼层12包括立方形式的氮化硼。
在本公开中采用的掩埋氮化硼层12具有可以小于7.0的介电常数。在本公开的一个实施例中，掩埋氮化硼层12具有4.0到5.5的介电常数。该掩埋氮化硼层12的厚度可以为10nm-200nm，但也可以采用更小和更大的厚度。
在本公开中采用的掩埋氮化硼层12对湿法蚀刻具有良好选择性。在本公开的一个实施例中，掩埋氮化硼层12在100:1稀释的氢氟酸（DHF）蚀刻剂（在室温下）中与热氧化物相比具有25-65的蚀刻选择性。应当注意该比率可以根据所采用的氧化物和氮化硼的类型变化。在本公开的另一实施例中，掩埋氮化硼层12在热（180℃）磷酸中与氮化硅相比具有4.4到6.8的蚀刻选择性。前述比率也可以变化。
在本公开中采用的掩埋氮化硼层12对干法蚀刻也具有良好选择性。在一些实施例中，掩埋氮化硼层12具有良好的抗等离子体性。“良好的抗等离子体性”是指材料可以耐受等离子体轰击而没有显著的材料损耗。在本公开的一些实施例中，可以通过优化相关联的反应离子蚀刻工艺，调制掩埋氮化硼层12以实现与其它电介质（例如，二氧化硅或氮化硅）的蚀刻速率相比低得多的蚀刻速率。
在图1A-1B中所示例的实施例中，掩埋氧化物层14位于掩埋氮化硼层12的最上表面上。掩埋氧化物层14是由半导体氧化物构成的绝缘体层。在本公开的一个实施例中，掩埋氧化物层14由二氧化硅构成。掩埋氧化物层14的厚度可以为2nm-200nm，但也可以采用更小和更大的厚度。
图1A-1B中所示的示例性结构的顶部半导体层16包括半导体材料，该半导体材料可以选自但不限于硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料以及其它化合物半导体材料。在本公开的一些实施例中，顶部半导体层16的半导体材料可以是单晶半导体材料。在一个例子中，顶部半导体层16的半导体材料可以是单晶硅材料。在一个实施例中，顶部半导体层16的半导体材料可以由与处理衬底10的半导体材料相同的半导体材料构成。在另一个实施例中，顶部半导体层16的半导体材料可以由与处理衬底10的半导体材料不同的半导体材料构成。在一个实施例中，顶部半导体层16的厚度可以为4nm-200nm。
在其中顶部半导体层16具有在上述范围之外的厚度的一些实施例中，顶部半导体层16可以通过平面化、研磨、湿法蚀刻、干法蚀刻、氧化后进行氧化物蚀刻、或者这些方法的任何组合而被减薄到期望厚度。减薄顶部半导体层16的一种方法是通过热干法或湿法氧化工艺氧化诸如硅的半导体材料，然后使用氢氟（HF）酸混合物湿法蚀刻诸如二氧化硅的半导体氧化物层。可以重复该过程以实现顶部半导体层16的期望厚度。
顶部半导体层16的全部或部分可以被掺杂以提供至少一个全局或局部导电区域（未示出）。可以为器件性能优化顶部半导体层16的掺杂区域中的掺杂剂浓度。
图1A-1B中所示的示例性半导体结构可以通过利用任何公知的晶片接合技术形成。在一个实施例中，可以将包括顶部半导体层16和掩埋氧化物层14的第一晶片接合到包括处理衬底10和掩埋氮化硼层12的第二晶片。其它接合方案也是可能的，只要所选的接合方法提供本公开的图1A-1B中所示的示例性半导体结构。
尽管选择了接合方案，但是掩埋氮化硼层12可以通过沉积形成，所述沉积包括但不限于CVD、PECVD、原子层沉积（ALD）和等离子体增强原子层沉积（PE_ALD）。在本公开的一些实施例中，掩埋氮化硼层12可以由单一氮化硼前体（precursor）沉积。在本公开的一些实施例中，掩埋氮化硼层12可以由多种氮化硼前体沉积。可以采用的氮化硼前体的示例性实例包括但不限于：乙硼烷和氨气和/或氮气（B2H6+NH3/N2）、三烷基胺硼烷（诸如例如三乙基胺硼烷）和氨气和/或氮气、以及环硼氮烷（(BN)3(NH3)=B3N3H6）与可选的N2或NH3。
现在参考图2，图2示例出了可以在本公开中采用的另一示例性半导体结构。除了在处理衬底10与掩埋氮化硼层12之间设置另一掩埋氧化物层之外，图2所示的示例性结构与图1A-1B所示的示例性半导体结构相似。具体地，图2所示的示例性半导体结构自下而上包括处理衬底10、第一掩埋氧化物层11、掩埋氮化硼层12、第二掩埋氧化物层14'和顶部半导体层16。
在该示例性半导体结构中，处理衬底10、掩埋氮化硼层12和顶部半导体层16与上文中结合本公开的图1A-1B中所示例的示例性半导体结构描述的那些相同。此外，第二掩埋氧化物层14'等效于上文中结合本公开的图1A-1B中所示例的示例性半导体结构描述的掩埋氧化物层14。
位于处理衬底10和掩埋氮化硼层12之间的第一掩埋氧化物层11是由半导体氧化物构成的绝缘体层。在本公开的一个实施例中，第一掩埋氧化物层11的半导体氧化物与第二掩埋氧化物层14'的半导体氧化物相同。在本公开的另一个实施例中，第一掩埋氧化物层11的半导体氧化物与第二掩埋氧化物层14'的半导体氧化物不同。在本公开的一个实施例中，第一掩埋氧化物层11由二氧化硅构成。在本公开的一些实施例中，所述第一掩埋氧化物层11的厚度可以为2nm-50nm。
图2所示的示例性半导体结构可以通过利用使用能够提供本公开的图2中所示的示例性半导体结构的任何接合方案的任何公知晶片接合技术形成。
现在参考图3，其示例出在形成多条半导体纳米线18之后的图1A-1B的示例性半导体结构，所述多条纳米线18以梯子状结构排列。尽管下文的描述使用图1A-1B所示的示例性半导体结构进行描述和说明，但是可以使用图2所示的示例性半导体结构进行相同的处理步骤，同时实现相同的结果。
所形成的每条半导体纳米线18具有连接到第一半导体衬垫区20A的端段（end segment）和连接到第二半导体衬垫区20B的端段。在本公开的此点，每条半导体纳米线的最下表面被“钉扎（pin）”到掩埋氧化物层14的最上表面。“钉扎”的意思是每条半导体纳米线18的最下表面仍与掩埋氧化物层14的最上表面直接物理接触。半导体纳米线18、第一半导体衬垫区20A和第二半导体衬垫区20B由与顶部半导体层16相同的半导体材料构成。
图3所示的结构可以通过利用光刻并且之后进行蚀刻（诸如，例如反应离子蚀刻（RIE））来对顶部半导体层16构图而形成。在进行光刻步骤之前，可以可选地利用本领域技术人员公知的常规技术在顶部半导体层16上形成硬掩膜材料（未示出）。例如，化学气相沉积、等离子体增强的化学气相沉积或热生长可以用于形成所述硬掩膜材料。在一个实施例中，可以采用的硬掩膜材料包括但不限于氧化物、氮化物和/或氧氮化物。
光刻步骤可以包括在顶部半导体层16上方形成光致抗蚀剂、将光致抗蚀剂暴露于期望图案的辐射、并且然后利用常规抗蚀剂显影剂显影曝光的光致抗蚀剂或未曝光的光致抗蚀剂。在本公开中采用的蚀刻工艺是选择性的，因此其优先去除顶部半导体层16的暴露部分而不是下方的掩埋氧化物层14。如果存在硬掩膜，则可以使用单独的蚀刻或者与去除顶部半导体层16的暴露部分时使用的蚀刻相同的蚀刻。在蚀刻之后，硬掩膜可以被称为构图的硬掩膜。在一些实施例中，可以采用利用溴化氢（HBr）的反应离子蚀刻。典型，但不必总是，（通过光刻和蚀刻）首先形成包括顶部半导体层的一部分以及可选地包括构图的掩膜的厚片（slab），并且使用第二系列的光刻和蚀刻将该厚片构图成图3所示的结构。
在本公开的此点，每条半导体纳米线18的暴露的表面（典型地是侧壁表面，以及可选地，最上表面）具有第一粗糙度。该粗糙度不是期望的特征，并且在大多数情况下应当被最小化。蚀刻工艺和抗蚀剂的线边缘粗糙度典型地是侧壁粗糙度的主要贡献因素。在一个实施例中，以均方根粗糙度表示的每条半导体纳米线18的暴露表面的第一粗糙度为0.5nm到5nm。在另一个实施例中，以均方根粗糙度表示的每条半导体纳米线18的暴露表面的第一粗糙度为0.7nm到2.0nm。
在用于紧凑间距器件的本公开的一个实施例中，间距（p），即从一条半导体纳米线的中间部分到其最近邻的半导体纳米线的中间部分的距离，为5nm到70nm。在用于紧凑间距器件的本公开的另一个实施例中，所述间距（p）为20nm到40nm。在本公开中可以获得大于上面提供的范围的其它间距。在一些实施例中，每条半导体纳米线18之间的间距是恒定的。在另一实施例中，每条半导体纳米线18之间的间距可以变化。
在本公开的此点形成的每条半导体纳米线18的宽度（此处其可以称为第一宽度）可以根据制造该半导体纳米线18时使用的工艺条件而变化。在一个实施例中，每条半导体纳米线18的第一宽度为3nm-50nm。在另一个实施例中，每条半导体纳米线18的第一宽度为5nm-22nm。
现在参考图4A-4B，示例出在形成多条悬置的（即，未钉扎的）半导体纳米线18'之后的图3的示例性半导体结构。贯穿本公开使用的术语“悬置的”表示每条半导体纳米线18被从掩埋氧化物层14释放以提供由从第一半导体衬垫区20A跨至第二半导体衬垫区20B的半导体纳米线18'构成的桥，其中每条悬置的半导体纳米线18'的最下表面未被掩埋氧化物层14的最上表面钉扎（即，不与掩埋氧化物层14的最上表面直接物理接触）。如图中所示，在使半导体纳米线悬置之后，第一半导体衬垫20A位于第一掩埋氧化物层部分14L的顶上，并且第二半导体衬垫20B位于第二掩埋氧化物层部分14R的顶上。
通过使位于每条半导体纳米线18下方的掩埋氧化物层14的部分凹陷，进行被钉扎到掩埋氧化物层14的最上表面的所述多条半导体纳米线18的悬置。在图4B中，附图标记22表示所形成的凹陷区域。在本公开的一些实施例中，如果存在构图的硬掩膜，则可以在本公开的该步骤期间去除该硬掩膜。在另一实施例中，如果存在构图的硬掩膜，则可以在悬置处理之后或之前利用选择性去除构图的硬掩膜的单独的蚀刻去除所述构图的硬掩膜。
在本公开的一些实施例中，可以利用各向同性蚀刻工艺去除掩埋氧化物层14的位于每条半导体纳米线18下方的部分。该蚀刻的侧向分量（lateral component）在每条半导体纳米线18下方底切（undercut）。然而，该蚀刻并不从掩埋氧化物层14的最上表面释放第一半导体衬垫区20A和第二半导体衬垫区20B。相反，第一半导体衬垫区20A和第二半导体衬垫区20B仍分别附着于剩余的第一和第二掩埋氧化物层部分14L和14R。在本公开的一个实施例中，例如可以使用稀释的氢氟酸（DHF）进行各向同性蚀刻。“稀释的氢氟酸”是指HF与水H2O混合以实现该酸的较低浓度（稀释）。在一个实施例中，100:1的DHF在室温下每分钟蚀刻约2-3nm的掩埋氧化物层。在另一个实施例中，不是使用DHF蚀刻，而是也可以通过执行能够在惰性气体或氢气中进行的退火来获得半导体纳米线18的悬置。
根据本公开，对在使每条半导体纳米线悬置时使用的蚀刻有抗性的下面的掩埋氮化硼层12用作垂直蚀刻停止层。使用实际凹陷蚀刻持续时间以释放半导体纳米线，在本公开中能够实现的最大凹陷深度dmax将正好等于原始掩埋氧化物层14的厚度，而不管每条半导体纳米线的宽度如何。
现在参考图5A-5B，示例出在对每条悬置的半导体纳米线18'进行减薄和整形之后的图4A-B的示例性半导体结构。根据本公开，可以使用退火工艺来对悬置的纳米线18'进行减薄和整形。减薄且整形后的半导体纳米线（下文中称为半导体纳米线体）现在在本公开的图中被标记为部件24。在退火工艺期间，图4A-4B中所示的示例性结构在一温度、压力下与惰性气体或氢气接触足够长的持续时间以使得诸如Si的半导体原子从悬置的纳米线18'迁移到第一和第二半导体衬垫（20A,20B）中。术语“惰性气体”是指不与半导体原子（即，Si）反应的气体。所使用的示例性气体包括但不限于氙（Xe）、氦（He）、氢及其混合物。惰性气体中氧气（O2）或水（H2O）的含量典型地极小并且可以通过使用气体净化器而进一步减少（减小到十亿分率的水平）。尽管O2或H2O的存在通常被视为不期望的，但是实际上这提供了控制半导体原子的重新分布的速率的途径。该速率由与晶片接触的惰性气体的总压力控制。另外，惰性气体和O2之间的气相反应可以影响半导体原子的重新分布速率。
在一个实施例中，用于对悬置的半导体纳米线18'进行减薄和整形的退火包括氢气（H2）退火。尽管现在描述和示例了H2退火，但是可以以类似的方式使用其它惰性气体。在一些实施例中，并且在H2退火之前不久，从悬置的半导体纳米线18'以及第一和第二半导体衬垫20A、20B的侧壁蚀刻掉任何天然（native）氧化物。
H2中的退火有几个目的：见例如，美国专利No.7,884,004，其全部内容通过引用的方式并入本申请中。首先，H2退火帮助平滑每条悬置的半导体纳米线18'的侧壁。其次，H2退火使每条悬置的半导体纳米线18'以及第一和第二半导体衬垫20A、20B的侧壁与晶面重新对准。晶面是用于解释从晶体的衍射的数学/物理概念。在例如Ashcroft和Mermin的Solid StatePhysics的第4章（1976）中描述了晶面，该第4章的内容通过引用的方式并入本申请中。第三，H2退火将每条悬置的半导体纳米线的横截面从矩形横截面（如图4A中所示）整形为更圆柱形的横截面。第四，H2退火减薄了悬置的半导体纳米线体（通过使悬置的半导体纳米线体中的半导体原子重新分布到衬垫，即，诸如Si的半导体原子在H2退火期间从纳米线迁移到衬垫）。结果，在H2退火后，半导体纳米线24将比衬垫20A、20B薄。
根据一个示例性实施例，在600摄氏度（℃）到1100℃下以30乇到1000乇的气压进行惰性气体退火，持续约1分钟到约120分钟的时间。通常，半导体原子重新分布的速率随着温度升高而提高并且随着压力增大而降低。如上文所强调的，不使用DHF蚀刻，也可以在退火期间获得半导体纳米线的悬置，这是因为半导体纳米线的横截面的整形以及半导体原子向第一和第二半导体衬垫的迁移导致半导体纳米线从掩埋氧化物层释放/分离。
半导体原子的重新分布/迁移实现了用于减薄纳米线的选择性无掩模工艺。通过具有连接的衬垫，来自纳米线的高度弯曲的表面的半导体原子迁移到平坦的衬垫，所述平坦的衬垫用作半导体原子的吸收物（sink）。
在本公开的此点，半导体纳米线体24的减薄的且整形后的表面具有小于第一粗糙度和第二粗糙度。在一个实施例中，以均方根粗糙度表示的每条半导体纳米线体24的暴露表面的第二粗糙度小于0.5nm。在另一个实施例中，以均方根粗糙度表示的每条半导体纳米线体24的暴露表面的第二粗糙度小于0.7nm。一个半导体纳米线体到其最近邻的半导体纳米线体的间距保持在上面针对半导体纳米线18提及的范围内。
在一些实施例中，受到上述退火的每个半导体纳米线体24可以进一步被减薄以用于另外的临界尺寸减小。该进一步减薄步骤可以通过首先对整个半导体纳米线体24进行高温（高于700℃）氧化以生长热氧化物层来进行，或者可以通过湿法工艺生长化学氧化物层。然后蚀刻掉所述氧化物层。可以对每一个半导体纳米线体24的整体重复所述氧化和蚀刻，以向每个半导体纳米线体24提供期望的临界尺寸。
由于下面的掩埋氮化硼层12的存在，即使在进行了进一步的蚀刻工艺之后，每个半导体纳米线体24的中心部分到衬底表面（即，掩埋氮化硼层12的暴露部分的最上表面）的垂直距离Vd1仍保持恒定。半导体纳米线体的“中心部分”可以定义为半导体纳米线体内的这样的区域：该区域与半导体纳米线的最上表面的距离等于与半导体纳米线体的最下表面的距离。在一些实施例中，Vd1等于掩埋氧化物层14的原始厚度加上从最下表面向上去除的悬置的半导体纳米线18'的厚度的一半。典型地，Vd1在从3nm到50nm的范围内，其中从5nm到25nm的范围更典型。
现在参考图6A-B，示例出根据本公开实施例在形成全包围栅FET之后的图5A-5B的示例性半导体结构。全包围栅FET的形成包括在半导体纳米线体24以及第一和第二半导体衬垫20A、20B中的每一者上形成栅极电介质26。栅极电介质26也将形成在掩埋氮化硼层12的暴露的最上表面上。形成在掩埋氮化硼层12的暴露的最上表面上的栅极电介质26在此处可以称为栅极电介质层部分。栅极电介质26可以包括但不限于二氧化硅（SiO2）、氧氮化硅（SiON）、氧化铪（HfO2）或（一种或多种）任何其它适当的高k电介质。“高k电介质”表示介电常数大于二氧化硅的介电常数的电介质金属氧化物。可以使用例如化学气相沉积（CVD）、原子层沉积（ALD）或在SiO2和SiON的情况下的氧化退火，将栅极电介质26沉积在第一和第二半导体衬垫20A、20B之上并且围绕每个半导体纳米线体24。
然后将栅极导体毯式（blanket）沉积在衬底之上并且通过光刻和蚀刻对其进行构图以形成栅极28。作为一个例子，为了制造多晶Si栅极，首先在器件之上毯式沉积多晶Si膜。使用光刻和选择性RIE（例如，基于溴化氢（HBr）的化学），多晶Si膜相对于栅极电介质26被选择性蚀刻（除了在其被栅极盖层30阻挡的地方）。RIE工艺典型地包括两个阶段。在第一阶段中，蚀刻是定向的（各向异性的）以获得用于栅极线的直的轮廓。在第二阶段中，使蚀刻各向同性（例如，通过减小RIE偏置）并且在侧面将栅极线削减足够的量以清除栅极28外的区域中的纳米线体下方的栅极材料。
如图6B所示，栅极28包围每个半导体纳米线体24。从图6A中可以清楚地看出，栅极电介质26也包围半导体纳米线体24。可以包括任何硬掩膜材料（诸如例如二氧化硅、氮化硅或氧氮化硅）的栅极盖层30被示为位于栅极28之上（该栅极从该透视图不可见，因为其被栅极盖层遮住）。栅极盖层30形成为毯式层沉积，并且然后其在对栅极28构图的步骤中被构图。
图6A-6B还示例出了隔离物（spacer）32的存在，所述隔离物32存在于栅极29的侧壁表面上并且在栅极电介质26的最上表面部分上。可以在本公开中采用的隔离物32包括绝缘氮化物、氧化物、氧氮化物或其多层。隔离物32通过沉积和蚀刻形成。隔离物材料可以保留在半导体纳米线体的非栅控部分下方。如图6A中所示，隔离物32形成在栅极28的相反侧上。
在本公开的此点，源极/漏极区可以通过半导体材料的选择性外延形成。具体地，源极/漏极区的形成包括：剥离栅极电介质的暴露部分，并且使用选择性外延来加厚半导体纳米线体24的未被栅极/隔离物覆盖的部分以及第一和第二半导体衬垫20A和20B。该外延可以将纳米线合并到半导体材料的连续块中。所得到的外延层34可以是Si或诸如SiGe的Si合金。生长方法可以包括超高真空化学气相沉积（UHV-CVD）、快速热化学气相沉积（RT-CVD）和ALD。典型的Si前体包括但不限于二氯甲硅烷（SiH2Cl2）、甲硅烷（SiH4）与盐酸（HCl）的混合物、四氯化硅（SiCl4）和用于SiGe生长的锗烷（GeH4）。在半导体的沉积仅发生在半导体表面之上而不发生在诸如氧化物、氮化硅或氮化硼的电介质表面之上的意义上来说，所述生长是选择性的。尽管选择性Si外延典型地需要约800℃的生长温度，但通过向外延膜添加Ge，使用较低的生长温度时保持选择性是可能的。对于纯Ge生长，生长温度可以低至300℃。SiGe的低温生长在极薄的纳米线的情况下作为防止凝聚的方式是有用的。
然后使用自对准的离子注入来对源极区和漏极区进行掺杂。对于n型掺杂，磷（P）和砷（As）是最常用的，而对于p型掺杂，硼（B）和铟（In）是典型的。使用快速热退火来激活掺杂剂以及退火去除注入损伤。在该工艺的此处，器件的不同区域变为明显。即，半导体纳米线体24的被栅极28包围的部分变为器件的沟道区，并且第一和第二半导体衬垫20A和20B以及半导体纳米线24的与所述衬垫相邻的从栅极延伸出来的暴露（例如通过外延合并）的部分变为器件的源极和漏极区。
现在参考图7A-7B，示例出了根据本公开的实施例在形成自对准的硅化物接触之后的图6A-6B的结构。具体地，自对准的硅化物接触38形成在源极和漏极区之上（如果使用多晶-Si栅极，还形成在栅极之上）。更具体地，诸如镍（Ni）、铂（pt）、钴（Co）和/或钛（Ti）的金属被毯式沉积在器件之上。包括所述金属的结构被退火以允许所述金属与源极、漏极和栅极区域之上的暴露的半导体材料反应。非半导体表面上的金属（例如，隔离物32上的金属）保持不反应。然后使用选择性蚀刻来去除未反应的金属，留下位于源极表面、漏极表面和栅极表面之上的硅化物接触38。作为一个例子，在使用Ni的情况下，电阻率较低的硅化物相是硅-镍（NiSi）。NiSi相在约420℃的退火温度下形成，并且用来去除未反应金属的蚀刻化学可以是在65℃下过氧化氢:硫酸（H2O2:H2SO4）10:1持续10分钟。
现在参考图8A-8B，示出了在形成接触层级结构40之后的图7A-7B的结构。如图所示，接触层级结构40包括电介质材料42和金属填充的过孔44。接触层级结构40可以通过首先在图7A-7B所示的结构上沉积电介质材料的毯式层形成。所述电介质材料42可以是例如氧化硅、未掺杂或掺杂的硅酸盐玻璃、或包含SI、C、O和H原子的掺C的氧化物。电介质材料的毯式层可以利用诸如例如旋涂、化学气相沉积或等离子体增强的化学气相沉积的沉积工艺形成。接下来，通过光刻和蚀刻在电介质材料的毯式层中形成过孔开口。该蚀刻步骤暴露硅化物接触38的最上表面的位于源极/漏极区之上的部分。然后在每一个所述过孔开口中形成诸如例如W、Cu、Al或其合金的导电金属，形成金属填充的过孔44。可以使用例如镀敷或溅射的任何已知的沉积工艺来用金属填充每一个过孔开口。可以使用诸如例如化学机械平面化的平面化工艺来形成图8A-8B中所示的平面结构。
上述处理提供了一种半导体器件，该半导体器件包括各自都位于掩埋氮化硼层12的最上表面上的第一掩埋氧化物层部分14L和第二掩埋氧化物层部分14R，其中掩埋氮化硼层12的最上表面的位于第一和第二掩埋氧化物层部分（14L，14R）之间的部分暴露。掩埋氮化硼层12保持为连续的层，并且掩埋氮化硼层12的整体的最上表面保持为平面的。所述器件还包括位于第一掩埋氧化物层部分14L的顶上的第一半导体衬垫20A、以及位于第二掩埋氧化物层部分14R的顶上的第二半导体衬垫20B。还存在以梯子状构造连接第一半导体衬垫20A和第二半导体衬垫20B并且悬置在掩埋氮化硼层12的最上表面的暴露部分上方的多条半导体纳米线（即，半导体本体24）。
所述半导体器件也可以包括包围每条半导体纳米线（即，半导体本体24）的场效应晶体管的栅极28。所述场效应晶体管还可以包括包围每条半导体纳米线（即，半导体本体24）并且位于栅极28与半导体纳米线的表面之间的栅极电介质26。
在每条半导体纳米线的中心（即，中心部分）与掩埋氮化硼层12的暴露部分的最上表面之间存在垂直距离Vd1。无论所采用的不同蚀刻工艺的数目还是所形成的每条半导体纳米线的尺寸如何，该垂直距离都保持恒定。根据本公开，每条半导体纳米线的中心部分与每条半导体纳米线下方的最上表面之间的垂直距离不大于每条半导体纳米线的中心部分与氮化硼层的最上表面之间的垂直距离。
尽管关于本公开的各种实施例具体示出和描述了本公开，但是本领域技术人员将理解，在不脱离本公开的精神和范围的情况下可以做出前述和其它形式和细节上的变化。因此本公开旨在不限于所描述和示例的确切形式和细节，而是落入所附权利要求的范围内。

Claims (25)

1.一种形成半导体器件的方法，包括：
提供一结构，该结构自下而上包括处理衬底、位于所述处理衬底的最上表面上方的掩埋氮化硼层、位于所述掩埋氮化硼层的最上表面上的掩埋氧化物层、以及位于所述掩埋氧化物层的最上表面上的顶部半导体层；
将第一半导体衬垫、第二半导体衬垫和多条半导体纳米线构图到所述顶部半导体层中，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫；
通过从所述多条半导体纳米线中的每条半导体纳米线下方去除所述掩埋氧化物层的一部分而使每条半导体纳米线悬置，其中所述掩埋氮化硼层的最上表面的一部分暴露；以及
形成包括包围每条半导体纳米线的栅极电介质和栅极的全包围栅场效应晶体管。
2.权利要求1所述的方法，其中，所述掩埋氮化硼层与所述处理衬底的所述最上表面直接接触。
3.权利要求1所述的方法，其中，所述结构还包括另一掩埋氧化物层，所述另一掩埋氧化物层位于所述掩埋氮化硼层与所述处理衬底的所述最上表面之间。
4.权利要求1所述的方法，还包括：在所述悬置之后并且在所述形成全包围栅场效应晶体管之前对每条所述半导体纳米线进行减薄和整形。
5.权利要求4所述的方法，其中，所述减薄和整形包括在惰性气体中退火。
6.权利要求4所述的方法，其中，所述减薄和整形包括在氢气中退火。
7.权利要求6所述的方法，其中，所述退火在30乇到1000乇的压力下并且在600℃到1100℃的温度下进行。
8.权利要求1所述的方法，其中，所述顶部半导体层包括硅。
9.权利要求1所述的方法，其中，每条半导体纳米线的中心部分与所述掩埋氮化硼层的暴露部分的所述最上表面之间的垂直距离是恒定的。
10.权利要求1所述的方法，其中，所述悬置包括各向同性蚀刻。
11.权利要求10所述的方法，其中，所述各向同性蚀刻包括与稀释的氢氟酸（DHF）接触。
12.权利要求1所述的方法，其中，所述悬置步骤实质上由在惰性气体或氢气中进行退火构成。
13.一种半导体器件，包括：
第一掩埋氧化物层部分和第二掩埋氧化物层部分，所述第一掩埋氧化物层部分和所述第二掩埋氧化物层部分中的每一者都位于掩埋氮化硼层的最上表面上，其中所述掩埋氮化硼层的所述最上表面的位于所述第一和第二掩埋氧化物层部分之间的部分暴露；
位于所述第一掩埋氧化物层部分的顶上的第一半导体衬垫；
位于所述第二掩埋氧化物层部分的顶上的第二半导体衬垫；以及
多条半导体纳米线，所述半导体纳米线以梯子状构造连接所述第一半导体衬垫和所述第二半导体衬垫并且悬置在所述掩埋氮化硼层的所述最上表面的所述暴露部分上方。
14.权利要求13所述的半导体器件，还包括：包围每条半导体纳米线的场效应晶体管的栅极。
15.权利要求14所述的半导体器件，其中，所述场效应晶体管还包括包围每条半导体纳米线并且位于所述栅极与所述半导体纳米线的表面之间的栅极电介质。
16.权利要求13所述的半导体器件，其中，每条半导体纳米线的中心部分与所述掩埋氮化硼层的暴露部分的所述最上表面之间的垂直距离是恒定的。
17.权利要求13所述的半导体器件，其中，每条半导体纳米线的中心部分与位于每条半导体纳米线下方的所述最上表面之间的垂直距离不大于每条半导体纳米线的所述中心部分与所述氮化硼层的所述最上表面之间的垂直距离。
18.权利要求13所述的半导体器件，其中，所述第一半导体衬垫、所述第二半导体衬垫和所述半导体纳米线均由硅构成。
19.权利要求13所述的半导体器件，其中，所述掩埋氮化硼层的最下表面与所述处理衬底的最上表面直接接触。
20.权利要求13所述的半导体器件，其中，所述掩埋氮化硼层的最下表面与另一掩埋氧化物层的最上表面直接接触。
21.权利要求20所述的半导体器件，其中，所述另一掩埋氧化物层是连续的并且位于处理衬底的最上表面上。
22.权利要求13所述的半导体器件，其中，所述掩埋氮化硼层是连续的并且具有跨过整个所述半导体器件的平面最上表面。
23.权利要求13所述的半导体器件，其中，所述掩埋氮化硼层包括非晶氮化硼或非晶氢化氮化硼。
24.权利要求13所述的半导体器件，其中，所述掩埋氮化硼层包括六角氮化硼或立方氮化硼。
25.权利要求13所述的半导体器件，其中，在所述掩埋氮化硼层的暴露的最上表面上存在栅极电介质层部分。
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Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US9812350B2 (en) * 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
KR102294812B1 (ko) * 2014-01-23 2021-08-31 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
KR20160001114A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치 제조 방법
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US9349866B2 (en) * 2014-10-10 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US10121718B2 (en) 2014-11-03 2018-11-06 Qorvo Us, Inc. Printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
KR102404780B1 (ko) * 2015-02-25 2022-06-02 삼성디스플레이 주식회사 플렉서블 표시 장치
US9496338B2 (en) * 2015-03-17 2016-11-15 International Business Machines Corporation Wire-last gate-all-around nanowire FET
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
JP6925976B2 (ja) * 2015-04-03 2021-08-25 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 熱ｃｖｄ中にリガンドを並行して流すことにより高アスペクト比トレンチを充填するプロセス
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US9455317B1 (en) * 2015-06-24 2016-09-27 International Business Machines Corporation Nanowire semiconductor device including lateral-etch barrier region
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US9484439B1 (en) * 2015-09-21 2016-11-01 International Business Machines Corporation III-V fin on insulator
CN108352400B (zh) * 2015-10-30 2021-09-10 佛罗里达大学研究基金会有限公司 包封的纳米结构及其制造方法
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10062583B2 (en) 2016-05-09 2018-08-28 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
WO2018031999A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10486963B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
WO2018031995A1 (en) 2016-08-12 2018-02-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
WO2019195428A1 (en) 2018-04-04 2019-10-10 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
CN112534553B (zh) 2018-07-02 2024-03-29 Qorvo美国公司 Rf半导体装置及其制造方法
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11532719B2 (en) * 2018-12-17 2022-12-20 Intel Corporation Transistors on heterogeneous bonding layers
WO2020153983A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US20220209498A1 (en) * 2020-12-30 2022-06-30 Transwave Photonics, Llc. Quantum cascade laser devices with improved heat extraction
WO2022186857A1 (en) 2021-03-05 2022-09-09 Qorvo Us, Inc. Selective etching process for si-ge and doped epitaxial silicon
US20230352594A1 (en) * 2022-04-29 2023-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having nanostructure transistor and methods of fabrication thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642115B1 (en) * 2000-05-15 2003-11-04 International Business Machines Corporation Double-gate FET with planarized surfaces and self-aligned silicides
US20040166642A1 (en) * 2003-02-20 2004-08-26 Hao-Yu Chen Semiconductor nano-rod devices
CN1728358A (zh) * 2004-07-29 2006-02-01 三星电子株式会社 双金属镶嵌互连的制造方法
CN1855390A (zh) * 2005-03-24 2006-11-01 三星电子株式会社 具有圆形形状的纳米线晶体管沟道的半导体器件及其制造方法
CN102301482A (zh) * 2009-02-04 2011-12-28 国际商业机器公司 用于悬浮和细化纳米线的无掩模制程

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW521386B (en) 2000-06-28 2003-02-21 Mitsubishi Heavy Ind Ltd Hexagonal boron nitride film with low dielectric constant, layer dielectric film and method of production thereof, and plasma CVD apparatus
KR100621541B1 (ko) * 2004-02-06 2006-09-14 삼성전자주식회사 듀얼다마신 배선 형성방법 및 듀얼다마신 공정에서 보호막제거용 식각액

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642115B1 (en) * 2000-05-15 2003-11-04 International Business Machines Corporation Double-gate FET with planarized surfaces and self-aligned silicides
US20040166642A1 (en) * 2003-02-20 2004-08-26 Hao-Yu Chen Semiconductor nano-rod devices
CN1728358A (zh) * 2004-07-29 2006-02-01 三星电子株式会社 双金属镶嵌互连的制造方法
CN1855390A (zh) * 2005-03-24 2006-11-01 三星电子株式会社 具有圆形形状的纳米线晶体管沟道的半导体器件及其制造方法
CN102301482A (zh) * 2009-02-04 2011-12-28 国际商业机器公司 用于悬浮和细化纳米线的无掩模制程

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US8927405B2 (en) 2015-01-06

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