CN101145573A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法，具体而言，公开了一种具有纳米线形成的FET沟道和通过从纳米线体径向外延形成的掺杂的源极和漏极区域的FET结构。讨论了顶选通和底选通的纳米线FET结构。所述源极和漏极制造可以使用选择性或者非选择性外延。

Description

半导体结构及其制造方法
技术领域
本发明涉及基于半导体纳米线的电子器件，更具体而言涉及具有纳米线沟道和掺杂的半导体源极和漏极区域的场效应晶体管(FET)。本发明还涉及制造与纳米线沟道接触的掺杂的半导体源极/漏极区域的方法。
背景技术
将掺杂的源极和漏极形成到半导体纳米线存在几个挑战。第一，由于掺杂剂通过气相或径向生长并入到纳米线体中(E.Tutuc等，Nano Lett，2006九月，待发表)，因此在生长期间原位掺杂纳米线是困难的。例如，如果随后的段被生长为重掺杂的，纳米线的轻掺杂的部分将被反掺杂。第二，由于生长的孕育时间，在原位掺杂的纳米线中的掺杂区域一开始将呈现对应每个纳米线所经历的成核中的延时的变化(B.Kalache等，JJAP，45，p.L190，2006)。第三，示出了重原位掺杂会导致纳米线逐渐变细(在锗纳米线中)和从催化剂损失金(在使用乙硼烷掺杂的硅纳米线中)。第四，即使可以获得沿着纳米线体的分段掺杂，也不存在将接触和栅极对准到每一段的简单的方法。第五，掺杂剂变化将使其难以在细纳米线中控制掺杂。例如，具有10nm的直径、0.25微米的长度以及1E19cm-3的掺杂水平的纳米段包含约200个掺杂剂原子。如果将纳米线直径减小到5nm，0.25微米的段将仅包含约50个掺杂剂原子。
为了制造金属氧化物半导体场效应晶体管(MOSFET)，纳米线应该具有沿纳米线主轴的n-p-n（n-FET)或p-n-p(p-FET)掺杂分布。为获得该分布提出了几种方法。第一种是在生长期间通过原位掺杂纳米线(Y.Wang等，Device Research Conference digest，p.175，2006)。前面已经讨论过原位掺杂技术的缺点和局限。第二种方法基于离子注入(W.Riess等，Inter.Conf.on Nanoscience and Technology，Luzern，2006八月)。由于注入将无定型化和溅射具有小直径的纳米线，因此该方法具有仅可以用于胖纳米线(直径大于30nm)的缺点。由于纳米线的一维性质，因此掺杂的区域不可以再结晶(在固相外延中自发再结晶将占主导)。结果，使用Schottky(金属)源极和漏极制造目前所报道的大部分纳米线FET。
考虑到上述情况，需要提供具有掺杂的半导体源极和漏极区域的纳米线FET。为了减少器件可变性，还需要不接力预掺杂的纳米线而是使用未掺杂的纳米线的制造方法。
发明内容
本发明提供了一种具有掺杂的源极和漏极区域的纳米线FET(场效应晶体管)。根据本发明，未掺杂的纳米线形成本发明的FET的沟道区域。使用径向外延以在所述纳米线的选择的区域中形成所述FET源极和漏极。
在本发明的第一方面中，描述了一种半导体结构例如FET包括：单晶纳米线沟道、用于控制通过所述纳米线沟道的电流的栅极、以及形成所述器件的源极和漏极区域的从所述纳米线沟道(或称为纳米线体)沿径向方向延展的掺杂的变厚的区域。
具体而言，本发明的所述半导体结构包括：未掺杂的纳米线沟道、栅极介质、在所述纳米线沟道之下、之上或者周围(all-around)形成的以控制所述纳米线沟道中的电流的栅极导体、以及通过径向晶体生长被加到所述纳米线沟道上以形成源极区域和漏极区域的邻接所述栅极形成的掺杂的半导体区域。
在本发明的一些实施例中，所述栅极导体由所述纳米线存在于其上的导电衬底组成。在所述配置中，所述纳米线沟道是背选通的(gated)。在本发明的另一实施例中，在所述纳米线之上淀积所述栅极导体。在该情况下，所述纳米线是顶选通的。在本发明的又一实施例中，在所述纳米线周围淀积所述栅极导体。这种结构称作周围栅极。
在一个实施例中，被制造到所述纳米线沟道的所述源极和漏极区域包括不同于所述纳米线沟道中包括的化学元素的至少一种化学元素。例如，硅(Si)纳米线可以具有由SiGe合金制造并且使用硼(B)或磷(P)掺杂的源极和漏极区域。
在本发明的第二方面中，描述了用于制造具有纳米线沟道和掺杂的半导体源极和漏极区域的FET的方法。在这些方法中的一者中，在其上形成栅极介质的导电衬底之上设置半导体纳米线。在所述衬底之上均厚(blanket)淀积介质叠层。在介质层中制造暴露部分所述纳米线并设定所述FET的所述栅极长度的接触孔以确定源极和漏极区域。径向原位掺杂的半导体晶体生长填充所述接触孔并形成所述源极和漏极区域。使用化学机械抛光(CMP)以去除在所述介质叠层之上淀积的过量的半导体膜。将接触制造到所述源极和漏极区域以完成器件制造。
在本发明的另一方法中，在主衬底之上形成的绝缘层之上设置使用栅极介质涂敷的半导体纳米线。在所述纳米线之上淀积栅极导体带。在所述栅极导体带的任一侧形成侧壁介质间隔物。去除没有被所述栅极导体或所述侧壁间隔物覆盖的栅极介质区域，使用半导体的径向原位掺杂生长以形成所述源极和漏极区域。
描述了使用硅纳米线和硅处理的本发明的所述方法。也可以使用其它半导体例如Ge或III-V半导体实践所述方法。
附图说明
图1-4是(通过顶视图和截面图)示例了用于制造具有掺杂的半导体源极和漏极区域并且底选通的纳米线FET的基本处理步骤的图示表示；
图5-9是(通过顶视图和截面图)示例了用于制造具有掺杂的半导体源极和漏极区域并且顶选通的纳米线FET的基本处理步骤的图示表示；
图10A-B示出了使用图1-4中所讨论的方法制造的硅p-FET的测量的Id-Vg和Id-Vds特性；以及
图11示出了与具有Schottky接触的纳米线FET的Id-Vg特性重叠的图10的硅p-FET的测量的Id-Vg特性。
具体实施方式
通过参考下列论述，现在将更详细地描述本发明，本发明提供一种具有掺杂的半导体源极和漏极区域的纳米线FET及其制造方法。在该讨论中，参考示例本发明的实施例的各种附图。由于提供本发明的实施例的附图用于示例性的目的，因此未按比例绘制其中包含的结构。
在下列描述中，为了提供本发明的深入理解，阐述了大量的具体的细节，例如，特定的结构、部件、材料、尺寸、处理步骤以及技术。然而，本领域的普通技术人员应了解可以使用不具有这些具体细节的可行的可选的工艺选择来实践本发明。在其它的实例中，没有详细描述公知的结构或处理步骤以避免模糊本发明。
应当理解当作为层、区域或衬底的元素被称为“在另一种元素上”或“在另一种元素之上”时，其可以直接在其它元素上或同样可以存在中间元素。相反，当元素被称为“直接在另一种元素上”或“直接在另一种元素之上”时，则不存在中间元素。还应当理解，当元素被称为“在另一种元素下”或“在另一种元素之下”时，其可以直接在其它元素下或者可以存在中间元素。相反，当元素被称为“直接在另一种元素下”或“直接在另一种元素之下”时，则不存在中间元素。
再次强调，描述了使用硅纳米线和硅处理的本发明的方法。虽然下面提供了这样的描述，但是也可以使用其它半导体材料例如Ge或III-V半导体实践本发明的方法。当使用不包含硅的半导体时，本发明的处理步骤基本相同，除了适于使用的特定半导体的施加的生长温度和掺杂剂种。然而，使用包含硅的半导体材料例如Si、SiGe、Si/SiGe、SiC或SiGeC是优选的。应该注意在本发明中使用所述纳米线的一部分作为器件沟道或体。
在图1-4中示出了基本方法。参考图1A(从上至下视图)和1B(通过图1A中示出的线A-B的截面图)，使用掺杂的硅衬底101(n型或p型)作为开始的半导体衬底。在衬底101上淀积绝缘体膜102例如二氧化硅(SiO2)、硅氧氮化物(SiON)及其多层。当使用背栅极控制沟道时，绝缘体膜102充当栅极介质。在膜102之上淀积第二绝缘体膜103例如氮化硅(Si3N4)。使用膜103作为将在后面解释的氢氟酸(HF)的蚀刻停止层。可以使用的其它栅极介质叠层也需抗HF。例如，可以使用在800℃下退火的氧化铪(HfO2)膜替代层102和103(淀积后(as deposited）的HfO2在100∶1的DHF中的蚀刻速率约为0.7nm/min，并且在800℃退火后变得可忽略不计)。
在膜103之上设置纳米线104。纳米线104意味着高各向异性半导体晶体。在它们的外部结构(例如形态)中反映各向异性。纳米线104是具有非常高的长度L与直径d的纵横比(大于10)的丝状晶体。例如，具有L＝0.1微米到30微米的长度，及d＝100nm到3nm的直径的硅纳米线是典型的。
通过典型地在化学气相淀积(CVD)或等离子体增强化学气相淀积腔内进行的催化生长合成半导体纳米线104。生长温度依赖于使用的半导体和前体。例如，当使用硅烷(SiH4)时，典型地在从约370℃到约500℃的生长温度下生长硅纳米线。对于四氯化硅(SiCl4)，生长温度为从约800℃到约950℃。通过向SiH4中加氯，可以将生长温度升至600℃以上。纳米线104的生长速度依赖于生长腔中的生长温度和气体压力。使用硅纳米线的实例，在1torr的压力和450℃的生长温度下用于使用H2稀释的SiH4(1∶1)的典型的CVD生长速度为约7.6μm/小时。
相信可以通过蒸气-液体-固体(VLS)机制最佳地描述纳米线104的各向异性生长，例如其在E.I.Givargizov，Highly Anisotropic Crystals，Kluwer academic publishers，Norwell MA，1986中被评述。将硅纳米线作为实例，当开始生长时，形成了催化剂-硅液体合金。从气相(例如SiH4额外提供Si，液滴变为Si过饱和的并且过量的硅淀积在固体-液体界面处。结果，液滴从初始的衬底表面上升到生长纳米线晶体的尖端(tip)。如果将该生长温度保持在Si前体的分解温度(如果使用SiH4，约500℃)之下，在纳米线的侧壁上没有硅的淀积发生(即没有径向生长)。结果，发生的唯一生长是由导致各向异性生长的金属催化剂产生的。在本发明的方法中可以采用以形成纳米线104的金属催化剂的实例是金(Au)。
参考图2A(从上至下视图)和2B(通过图2A中示出的线A-B的截面图)，在纳米线104之上通过公知的技术例如CVD均厚淀积包括SiO2膜105和Si3N4膜106的介质叠层。通过蚀刻暴露部分纳米线104的接触孔107限定源极和漏极区域。对于背栅极控制的FET，在接触孔107之间的间隔设定栅极长度。接触孔蚀刻典型地由两个步骤组成。在第一步骤中，相对于SiO2膜105选择性地蚀刻Si3N4膜106。例如，可以使用CH3F(9sccm)、CO2(50sccm)、O2(10sccm)和CHF3(1sccm)的气体混合物的反应离子蚀刻(RIE)以相对于SiO2的高于5∶1的选择性蚀刻Si3N4。第二蚀刻步骤由SiO2膜105的选择性蚀刻组成，该步骤暴露纳米线104。作为实例，可以通过稀释的氟氢酸(DHF)或缓冲的HF执行SiO2膜的选择性去除。膜105的剥离也暴露背栅极介质叠层(例如膜103)。这是选择膜103以抵抗用于剥离膜105的方法的原因。例如，在使用DHF剥离膜105的情况下，膜103可以是LPCVD Si3N4或退火的HfO2，因为在DHF中两种膜均呈现可忽略的蚀刻。
参考图3A(从上至下的视图)和3B(通过图3A中示出的线A-B的截面图1)，在该结构之上外延地生长或淀积匹配纳米线104的半导体材料的半导体材料108。希望仅仅在作为用于生长的模板的纳米线104的暴露的表面之上外延生长。在其它表面之上，半导体材料108是典型的多晶的或无定形的。
半导体材料108也包括用以形成源极和漏极区域的需要的掺杂剂。例如，当使用硅作为半导体材料时，典型地使用硼(B)或铟(In)用于p型掺杂，使用磷(P)或砷(As)用于n型掺杂。在生长期间典型地将该掺杂引入到半导体材料108中(例如原位掺杂)。可以通过几种生长技术例如化学气相淀积(CVD)、分子束外延(MBE)和原子层淀积(ALD)实现半导体材料108的淀积。对于CVD基的工艺，用于硅或硅锗生长的典型前体是硅烷(SiH4)、锗烷(GeH4)、二氯硅烷(SiH2Cl2)和四氯化硅(SiCl4）。对于原位掺杂，使用的典型前体是乙硼烷(B2H6)、膦(PH3)和胂(AsH3)。
在本实施例中，半导体材料108的生长是非选择性的，在意义上为半导体材料108淀积在所有表面上。对于很多半导体，包括硅、锗以及磷化铟，也可以获得选择性生长。当实践选择性生长时，半导体材料108的淀积仅仅发生在纳米线104的表面之上，而不在氧化物或氮化物表面之上。为了获得选择性的硅生长，典型地使用包括氯化物的前体。当使用金属有机前体用于III族(例如三甲基铟TMIn)时，典型地获得磷化铟的选择性生长。
参考图4A(从上至下视图)和4B(通过图4A中示出的线A-B的截面图），施加化学机械抛光(CMP)以从膜106的表面之上去除半导体材料108。膜106作为CMP抛光停止层以便不去除填充接触孔107的半导体材料108。通过CMP去除覆盖半导体材料108，使填充的接触孔110彼此电隔离。还能够使用向填充的接触孔100制造接触的自对准硅化物工艺(在硅的情况下)。更具体而言，在CMP步骤之后，在衬底之上均厚淀积金属例如镍(Ni)、钴(Co)或钛(Ti)。退火衬底以允许金属与接触孔110中的硅反应。在非硅表面之上的金属(例如在膜106之上的金属)保持未反应。然后使用选择性的蚀刻去除未反应的金属，保留在接触孔110中的硅之上的硅化物111。作为实例，在使用Ni的情况下，较低电阻率硅化物相是NiSi。NiSi相在约420℃的退火温度下形成，用于去除未反应的金属的蚀刻化学是H2O2∶H2SO410∶1在65℃下10分钟。
图5到9示出了一种用于制造具有掺杂的半导体源极和漏极区域以及顶选通的纳米线FET的方法。该结构与图1-4中所讨论的结构相似，具有下列的改变：(i)纳米线是顶选通的，(ii)使用栅极介质涂敷纳米线沟道，以及(iii)使用选择性的外延以形成器件的源极和漏极区域。
参考图5A-5C，使用硅衬底201作为起始半导体衬底。应注意到图5A是从上之下视图，图5B是通过图5A中示出的A-B线的截面图，图5C是通过图5A中示出的C-D线的截面图。伴随纳米线沟道的顶选通，衬底201主要作为机械支撑而不需要像在背选通的器件的情况下是导电的。在衬底201上淀积绝缘体膜203例如氮化硅(Si3N4)。根据本发明的该实施例，绝缘体膜203应该是抗DHF的。由于不像图1-4中所讨论的背栅极器件中一样被用作背栅极介质，因此绝缘体膜203的厚度不是关键的。
在绝缘体膜203之上设置纳米线204。如早先讨论的，合成纳米线204。使用栅极介质202涂敷每个纳米线204。例如，在硅纳米线的情况下，使用的典型栅极介质包括二氧化硅(SiO2)或硅氧氮化物(SiON)和氧化铪(HfO2)。也可以使用其它的栅极介质材料。使用常规的硅处理方法在纳米线的表面之上热生长或淀积栅极介质202。在将纳米线204引入到悬浊液中之前典型地进行使用栅极介质202的涂敷。然而，对于某些栅极介质例如热生长的氧化物，可以在膜203之上旋涂其之后使用栅极介质202选择性地涂敷纳米线204。
参考图6A(从上至下视图)、6B(通过图6A中示出的线A-B的截面图1）和6C(通过图6A中示出的线C-D的截面图)，形成器件顶栅极210。首先在衬底之上均厚淀积栅极导体，然后通过光刻和蚀刻构图顶栅极210。作为实例，为了制造多晶硅栅极，首先在衬底之上均厚淀积多晶硅膜。然后在多晶硅膜之上淀积硬掩模211例如SiO2。使用光刻和RIE，将栅极的图形转移到掩模211中。然后使用选择性RIE(例如HBr基的)从栅极介质202和绝缘体膜203之上蚀刻多晶硅膜(除了被掩模211阻挡的地方)。如图6C中可以看到的，顶栅极204，涂敷纳米线沟道204的顶部和侧壁表面，因而导致较好的沟道控制。
参考图7A(从顶向下视图)、7B(通过图7A中示出的线A-B的截面图）和7C(通过图7A中示出的线C-D的截面图)，在顶栅极210的侧壁之上形成间隔物212。使用包括绝缘氧化物、氮化物、氧氮化物、或者其多层的间隔物212以阻止在生长源极和漏极区域期间在顶栅极210上发生的外延。如果源极/漏极外延不包括掺杂，也可以使用间隔物212以偏移(offset)注入。通过淀积和蚀刻形成间隔物212。
参考图8A(从上至下视图)、8B(通过图8A中示出的线A-B的截面图）和8C(通过图8A中示出的线E-F的截面图)，相对于纳米线体选择性地去除没有被顶栅极210和间隔物212所覆盖的栅极介质202部分。使用选择性的外延以延展纳米线204的暴露的部分，沿径向方向形成外延的延展部213，该延展部213形成器件的源极和漏极区域。在生长(例如原位掺杂的外延)期间将掺杂剂引入到外延的延展部213中。既然通过生长增厚纳米线204，也可以通过常规的离子注入引入掺杂剂。应注意到外延的延展部213的掺杂部分形成器件的源极/漏极区域。
为了完成器件的制造，将接触制造到器件的源极区域、漏极区域和栅极。作为实例并且在硅纳米线沟道的情况下，如图9A-9C所示制造自对准的硅化物214，并且在之前已参考图4A-4C进行了解释。应注意到图9A代表从上至下视图，9B代表通过图9A中示出的线A-B的截面图，和9C代表通过图9A中示出的线E-F的截面图。在硅化之后，金属接触被制造到硅化物区域(未示出)。
应该强调术语‘纳米线沟道’涉及上述的纳米线104或204中的任何一者。
提供下列实例以示例本发明的一些方面并且示出本发明的一些优点。
实例
使用图1-4中所讨论的方法，制造具有掺杂的硅源极和漏极区域的硅纳米线FET。
纳米线合成包括下列工艺步骤：在洁净的硅(111)衬底上蒸发2nm厚的金(Au)膜。然后将衬底引入到UHV-CVD腔并在500℃下退火10分钟。在500℃下的退火使得薄金膜团聚成小的金滴。使用这些金滴作为用于纳米线生长的催化剂。降低衬底温度到420℃，其为生长温度。当硅烷(SiH4)被引入到腔中时，生长开始。在生长期间将硅烷压力保持在2torr。设定生长时间以生长约10微米长的纳米线。平均纳米线直径约为25nm。
在碘化钾和碘(KI/I2)溶液中选择性地刻蚀金催化剂。将衬底的一部分(具有纳米线)置于具有乙醇的瓶中。将该瓶置于超声波浴器中两分钟以从衬底释放纳米线并形成悬浊液。然后过滤悬浊液以去除残留物。
使用重掺杂的硅晶片作为硅纳米线的主衬底。首先在该衬底上生长2nm厚的热氧化物，并在该热氧化物之上淀积15nm厚的低压CVD氮化硅。然后在主晶片之上旋涂纳米线悬浊液。在纳米线之上淀积20nm厚的等离子体增强(PECVD)SiO2膜，随后淀积50nm厚的PECVD Si3N4膜。通过光刻和RIE形成到纳米线的接触孔。
在将主晶片装载到用于源极/漏极外延的UHV-CVD生长腔之前，执行RCA清洁及随后的100∶1的DHF沉浸(dip)。生长温度为540℃。使用硅烷和乙硼烷(B2H6)以生长具有约1E21cm-3的硼浓度的原位掺杂的硅。硅的生长是非选择性的。
使用化学机械抛光以从PECVD Si3N4膜之上去除过量的硅。在IC1000P/Suba IV衬垫叠层上在47℃下使用硅石浆抛光晶片。下降力为3PSI。
通过在晶片之上淀积均厚的9nm厚的Ni膜形成硅化镍接触。在镍淀积之前施加60秒100∶1的DHF沉浸。在420℃下RTA退火晶片5秒以形成NiSi。使用王水刻蚀(H2O∶HCl∶HNO3 4∶5∶1 40℃30分)选择性蚀刻未反应的镍。
图10A-10B示出了如以上略述制造的纳米线p-FET的测量的Id-Vg和Id-Vds特性，图11示出了与具有Schottky(镍)接触的纳米线FET的Id-Vg特性重叠的图10的硅p-FET的测量的Id-Vg特性。注意到由于Ni接触可以提供空穴和电子，因此Schottky接触FET呈现出双极特性。掺杂的硅源极和漏极器件的测量的Id-Vg迹线的电子支流(对正的Vg)被完全抑制。这清楚地表明了掺杂的硅源极和漏极器件具有的优点超过了Schottky接触源极和漏极器件。
虽然相对于其优选的实施例具体地示出和描述了本发明，但是本领域的技术人员应该理解可能做出在形式和细节中的前述和其它的变化而不背离本发明的精神和范围。因此旨在本发明不局限于所描述和示例的精确的形式和细节，而是落入所附权利要求的范围。

Claims (20)

1.一种场效应晶体管(FET)包括：
半导体纳米线沟道；
栅极，用于控制所述纳米线沟道中的电流；以及
源极区域和漏极区域，邻接所述栅极，其中所述源极和漏极区域包括掺杂原子，并且从所述半导体纳米线沟道沿径向取向延展。
2.根据权利要求1的场效应晶体管，其中所述半导体纳米线沟道是未掺杂的。
3.根据权利要求1的场效应晶体管，还包括在所述半导体纳米线沟道与所述栅极之间的栅极介质。
4.根据权利要求1的场效应晶体管，其中所述源极和所述漏极区域包括不同于所述半导体纳米线沟道的材料的至少一种材料。
5.根据权利要求1的场效应晶体管，其中所述源极和所述漏极区域是外延和模拟的所述半导体纳米线沟道晶体模板。
6.根据权利要求1的场效应晶体管，还包括位于所述源极与所述漏极之上的金属-半导体合金。
7.根据权利要求6的场效应晶体管，其中所述半导体纳米线沟道是硅纳米线以及其中金属-半导体合金是镍-硅化物。
8.根据权利要求6的场效应晶体管，其中所述半导体纳米线沟道是锗纳米线以及其中金属-半导体合金是镍-锗化物。
9.根据权利要求1的场效应晶体管，其中所述纳米线沟道是底选通的。
10.根据权利要求1的所述场效应晶体管，其中所述纳米线沟道是顶选通的。
11.根据权利要求3的场效应晶体管，其中所述栅极介质位于所述半导体纳米线沟道的表面上。
12.一种形成半导体结构的方法，包括以下步骤：
在导电衬底之上形成栅极介质；
在所述栅极介质之上设置纳米线；
在所述纳米线之上淀积介质叠层；
在所述介质叠层中形成接触孔以暴露所述纳米线的选择的区域；以及
通过径向外延加厚所述暴露的纳米线，其中外延包括掺杂以形成源极和漏极区域。
13.根据权利要求12的方法，还包括化学机械抛光(CMP)以电隔离所述源极区域与所述漏极区域。
14.根据权利要求12的所述方法，还包括：
均厚淀积金属；
通过退火反应所述金属与半导体；以及
蚀刻未反应的金属以在所述源极和漏极区域之上形成金属-半导体合金。
15.根据权利要求12的方法，其中所述外延是非选择性的。
16.根据权利要求12的方法，其中所述外延相对于非半导体表面是选择性的。
17.根据权利要求12的方法，其中所述设置所述纳米线包括使用金催化剂。
18.一种形成半导体结构的方法，包括以下步骤：
在主衬底之上形成绝缘层；
在所述绝缘层之上分散纳米线；
在所述纳米线上淀积栅极介质；
在所述栅极介质的一部分上形成顶栅极；
在所述顶栅极的侧壁上形成间隔物；
去除所述栅极介质的未被所述顶栅极和所述间隔物覆盖的部分以暴露所述纳米线的一部分；以及
通过径向外延加厚所述暴露的纳米线。
19.根据权利要求18的方法，其中所述外延包括原位掺杂。
20.根据权利要求18的方法，还包括使用掺杂剂的注入。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972235A (zh) * 2013-01-28 2014-08-06 国际商业机器公司 电子器件及其形成方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080121987A1 (en) * 2006-11-06 2008-05-29 Yijian Chen Nanodot and nanowire based MOSFET structures and fabrication processes
US7999248B2 (en) * 2007-03-26 2011-08-16 University Of Pittsburgh-Of The Commonwealth System Of Higher Education Ultrahigh density patterning of conducting media
US7981772B2 (en) * 2008-12-29 2011-07-19 International Business Machines Corporation Methods of fabricating nanostructures
US7884004B2 (en) 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8384065B2 (en) * 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8129247B2 (en) * 2009-12-04 2012-03-06 International Business Machines Corporation Omega shaped nanowire field effect transistors
US8143113B2 (en) 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8097515B2 (en) * 2009-12-04 2012-01-17 International Business Machines Corporation Self-aligned contacts for nanowire field effect transistors
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8008146B2 (en) * 2009-12-04 2011-08-30 International Business Machines Corporation Different thickness oxide silicon nanowire field effect transistors
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
CN101783367B (zh) * 2010-02-11 2012-10-17 复旦大学 一种基于三五族元素的纳米线mos晶体管及其制备方法
US8415220B2 (en) * 2010-02-22 2013-04-09 International Business Machines Corporation Constrained oxidation of suspended micro- and nano-structures
US8399314B2 (en) * 2010-03-25 2013-03-19 International Business Machines Corporation p-FET with a strained nanowire channel and embedded SiGe source and drain stressors
US8324940B2 (en) 2010-04-13 2012-12-04 International Business Machines Corporation Nanowire circuits in matched devices
US8361907B2 (en) 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8324030B2 (en) 2010-05-12 2012-12-04 International Business Machines Corporation Nanowire tunnel field effect transistors
US8420455B2 (en) 2010-05-12 2013-04-16 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8445337B2 (en) 2010-05-12 2013-05-21 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8519479B2 (en) 2010-05-12 2013-08-27 International Business Machines Corporation Generation of multiple diameter nanowire field effect transistors
US8298881B2 (en) 2010-06-28 2012-10-30 International Business Machines Corporation Nanowire FET with trapezoid gate structure
US8835231B2 (en) 2010-08-16 2014-09-16 International Business Machines Corporation Methods of forming contacts for nanowire field effect transistors
US8536563B2 (en) 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US8247319B1 (en) 2011-02-07 2012-08-21 International Business Machines Corporation Method to enable the process and enlarge the process window for silicide, germanide or germanosilicide formation in structures with extremely small dimensions
US8685823B2 (en) 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device
WO2013095656A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Common-substrate semiconductor devices having nanowires or semiconductor bodies with differing material orientation or composition
CN103854971B (zh) * 2012-12-04 2016-10-05 中芯国际集成电路制造(上海)有限公司 纳米线的制造方法、纳米线场效应晶体管的制造方法
WO2014142950A1 (en) * 2013-03-15 2014-09-18 Intel Corporation Nanowire transistor fabrication with hardmask layers
US9209086B2 (en) 2013-07-22 2015-12-08 Globalfoundries Inc. Low temperature salicide for replacement gate nanowires
US9184269B2 (en) * 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
US11404325B2 (en) 2013-08-20 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon and silicon germanium nanowire formation
US9048301B2 (en) 2013-10-16 2015-06-02 Taiwan Semiconductor Manufacturing Company Limited Nanowire MOSFET with support structures for source and drain
CN104241334A (zh) * 2014-07-31 2014-12-24 上海华力微电子有限公司 无结晶体管
KR101566313B1 (ko) * 2014-09-05 2015-11-05 한국과학기술원 반도체 장치의 제조방법
US9318553B1 (en) 2014-10-16 2016-04-19 International Business Machines Corporation Nanowire device with improved epitaxy
CN105990107B (zh) * 2015-03-06 2018-10-09 武汉理工大学 掺杂磷的n型锗纳米线的低温低压生长及拉曼光谱表征方法
US10014373B2 (en) 2015-10-08 2018-07-03 International Business Machines Corporation Fabrication of semiconductor junctions
FR3046243B1 (fr) * 2015-12-24 2017-12-22 Commissariat Energie Atomique Capteur nw-fet comportant au moins deux detecteurs distincts a nanofil de semi-conducteur
US10446664B1 (en) 2018-03-20 2019-10-15 International Business Machines Corporation Inner spacer formation and contact resistance reduction in nanosheet transistors

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100331844B1 (ko) * 1998-02-12 2002-05-10 박종섭 씨모스소자
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
DE10056868A1 (de) * 2000-11-16 2002-05-29 Advanced Micro Devices Inc Halbleiterbauteil mit verringerter Leitungskapazität und verringertem Übersprechrauschen
US6475874B2 (en) * 2000-12-07 2002-11-05 Advanced Micro Devices, Inc. Damascene NiSi metal gate high-k transistor
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7067867B2 (en) * 2002-09-30 2006-06-27 Nanosys, Inc. Large-area nonenabled macroelectronic substrates and uses therefor
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6872606B2 (en) * 2003-04-03 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with raised segment
US6897098B2 (en) * 2003-07-28 2005-05-24 Intel Corporation Method of fabricating an ultra-narrow channel semiconductor device
JP4595326B2 (ja) * 2004-01-09 2010-12-08 ソニー株式会社 マイクロロッドトランジスタの製造方法、回路基板の製造方法および電子応用装置の製造方法
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
KR100626383B1 (ko) * 2004-08-16 2006-09-20 삼성전자주식회사 부분적으로 높여진 소오스/드레인을 가지는 트랜지스터 및그 제조방법
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
US7332439B2 (en) * 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US20070246784A1 (en) 2004-10-13 2007-10-25 Samsung Electronics Co., Ltd. Unipolar nanotube transistor using a carrier-trapping material
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
US7307271B2 (en) * 2004-11-05 2007-12-11 Hewlett-Packard Development Company, L.P. Nanowire interconnection and nano-scale device applications
US7569503B2 (en) * 2004-11-24 2009-08-04 Nanosys, Inc. Contact doping and annealing systems and processes for nanowire thin films
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7202117B2 (en) * 2005-01-31 2007-04-10 Freescale Semiconductor, Inc. Method of making a planar double-gated transistor
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
KR101100887B1 (ko) * 2005-03-17 2012-01-02 삼성전자주식회사 박막 트랜지스터, 박막 트랜지스터 표시판 및 그 제조 방법
US7170120B2 (en) * 2005-03-31 2007-01-30 Intel Corporation Carbon nanotube energy well (CNEW) field effect transistor
US7426000B2 (en) * 2005-04-14 2008-09-16 Samsung Electronics Co., Ltd. Transistor, display device including the same, and manufacturing method thereof
US7341915B2 (en) * 2005-05-31 2008-03-11 Freescale Semiconductor, Inc. Method of making planar double gate silicon-on-insulator structures
WO2006132659A2 (en) * 2005-06-06 2006-12-14 President And Fellows Of Harvard College Nanowire heterostructures
US7265008B2 (en) * 2005-07-01 2007-09-04 Synopsys, Inc. Method of IC production using corrugated substrate
KR100630764B1 (ko) * 2005-08-30 2006-10-04 삼성전자주식회사 게이트 올어라운드 반도체소자 및 그 제조방법
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US20080014689A1 (en) * 2006-07-07 2008-01-17 Texas Instruments Incorporated Method for making planar nanowire surround gate mosfet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103972235A (zh) * 2013-01-28 2014-08-06 国际商业机器公司 电子器件及其形成方法

Also Published As

Publication number Publication date
US20090311835A1 (en) 2009-12-17
JP5273972B2 (ja) 2013-08-28
JP2008072107A (ja) 2008-03-27
US20080061284A1 (en) 2008-03-13
US20120190155A1 (en) 2012-07-26
US7999251B2 (en) 2011-08-16
US8153494B2 (en) 2012-04-10

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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
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WD01 Invention patent application deemed withdrawn after publication

Open date: 20080319