CN100442464C - 半导体器件制造方法 - Google Patents

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Abstract

本发明的半导体器件制造方法包括如下步骤：在半导体衬底34上形成栅电极54p；在栅电极54p两侧的半导体衬底34中形成源极/漏极扩散层64p；在源极/漏极扩散层64p中埋入硅锗层100b；在硅锗层100b的上部形成非晶层101；在非晶层101上形成镍膜66；以及进行热处理以使镍膜66与非晶层101互相反应从而在硅锗层100b上形成硅化物膜102b。由于在与镍膜66反应的非晶层101中没有晶界，因此硅化均匀进行。由于非晶层101中没有晶面，从而可防止形成尖峰状的Ni(Si1-xGeN)2晶体。因此，即便当通过使用薄镍膜66硅化硅锗层100b时，也可以具有低薄层电阻，并且可以抑制结漏电流。

Description

半导体器件制造方法
技术领域
本发明涉及一种半导体器件制造方法，更具体地说，涉及一种通过利用镍进行硅化的半导体器件制造方法。
背景技术
称为SALICIDE(自对准硅化物)工艺作为一项制作低阻栅电极以及源极/漏极扩散层的技术而为人们所知。
在SALICIDE工艺中，主要使用钴(Co)作为将与硅反应的金属材料(参见专利参考文献1)。
近来，随着半导体器件逐渐微化，栅极长度趋向于越来越短。
在使用钴膜硅化栅极长度非常短的栅电极时，人们已经确认栅电极电阻的分散(scatter)急剧增加的现象。
由于当栅电极的栅极长度非常短时，与这种钴硅化物相比，镍硅化物具有使栅电极电阻的分散非常小的优点，从而镍硅化物受到极大关注。
另一方面，PMOS晶体管的载流子(空穴)迁移率低于NMOS晶体管的载流子(电子)迁移率。当简单形成PMOS晶体管时，通常PMOS晶体管无法具有足够高的运行速度。
于是人们提出一种技术，其中将硅锗层(Si1-xGex层)埋入PMOS晶体管的源极/漏极区以施加压缩应变至PMOS晶体管的沟道区，由此提高PMOS晶体管中载流子(空穴)的迁移率，进而提高PMOS晶体管的运行速度(参见专利参考文献2)。
以下参考文献公开了本发明的背景技术。
[专利参考文献1]
日本特开平No.Hei 9-251967的说明书
[专利参考文献2]
美国专利No.6621131的说明书
[专利参考文献3]
日本特开平No.2002-237466的说明书
[专利参考文献4]
日本特开平No.2001-53027的说明书
[非专利参考文献1]
J.Seger等人，“单晶和多晶Si1-xGex上NiSi1-uGeu形态的不稳定性(Morphological instability of NiSil-uGeu on single-crystal and polycrystallineSi1-xGex)”，J.Appl.Phys.，96卷，No.4，1919-1928页(2004)
[非专利参考文献2]
Anne Lauwers等人，“镍硅化物的材料形貌、电子特性及可量测性接近0.13μm以下的技术(Materials aspects，electrical performance，and scalabilityof Ni silicide towards sub-0.13μm technologies)”，J.Vac.Sci.Technol.，B，19卷，No.6，2026-2037页(2001)
随着半导体器件逐渐微化和集成化，源极/漏极扩散层的结深越来越小。必须形成更薄的镍硅化物膜。当形成厚硅化物膜时，源极/漏极扩散层的结与硅化物膜之间的电场变强，从而使结漏电流增加。
但是，当将薄镍膜简单用于硅化硅锗层时，常导致薄层电阻增加。当将薄镍膜简单用于硅化硅锗层时，在硅化物膜下方、向下至源极/漏极扩散层的结附近形成尖峰(spike)状的Ni(Si1-xGex)2晶体，这常会增加结漏电流。
发明内容
本发明的目的是提供一种半导体器件制造方法，即便当使用薄镍膜硅化硅锗层时，该方法也可以抑制薄层电阻和结漏电流的增加。
按照本发明的一个方案，提供一种半导体器件制造方法，包括如下步骤：在半导体衬底上形成栅电极；在该栅电极两侧的半导体衬底中形成源极/漏极扩散层；在该栅电极中两侧的源极/漏极扩散层中形成凹槽；在该凹槽中埋入硅锗层；在该硅锗层的上部形成非晶层；在该非晶层上形成镍膜；以及进行热处理以使该镍膜与该非晶层互相反应从而在该硅锗层上形成硅化物膜。
按照本发明，在硅锗层上形成非晶层，并且因此所形成的非晶层与镍膜反应从而形成镍硅化物膜。由于在与镍膜反应的非晶层中没有晶界，因此硅化均匀进行。均匀进行的硅化可以防止在硅锗层上生成不存在镍硅化物的区域。由于非晶层中没有晶面，因此可防止形成尖峰状的Ni(Si1-xGex)2晶体。因此，按照本发明，即便当通过使用薄镍膜硅化硅锗层时，也可以具有低薄层电阻，并且可以抑制结漏电流。此外，按照本发明，通过埋入源极/漏极扩散区的硅锗层将压缩应变施加至沟道区，从而可提高PMOS晶体管的运行速度。因此，本发明可提供具有良好电特性的半导体器件。
附图说明
图1为在使用薄镍膜硅化硅锗层时热处理温度、Ge成分比以及薄层电阻之间的关系的图表。
图2A和图2B为形成不存在硅化物的区域的机制的概念视图。
图3为镍硅化物膜的SEM图像的平面图(部分1)。
图4为镍硅化物膜的SEM图像的平面图(部分2)。
图5为示出形成的尖峰状Ni(Si1-xGex)2晶体的截面图。
图6A至图6E为说明本发明原理的截面图。
图7为通过按照本发明的制造方法所形成的镍硅化物膜的SEM图像的平面图。
图8A至图8E为说明非晶层太厚的情况的截面图。
图9A至图9E为说明非晶层太薄的情况的截面图。
图10为按照本实施例的半导体器件的截面图，该图说明该半导体器件的结构。
图11A至图11C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分1)。
图12A至图12C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分2)。
图13A至图13C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分3)。
图14A至图14C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分4)。
图15A至图15C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分5)。
图16A至图16C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分6)。
图17A至图17C为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分7)。
图18A至图18B为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分8)。
图19A至图19B为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分9)。
图20A至图20B为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分10)。
图21A至图21B为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分11)。
图22为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分12)。
图23为在半导体器件制造方法的步骤中按照本发明第一实施例的半导体器件的截面图，该图说明该方法(部分13)。
图24为热处理温度与薄层电阻之间的关系的图表。
图25A至图25B为在半导体器件制造方法的步骤中按照本发明第二实施例的半导体器件的截面图，该图说明该方法(部分1)。
图26A至图26B为在半导体器件制造方法的步骤中按照本发明第二实施例的半导体器件的截面图，该图说明该方法(部分2)。
图27A至图27B为在半导体器件制造方法的步骤中按照本发明第二实施例的半导体器件的截面图，该图说明该方法(部分3)。
图28为在半导体器件制造方法的步骤中按照本发明第二实施例的半导体器件的截面图，该图说明该方法(部分4)。
图29A至图29B为在半导体器件制造方法的步骤中按照本发明第三实施例的半导体器件的截面图，该图说明该方法(部分1)。
图30A至图30B为在半导体器件制造方法的步骤中按照本发明第三实施例的半导体器件的截面图，该图说明该方法(部分2)。
图31为在半导体器件制造方法的步骤中按照本发明第三实施例的半导体器件的截面图，该图说明该方法(部分3)。
图32为在半导体器件制造方法的步骤中按照本发明第三实施例的半导体器件的截面图，该图说明该方法(部分4)。
具体实施方式
[本发明原理]
将参照附图说明本发明的原理。
图1为在利用薄镍膜硅化硅锗层时热处理温度、Ge成分比以及薄层电阻之间的关系的图表。更具体地说，在硅化中，于(100)硅衬底上形成硅锗层(Si1-xGex层)，在硅锗层上形成20nm厚的Ni膜，并且进行30秒热处理以使硅锗层与Ni膜互相反应而形成硅化物膜。非专利参考文献1说明了图1的图表。水平轴示出硅化的热处理温度，而垂直轴示出薄层电阻。□标记表示Ge成分比X为0的情况，△标记表示Ge成分比X为0.06的情况，
Figure C20051010711200081
标记表示Ge成分比X为0.11的情况，
Figure C20051010711200082
标记表示Ge成分比X为0.23的情况，以及▲标记表示Ge成分比X为0.30的情况。
参见图1，随着Ge成分比X变大，薄层电阻显著增加的热处理温度趋向于降低。
基于此，发现当硅锗层被埋入源极/漏极扩散层和形成于栅电极上，以及使用镍膜简单硅化硅锗层时，源极/漏极扩散层和栅电极的薄层电阻增加。
使用镍膜硅化硅锗膜时镍硅化物膜的薄层电阻增加可归因于硅化物凝聚(cohere)、以及不存在硅化物的区域的形成。
图2A和图2B为形成不存在硅化物的区域的机制的概念视图。
在硅锗层10上形成镍膜，并进行热处理以使硅锗层10与镍膜互相反应。然后，如图2A和图2B所示，在硅锗层10上形成Ni(Si1-xGex)晶粒12a。随着热处理的进行，作为硅锗层10和晶粒12a组成原子的Si、Ge以及Ni沿晶粒12a之间的界面(晶粒边界)、晶粒12a与硅锗层10之间的界面、以及晶粒12a的表面扩散。特别是Ge扩散。晶粒12a的形状变为能量稳定的球形。然后，在硅锗层10的表面形成不存在晶粒12a，即不存在硅化物的区域14。这种现象称作凝聚(agglomeration)。如上所述，当使用镍膜简单硅化硅锗层时，形成不存在构成镍硅化物膜12的晶粒的区域14，并且薄层电阻增加。
如以上参照图1所述，当在硅锗层上形成20nm厚的镍膜，并且镍膜被硅化时，镍硅化物的厚度约为45nm。近来，半导体器件逐渐微化和集成化，而对于65nm节点(node)技术而言，源极/漏极扩散层的结深必须在90nm以下。为使源极/漏极扩散层的结深在90nm以下，镍硅化物膜的厚度必须为26nm或以下。这是因为当镍硅化物膜的厚度太大时，强电场被施加于源极/漏极扩散层的结区域与镍硅化物膜之间的区域，这导致漏电流增加。为使镍硅化物膜的厚度为26nm或以下，必须将待形成于硅锗层上的Ni膜的厚度设定为12nm或以下。
图3为硅化物膜的SEM(扫描电子显微镜)图像的平面图，该硅化物膜的形成步骤如下：在硅锗层上形成10nm厚的镍膜，进行第一温度的热处理以使硅锗层与镍膜反应而形成镍硅化物膜，通过按顺序使用APM(氨-过氧化氢混合物)液和SPM(硫酸-过氧化氢混合物)液蚀刻去除未反应的镍膜，然后进行高于第一温度的第二温度的热处理。
形成图3所示样品的具体步骤如下。在(100)硅衬底上，形成Ge成分比X为0.24的硅锗层(Si1-xGex层)。然后，在硅锗层上按顺序形成10nm厚的镍膜和10nm厚的TiN膜。接着，进行30秒400℃的热处理(第一热处理)以使硅锗层与镍膜反应，并形成镍硅化物(Ni(Si1-xGex)膜)。然后，通过按顺序使用APM液和SPM液蚀刻去除未反应的镍膜。APM液为混合氨、过氧化氢以及水的化学液。SPM液为混合硫酸和过氧化氢的化学液。进一步进行30秒500℃的热处理(第二热处理)。通过SEM观察如此形成的镍硅化物膜，获得如图3所示的SEM图像。
图3中，在较暗部分14处不存在镍硅化物膜12，并且暴露出硅锗层10的表面(参见图2A和图2B)。
如图3所示，当如上所述形成镍硅化物膜12时，形成大量不存在镍硅化物膜的部分14，因此硅化物膜不具有良好的质量。测量图3所示的镍硅化物膜的薄层电阻，该薄层电阻为24欧姆/方块(Ω/square)。
图4为硅化物膜的SEM图像的平面图，该硅化物膜的形成步骤如下：在硅锗层上形成10nm厚的镍膜，进行热处理以使硅锗层与镍膜反应而形成镍硅化物膜，以及通过使用SPM液蚀刻去除未反应的镍膜。也就是说，图4为硅化物膜的SEM图像的平面图，该硅化物膜的形成步骤如下：在硅锗层上形成10nm厚的镍膜，进行第一温度的热处理以使硅锗层与镍膜反应而形成镍硅化物膜，通过单独使用SPM液蚀刻去除未反应的Ni膜，并且不进行高于第一温度的温度的热处理。
形成图4所示的样品的具体处理如下。在(100)硅衬底上，形成Ge成分比X为0.24的硅锗层(Si1-xGex层)。然后，在硅锗层上按顺序形成10nm厚的镍膜和10nm厚的TiN膜。然后，进行30秒400℃的热处理以使硅锗层与镍膜反应，并形成镍硅化物。然后，通过使用SPM液蚀刻去除未反应的镍膜。未进行使用APM液的化学液处理。在已经蚀刻去除未反应的镍膜之后，未进行30秒500℃的热处理。通过SEM观察如此形成的镍硅化物膜，获得如图4所示的SEM图像。
如图4所示，当如上所述形成镍硅化物膜12时，不存在镍硅化物膜的部分14数量减少并且尺寸下降。
基于以上所述，通过不使用APM液化学处理并且不在500℃下进行高温热处理，不存在镍硅化物膜的部分14数量减少并且尺寸下降。
测量图4所示的镍硅化物膜12的薄层电阻，该薄层电阻为12欧姆/方块。发现如此形成的镍硅化物12的薄层电阻降低。
但是，与实际的半导体器件的源极/漏极区以及栅电极的尺寸相比，不能说图4中所有不存在镍硅化物膜的部分14的尺寸不够小。因此，在半导体器件制造中，当不存在镍硅化物膜的部分14位于源极/漏极区和栅电极上时，源极/漏极上的接触电阻和栅极线(line)的电阻增加。因而，为了高产量制造具有良好电特性的半导体器件，重要的是不形成不存在镍硅化物膜的部分14。
当硅锗层埋入硅衬底时，在该硅锗层上形成薄镍膜，进行硅化热处理，沿形成硅锗层的晶体的(111)面形成尖峰状的Ni(Si1-xGex)2晶体。
图5为示出沿形成硅锗层的晶体的(111)面所形成的尖峰状Ni(Si1-xGex)2晶体的截面图。图5为通过使用STEM(扫描透射电子显微镜)观察到的暗场像。在观察到衍射波和散射波的暗场像中，存在硅化物的部分显示为亮色。图5中的虚线表示形成硅锗层的晶体的(111)面。
图5所示样品的形成步骤如下。首先，在(100)硅衬底8上形成栅电极16，并且在(100)硅衬底8与栅电极16之间形成有栅绝缘膜。接着，在栅电极16两侧的硅衬底8中埋入硅锗层10。然后，在硅锗层10上形成12nm厚的镍膜。随后，进行30秒400℃的热处理以使硅锗层与镍膜反应而形成镍硅化物膜。然后，蚀刻去除未反应的镍膜。接着，进行30秒500℃的热处理。
如图5所示，在镍硅化物膜12的底部pf，沿形成硅锗层10的晶体的(111)面形成尖峰状的Ni(Si1-xGex)2晶体18。
如上所述，当通过使用薄镍膜简单硅化硅锗层10时，沿硅锗层10的晶面形成尖峰状的Ni(Si1-xGex)晶体18。在镍硅化物膜12下方形成尖峰状的Ni(Si1-xGex)2晶体18，有时甚至到达源极/漏极扩散层(未示出)的结附近，并且结漏电流增加。
本申请的发明人经过认真研究，获得一个构思：使硅锗层的上部为非晶态，从而在硅锗层的上部形成非晶硅锗的非晶层，并且非晶层与镍层反应从而形成镍硅化物膜。
图6A至图6E为说明本发明原理的截面图。
首先，在形成于(100)硅衬底(未示出)中的沟槽(未示出)中形成具有例如硼等掺杂剂的硅锗(Si1-xGex)层10(见图6A)。
然后，将离子注入硅锗层10的上部以使硅锗层10的上部非晶化。在硅锗层10的上部形成非晶硅锗的非晶层20(见图6B)。
接着，在非晶层20上形成例如10nm厚的镍膜22(见图6C)。
然后，进行热处理以使硅锗层10与镍膜22互相反应。如图6D和图6E所示，硅化逐渐进行，并且当非晶层20的硅化完成时，即硅化物层24的下表面到达硅锗层10的上表面时，停止热处理。在热处理的早期阶段(见图6D)，形成Ni2(Si1-xGex)相的镍硅化物膜24，而最后形成Ni(Si1-xGex)相的镍硅化物膜24(见图6E)。在热处理的早期阶段形成Ni2(Si1-xGex)相的镍硅化物膜24，这是因为Ni的供应量相对于Si和Ge的供应量更大。因此，在硅锗层10上形成镍硅化物膜24。
按照本发明，由于在与镍膜反应的非晶层20中，即非晶态的部分硅锗层20中不存在晶界，因此硅化均匀进行。均匀进行的硅化防止产生不存在镍硅化物的区域14(见图2B)。由于在非晶态的部分硅锗层20中没有晶面，从而可防止形成尖峰状的Ni(Si1-xGex)2晶体。因此，按照本发明，即使当使用薄镍膜硅化硅锗层从而形成镍硅化物膜时，也可以具有低薄层电阻，并且可以抑制结漏电流。
图7为通过按照本发明的制造方法所形成的镍硅化物膜的SEM图像的平面图。
当如图6A至图6E所示形成镍硅化物膜12时，在图7所示的镍硅化物膜12中不形成不存在镍硅化物的部分。
测量图7所示的镍硅化物膜12的薄层电阻，该薄层电阻为12欧姆/方块。
基于以上所述，可以发现如图6A至图6E所示形成镍硅化物膜12，由此镍硅化物膜12可以具有很高质量和低薄层电阻。
当非晶层12的厚度太大时，发生如下情况。
图8A至图8E为说明非晶层太厚的情况的截面图。
首先，在形成于硅衬底(未示出)中的沟槽(未示出)中形成具有注入或共掺杂的例如硼等掺杂剂的硅锗层10(参见图8A)。
然后，将离子注入硅锗层10的上部以使硅锗层的上部非晶化。将离子注入的加速能设定为相对较高，从而在硅锗层的上部形成相对较厚的非晶层20。形成例如40nm厚的非晶层20。
接着，在非晶层20上形成镍膜22。
接着，进行热处理以使硅锗层10与镍层22互相反应。如图8D和图8E所示，硅化逐渐进行。在热处理的早期阶段(参见图8D)，形成Ni2(Si1-xGex)相的镍硅化物膜24，而最后形成Ni(Si1-xGex)相的镍硅化物膜24(见图8E)。由于非晶层20相对于镍膜22的厚度太厚，因此非晶层20残留在镍硅化物膜24的下方。
在非晶层20中，例如硼等掺杂剂没有被激活，并且镍硅化物膜24与硅锗层10之间的电阻变高。因此，太厚的非晶层20使得不可能制造具有良好电特性的晶体管。
另一方面，当非晶层20太薄时，发生如下情况。
图9A至图9E为说明非晶层的厚度太小的情况的截面图。
首先，在形成于硅衬底(未示出)中的沟槽(未示出)中形成具有注入或共掺杂的掺杂剂的硅锗层10。
然后，将离子注入该硅锗层10的上部以使硅锗层的上部非晶化。将离子注入的加速能设定为相对较低，从而在硅锗层上形成相对较薄的非晶层20。形成例如10nm厚的非晶层20。
接着，在非晶层20上形成镍膜22。
然后，进行热处理以使硅锗层10与镍层22互相反应。由于非晶层20相对于镍膜22的厚度太薄，因此未非晶化的部分硅锗层10，即甚至硅锗层10也被硅化。因此沿硅锗层10的(111)面生长尖峰状的Ni(Si1-xGex)2晶体。
因此，当非晶层20太薄时，在镍硅化物膜24下方形成尖峰状的Ni(Si1-xGex)2晶体26。在这种情况下，源极/漏极扩散层的结与镍硅化物膜24、26之间的距离变小，并且源极/漏极扩散层的结与镍硅化物膜24、26之间的区域中的电场变强，这将增加结漏电流。
因此，必须适当设置非晶层20的厚度，以免非晶层20太薄或太厚。
[第一实施例]
将参照图10至图24说明按照本发明第一实施例的半导体器件以及制造该半导体器件的方法。图10为按照本实施例的半导体器件的截面图，该图说明该半导体器件的结构。
(半导体器件)
首先，将参照图10说明按照本实施例的半导体器件的结构。
图10中，图的左侧表示NMOS晶体管形成区96，图的右侧表示PMOS晶体管形成区98。
在硅衬底34中形成用于限定器件区的器件隔离区46。在形成有器件隔离区46的硅衬底34中形成阱(未示出)。
在NMOS晶体管形成区96中，在形成有阱的硅衬底34上，形成多晶硅膜的栅电极54n，并且在硅衬底34与栅电极54n之间形成二氧化硅膜的栅极绝缘膜52。
在栅电极54n上，形成NiSi的镍硅化物膜72a。镍硅化物膜72a的膜厚为例如20nm或以下。
在上面形成有镍硅化物膜72a的栅电极54n侧壁上，形成由二氧化硅膜55和氮化硅膜57构成的双层结构的侧壁绝缘膜60。
在栅电极54n两侧的硅衬底34中，形成源极/漏极扩散层64n，该源极/漏极扩散层64n具有构成延伸源极/漏极结构的延伸区的浅杂质扩散区58n、用于使延伸区电阻下降的杂质扩散区59n、以及深杂质扩散区62n。
在源极/漏极扩散层64n上，形成NiSi的镍硅化物膜72b。镍硅化物膜72b的膜厚为例如20nm或以下。
因此，在NMOS晶体管形成区96中的硅衬底34上，形成包括栅电极54n和源极/漏极扩散层64n的NMOS晶体管2。
在PMOS晶体管形成区98中，在形成有阱的硅衬底34上，形成多晶硅膜的栅电极54p，并且在硅衬底34与栅极54p之间形成有二氧化硅膜的栅极绝缘膜52。栅电极54p进一步包括多晶硅膜上的Si1-xGex层(硅锗层)100a，其中成分比X的范围为0＜X＜1。Si1-xGex层100a的成分为例如Si0.76Ge0.24。在栅电极54p的Si1-xGex层100a上，形成成分比X的范围为0＜X＜1的NiSi1-xGex的镍硅化物膜102a。形成镍硅化物膜102a的NiSi1-xGex的Ni与Si1-xGex的成分比为1∶1。具体说来，镍硅化物膜102a的成分为例如NiSi0.76Ge0.24。镍硅化物膜102a的膜厚为例如20nm或以下。
在上面形成有镍硅化物膜102a的栅电极54p侧壁上，形成由二氧化硅膜55和氮化硅膜57构成的双层结构的侧壁绝缘膜60。
在栅电极54p两侧的硅衬底34中，形成源极/漏极扩散层64p，该源极/漏极扩散层64p具有形成延伸源极/漏极结构的延伸区的浅杂质扩散区58p、用于使延伸区电阻下降的杂质扩散区59p、以及深杂质扩散区62p。
在栅电极54p和侧壁绝缘膜60两侧的源极/漏极扩散层64p中形成凹槽(recess)104。在凹槽104中，埋入成分比为0＜X＜1的Si1-xGex层(硅锗层)100b。Si1-xGex层100b的成分与Si1-xGex层100a的成分相同，例如为Si0.76Ge0.24。因此，在按照本实施例的半导体器件的PMOS晶体管中，在源极/漏极扩散层64p中埋入Si1-xGex层100b。由于Si1-xGex的晶格常数大于Si，因此压缩应力被施加于硅衬底34的沟道区。按照本实施例，出于存在Si1-xGex层100b，压缩应变被施加于沟道区，由此可实现高空穴迁移率。因此，按照本实施例，可以提高PMOS晶体管的运行速度。
在NMOS晶体管2中，在不有意施加晶体应变至沟道区的情况下可实现高载流子迁移率。因此，在不有意将施加晶体应变至沟道区的构成元件埋入源极/漏极扩散层64n的情况下，NMOS晶体管尤其没有问题。也可以通过使用拉伸应变的氮化硅层74，施加拉伸应变至NMOS沟道区。
在埋入源极/漏极扩散层64p的凹槽104中的Si1-xGex层100b上，形成成分比X的范围为0＜X＜1的NiSi1-xGex的镍硅化物膜102b。形成镍硅化物膜102b的NiSi1-xGex的Ni与Si1-xGex的成分比为1∶1。具体说来，镍硅化物膜102b的成分与镍硅化物膜102a相同，例如为NiSi0.76Ge0.24。镍硅化物膜102b的膜厚为例如20nm或以下。
因此，在PMOS晶体管形成区98中的硅衬底34上，形成包括栅电极54p和源极/漏极扩散层64p的PMOS晶体管4。
在形成有NMOS晶体管2和PMOS晶体管4的硅衬底34上，形成氮化硅膜74。在氮化硅膜74上形成二氧化硅膜76。
在二氧化硅膜76和氮化硅膜74中，向下至栅电极54n、54p上的镍硅化物膜72a、102a形成接触孔78a。在二氧化硅膜76和氮化硅膜74中，向下至源极/漏极扩散层64n、64p上的镍硅化物膜72b、102b形成接触孔78b。
分别在接触孔78a、78b中埋入由阻挡金属膜80和钨膜82构成的接触塞(plug)84a、84b。
在埋入有接触塞84a、84b的二氧化硅膜76上形成层间绝缘膜86。在层间绝缘膜86中埋入互连层106，该互连层106电连接至接触塞84a、84b。互连层106由钽膜的阻挡金属膜108和铜膜110构成。
在埋入有互连层106的层间绝缘膜86上形成层间绝缘膜112。在层间绝缘膜112中埋入互连层114，该互连层114电连接至互连层106。互连层114由钽膜的阻挡金属膜116和铜膜118形成。
在埋入有互连层114的层间绝缘膜112上，形成电连接至互连层114的电极120。电极120由例如铝膜形成。
因此，构成按照本实施例的半导体器件。
(制造半导体器件的方法)
接下来，将参照图11A至图24说明制造按照本实施例的半导体器件的方法。图11A至图23C为在按照本实施例的半导体器件制造方法的步骤中半导体器件的截面图。
首先，使用例如氨-过氧化氢混合液清洗硅衬底34的表面。硅衬底34为例如p型(100)硅衬底。
接着，通过例如热氧化在硅衬底34上形成例如50nm厚的二氧化硅膜36(参见图11A)。
然后，通过例如旋涂形成光致抗蚀剂膜38。然后，通过光刻图案化光致抗蚀剂膜38。从而形成用于图案化二氧化硅膜36的光致抗蚀剂掩模38(参见图11B)。
接着，使用光致抗蚀剂膜38作为掩模，蚀刻二氧化硅膜36(参见图11C)。
接着，使用光致抗蚀剂膜38以及二氧化硅膜36作为掩模，通过例如离子注入将掺杂剂注入硅衬底34。因此，形成预定导电型的阱40(参见图12A)。当形成用于形成NMOS晶体管的p型阱时，使用例如硼作为p型掺杂剂，并且注入条件为例如120keV的加速电压和1×1013cm-2的剂量。当形成用于形成PMOS晶体管的n型阱时，使用例如磷作为n型掺杂剂，并且注入条件为例如300keV的加速电压和1×1013cm-2的剂量。
在已经形成阱40之后，去除光致抗蚀剂膜38(参见图12B)。
然后，蚀刻去除二氧化硅膜36(参见图12C)。
接着，通过例如STI(浅槽隔离)按照如下步骤形成用于限定器件区的器件隔离区46。
首先，通过例如CVD(化学气相沉积)在硅衬底34上形成例如50nm厚的氮化硅膜42(参见图13A)。
然后，通过光刻和干蚀刻图案化氮化硅膜42。因此，形成用于形成沟槽的硬掩模42，该沟槽中将埋入二氧化硅膜(参见图13B)。
接着，使用氮化硅膜42作为掩模，蚀刻硅衬底34。因此，在硅衬底34中形成沟槽44(参见图13C)。
在形成沟槽44之后，通过例如湿蚀刻去除用作掩模的氮化硅膜42(参见图14A)。
然后，通过例如CVD在形成有沟槽44的硅衬底34上形成例如300nm厚的二氧化硅膜。
接着，通过例如CMP(化学机械研磨)研磨二氧化硅膜直至暴露硅衬底34的表面，以去除硅衬底34上的二氧化硅膜。
因此，器件隔离区46由埋入沟槽44的二氧化硅膜形成(参见图14B)。器件隔离区46限定器件区。
然后，通过例如旋涂形成光致抗蚀剂膜48。然后通过光刻图案化光致抗蚀剂膜48。因此，形成用于形成沟道掺杂层的光致抗蚀剂掩模48(参见图14C)。在图14C及其以后的附图中，放大示出待形成MOS晶体管的器件区。
接着，使用光致抗蚀剂膜48作为掩模，通过例如离子注入将掺杂剂注入硅衬底34。因此，在硅衬底34中形成沟道掺杂层50(参见图15A)。当形成NMOS晶体管时，使用例如硼作为p型掺杂剂，并且离子注入条件为例如15keV的加速电压和1×1013cm-2的剂量。当形成PMOS晶体管时，使用例如砷作为n型掺杂剂，并且离子注入条件为例如80keV的加速电压和1×1013cm-2的剂量。
在已经形成沟道掺杂层50之后，去除用作掩模的光致抗蚀剂膜48。
接着，通过进行例如10秒950℃的热处理激活沟道掺杂层50中的掺杂剂。
接着，通过例如热氧化在硅衬底34上形成例如2nm厚的二氧化硅膜的栅极绝缘膜52(参见图15B)。栅极绝缘膜52由二氧化硅膜膜形成。但是，栅绝缘膜52的材料不一定是二氧化硅膜，而可以是适合的其它任何绝缘膜。
接着，通过例如CVD在整个表面上形成例如100nm厚的多晶硅膜54。
接着，通过例如离子注入将掺杂剂注入多晶硅膜54(参见图15C)。当形成NMOS晶体管时，使用例如磷作为n型掺杂剂，并且离子注入条件为例如10keV的加速电压和1×1016cm-2的剂量。当形成PMOS晶体管时，使用例如硼作为p型掺杂剂，并且离子注入条件为例如5keV的加速电压和5×1015cm-2的剂量。
接着，通过例如旋涂形成光致抗蚀剂膜56。然后，通过光刻图案化光致抗蚀剂膜56。因此，形成用于图案化多晶硅膜54的光致抗蚀剂掩模56(参见图16A)。
接着，使用光致抗蚀剂膜56作为掩模，干蚀刻多晶硅膜54。因此，形成多晶硅膜的栅电极54(见图16B)。
在已经形成栅电极54之后，去除用作掩模的光致抗蚀剂膜56。
接着，使用栅电极54作为掩模，在栅电极54两侧的硅衬底34中注入掺杂剂。当形成NMOS晶体管时，使用例如砷作为n型掺杂剂，并且离子注入的注入条件为例如1keV的加速电压和1×1015cm-2的剂量。当形成PMOS晶体管时，使用例如硼作为p型掺杂剂，并且离子注入条件为例如0.5keV的加速电压和1×1015cm-2的剂量。因此，形成构成延伸源极/漏极结构的延伸区的浅杂质扩散区58(参见图16C)。
图17A示出栅电极54p两侧的硅衬底34中构成延伸区的p型浅杂质扩散层58p，以及栅电极54n两侧的硅衬底34中构成延伸区的n型浅杂质扩散层58n。
接着，通过例如CVD在整个表面上形成例如10nm厚的二氧化硅膜55。
接着，通过例如CVD在整个表面上形成例如80nm厚的氮化硅膜57。
接着，通过RIE(活性离子蚀刻)各向异性蚀刻氮化硅膜57以及二氧化硅膜55。因此，在栅电极54n、54p的侧壁上形成侧壁绝缘膜60，该侧壁绝缘膜60为由二氧化硅膜55和氮化硅膜57构成的双层结构(参见图17B)。
接着，使用栅电极54n、54p以及侧壁绝缘膜60作为掩模，通过例如离子注入将掺杂剂注入栅电极54n、54p以及侧壁绝缘膜60两侧的硅衬底34中。当形成NMOS晶体管时，使用例如砷作为n型掺杂剂，并且离子注入的条件为例如10keV的加速电压和1×1015cm-2的剂量。当形成PMOS晶体管时，使用例如硼作为p型掺杂剂，并且离子注入条件为例如2keV的加速电压和1×1015cm-2的剂量。因此，形成用于使延伸区58n、58p的电阻下降的杂质扩散区59n、59p。
接着，通过例如CVD在整个表面上形成例如40nm厚的二氧化硅膜61。
然后，通过例如RIE各向异性蚀刻二氧化硅膜61。因此，在侧壁绝缘膜60的侧壁上进一步形成二氧化硅膜的侧壁绝缘膜61(参见图17C)。
然后，使用栅电极54以及侧壁绝缘膜60、61作为掩模，通过例如离子注入将掺杂剂注入栅电极54以及侧壁绝缘膜60、61两侧的硅衬底34中。当形成NMOS晶体管时，使用例如磷作为n型掺杂剂，并且离子注入的条件为8keV的加速电压和1×1016cm-2的剂量。当形成PMOS晶体管时，使用例如硼作为p型掺杂剂，并且离子注入条件为例如5keV的加速能和5×1015cm-2的剂量。因此，形成用于构成源极/漏极扩散层的深区的杂质扩散区62n、62p(参见图17C)。
然后，进行预定的热处理以激活导入杂质扩散区58n、58p、59n、59p、62n、62p的掺杂剂。
因此，在栅电极54两侧的硅衬底34中形成源极/漏极扩散层64n、64p，该源极/漏极扩散层64n、64p包括：延伸区，即浅杂质扩散区58n、58p；使延伸区58n、58p电阻下降的杂质扩散区59n、59p；以及深杂质扩散区62n、62p 。
然后，蚀刻去除形成于侧壁绝缘膜60外侧上的侧壁绝缘膜61(见图18A)。
接着，通过例如CVD在整个表面上形成例如40nm厚的二氧化硅膜122。
接着，通过光刻和干蚀刻图案化二氧化硅膜122。因此，PMOS晶体形成区98和限定PMOS晶体形成区98的器件隔离区46上的二氧化硅膜122被去除，而NMOS晶体管形成区96和限定NMOS晶体管形成区96的器件隔离区46上的二氧化硅膜122被选择性保留(参见图18B)。
接着，使用二氧化硅膜122作为掩模，相对于二氧化硅膜以高选择性蚀刻硅衬底34。因此，在栅电极54p和侧壁绝缘膜60两侧的源极/漏极扩散层64p中形成50nm深的凹槽104。此时，多晶硅膜的栅电极54p上部也被去除(参见图19A)。
然后，使用稀释氢氟酸(例如，HF∶H2O＝5∶100)清洗形成有凹槽104等的硅衬底34表面例如5秒钟。然后，使用二氧化硅膜122作为掩模，通过例如CVD在栅电极54p上和凹槽104中选择性生长掺杂有掺杂剂的硅锗层(Si1-xGex层)100a、100b(见图19B)。掺杂剂例如为硼。Si1-xGex层100a、100b的成分为例如Si0.76Ge0.24。Si1-xGex层100a、100b的形成条件为例如：GeH4、SiH4以及B2H6混合气作为原料气，0.3Pa的GeH4分压，6Pa的SiH4分压，0.00001Pa的B2H6分压，以及550℃的成膜温度。Si1-xGex层100a、100b的膜厚为例如60nm。
Si1-xGex层的Ge成分比不一定为0.24。Ge的成分比X可在0＜X≤0.3的范围内适当设定。
因此，在PMOS晶体管形成区98中，硅锗层100b被埋入源极/漏极扩散层64的凹槽104中。栅电极54p由多晶硅膜上的硅锗层100a形成。
接着，通过离子注入将离子注入硅锗层的上部。注入的离子例如为Ge离子。因此，使硅锗层100a、100b的上部非晶化，并在硅锗层100a、100b的上部形成非晶层101(见图20A)。非晶层101的厚度为20nm或以下。更具体地说，非晶层的厚度为约10至20nm。
非晶层101的厚度为20nm或以下的原因如下。在后面将说明的步骤中硅化非晶层101。但是，当仅硅化非晶层101的上部，并且非晶层101存在于硅锗层100a、100b与镍硅化物膜102a、102b之间时，不能充分降低镍硅化物膜102a、102b与硅锗层100a、100b之间的电阻。因此，必须硅化所有的非晶层101，以使非晶层101不会残留在硅锗层100a、100b与镍硅化物膜102a、102b之间。当形成相对较厚的非晶层101，并硅化这种厚非晶层20时，源极/漏极扩散层64p的结与硅化物层102b之间的距离太短，这导致漏电流的增加。为制造源极/漏极扩散层64b的结较浅的微化半导体器件，镍硅化物膜的膜厚必须足够小。为使镍硅化物膜102b的膜厚足够小，待硅化的非晶层101的厚度必须足够小。鉴于此，非晶层101的厚度为20nm或以下。
为使非晶层101的厚度为20nm或以下，离子注入条件为例如10keV的加速电压，以及使硅锗层100a、100b的上部非晶化的剂量为例如1×1014cm-2至1×1015cm-2。
此处将Ge离子注入硅锗层100a、100b的上部，但是注入的离子并不限于Ge离子。例如，可注入Ar离子、Si离子、As离子、Sb离子、N离子、Xe离子、Kr离子或其它离子。Ar离子的离子注入条件为例如5至15KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。Si离子的离子注入条件为例如3至5KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。As离子的离子注入条件为例如5至15KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。Sb离子的离子注入条件为例如5至10KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。N离子的离子注入条件为例如3至5KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。Xe离子的离子注入条件为例如10至20KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。Kr离子的离子注入条件为例如5至20KeV的加速能和1×1014cm-2至1×1015cm-2的剂量。
然后，蚀刻去除形成于NMOS晶体管形成区96中的二氧化硅膜122。
然后，通过例如氢氟酸处理去除形成于栅电极54n的表面、源极/漏极扩散层64n的表面、栅电极54p的硅锗层100a的表面、埋入源极/漏极扩散层64p的凹槽104中的硅锗层100b的表面上的自然氧化膜。
此处在通过氢氟酸处理去除自然氧化膜之前蚀刻去除二氧化硅膜122。但是，可以不专门执行蚀刻二氧化硅膜122的步骤，而仅通过氢氟酸处理去除二氧化硅膜122，该二氧化硅膜122已经被使硅锗层100a、100b的上部非晶化的离子注入损坏。
接着，通过使用例如Ni靶的溅射在整个表面上形成例如10至12nm厚的镍膜66(参见图20B)。如上所述，由于必须硅化硅锗层100a、100b上的所有非晶层101，因此必须将镍膜66的厚度设定为硅化硅锗层100a、100b上的所有非晶层101所需的厚度。可根据非晶层101的厚度适当设定镍膜66的厚度。
但是，当在后面的步骤中执行硅化时，必须确保去除镍膜66的未反应部分。优选地，将镍膜66的厚度设定为12nm或以下，以可确保去除镍膜66的未反应部分。
然后，通过例如溅射在镍膜66上形成例如10nm厚TiN膜的保护膜68(参见图21A)。保护膜68不一定是TiN膜。保护膜可以是例如5至30nm厚的Ti膜。
接着，通过例如RTA进行用于硅化非晶层101的热处理。热处理的条件为例如430℃和30秒。硅化逐渐进行，并当非晶层101的硅化完成时，即硅化物层102a、102b的下表面到达硅锗层100a、100b的上表面时，停止硅化。如以上参照图6A至图6E所述，在热处理的早期阶段，形成Ni2(Si1-xGex)相的镍硅化物膜，而最后形成Ni(Si1-xGex)相的镍硅化物膜。在热处理的早期阶段形成Ni2(Si1-xGex)相的镍硅化物膜102b，这是因为Ni的供应量相对于Si和Ge的供应量更大。因此，在硅锗层100a、100b上形成镍硅化物膜102a、102b(参见图21B)。
如上所述，重要的是当硅锗层100a、100b上的非晶层101的硅化完成时，即硅化物层102a、102b的下表面到达硅锗层100a、100b的上表面时，停止硅化。当硅锗层100a、100b上的非晶层101的硅化完成时未停止热处理，并且反应继续进行时，则甚至未非晶化部分中的硅锗层100a、100b也继续硅化，于是沿形成硅锗层100a、100b的晶体的(111)面形成尖峰状的Ni(Si1-xGex)2晶体。
但是，当硅化物层102a、102b的下表面到达硅锗层100a、100b的上表面时，热处理可以不立即停止，因为当待硅化的硅锗层100a、100b的厚度较小时，沿形成硅锗层100a、100b的晶体的(111)面不会形成尖峰状的Ni(Si1-xGex)2晶体。
镍硅化物膜102a、102b的NiSi1-xGex的Ni与Si1-xGex的成分比为1∶1。例如，镍硅化物膜102a、102b的成分为NiSi0.76Ge0.24。
接着，通过湿蚀刻分别选择性去除未与Si或Si1-xGex反应的保护膜68和Ni膜66的部分(参见图22)。作为蚀刻溶液，使用例如SPM液，该SPM液为硫酸与过氧化氢的混合物。硫酸与过氧化氢的混合比为例如3∶1。蚀刻周期的时间为例如20分钟。取代SPM液，也可以使用HPM液，该HPM液为盐酸、过氧化氢以及水混合形成的化学液。
因此，在Si1-xGex(硅锗层)100a和Si1-xGex(硅锗层)100b上形成NiSi1-xGex的镍硅化物膜102a、102b。镍硅化物膜102a、102b的成分为例如NiSi0.76Ge0.24。
因此，通过SALICIDE工艺，分别在NMOS晶体管2的栅电极54n和源极/漏极扩散层64n上形成NiSi膜72a和NiSi膜72b。适当设定Ni膜66的膜厚以及热处理的条件，从而形成所需膜厚的NiSi膜72a、72b。可形成例如约20nm厚的NiSi膜72a、72b。
通过SALICIDE工艺，分别在PMOS晶体管4的栅电极54p的Si1-xGex层100a上和埋入源极/漏极扩散层64p的凹槽104中的Si1-xGex层100b上，形成NiSi1-xGex层102a和NiSi1-xGex层102b。适当设定Ni膜66的膜厚以及热处理的条件等，从而形成所需膜厚的NiSi1-xGex层102a、102b。可形成厚度为20nm或以下的NiSi1-xGex层102a、102b。
通过例如等离子体CVD在整个表面上形成例如50nm厚的氮化硅膜74。氮化硅膜74的成膜温度为例如400℃。在500℃或以下的温度下执行SALICIDE工艺之后的步骤，以抑制NiSi膜72a、72b的凝聚。
在500℃或以下的温度下执行该SALICIDE工艺之后的步骤，是基于如下计算结果。
图24为热处理温度与薄层电阻之间的关系的图表。水平轴示出热处理温度，而垂直轴示出薄层电阻。样品制备的步骤如下：首先，在硅衬底上外延生长Ge成分比X为0.24的Si1-xGex层；然后，将Ge离子注入该Si1-xGex层的表面以使Si1-xGex层的表面非晶化，并在Si1-xGex层上形成非晶层；接着，在非晶层上按顺序形成Ni膜和TiN膜；然后，进行用于硅化的热处理；接着，使用SPM液蚀刻去除未反应的Ni膜。测量如此制备的样品的薄层电阻。图24示出所获得的结果。
如图24所示，与500℃以下的热处理温度对应的薄层电阻相比，500℃的热处理温度对应的薄层电阻增加。薄层电阻的增加归因于镍硅化物膜中的凝聚。基于此，为防止由镍硅化物膜中的凝聚引起的薄层电阻增加，优选在500℃或以下的温度下执行SALICIDE工艺之后的步骤。
接着，通过例如等离子体CVD在氮化硅膜74上形成例如600nm厚的二氧化硅膜76。氮化硅膜的成膜温度为例如400℃。
接着，通过例如CMP平坦化二氧化硅膜76。
然后，通过光刻以及干蚀刻，在二氧化硅膜76和氮化硅膜74中，分别形成向下至NiSi膜72a和向下至NiSi膜72b的接触孔78a和接触孔78b。
接着，通过使用氩的反溅射清洗二氧化硅膜76的表面以及接触孔78a、78b的内部。然后，在不暴露至大气的情况下，通过溅射在形成有接触孔78a、78b的二氧化硅膜76上，形成由例如10nm厚的钛膜以及例如50nm厚的氮化钛膜构成的阻挡金属膜80。
接着，在阻挡金属膜80上，通过例如CVD形成例如300nm厚的钨膜82。
然后，通过例如CMP研磨钨膜82以及阻挡金属膜80，直至暴露二氧化硅膜76的表面。因此，在接触孔78a、78b中分别形成由阻挡金属膜80以及钨膜82构成的接触塞84a、84b。
接着，通过例如CVD在整个表面上形成层间绝缘膜86。
接着，通过光刻形成用于将互连层106埋入层间绝缘膜86中的沟槽。
接着，通过例如溅射形成钽膜的阻挡金属膜108。
接着，通过例如溅射形成铜籽晶膜(未示出)。
接着，通过例如电镀形成铜膜110。
然后，通过例如CMP研磨铜膜110以及阻挡金属膜108，直至暴露层间绝缘膜86的表面。因此，形成由阻挡金属膜108与铜膜110构成的互连层106。
接着，通过例如CVD在整个表面上形成层间绝缘膜112。
接着，通过光刻形成用于将互连层114埋入层间绝缘膜112中的沟槽。
接着，通过例如溅射形成钽膜的阻挡金属膜116。
接着，通过例如溅射形成铜籽晶膜(未示出)。
接着，通过例如电镀形成铜膜118。
然后，通过例如CMP研磨铜膜118以及阻挡金属膜116，直至暴露层间绝缘膜112的表面。因此，形成由阻挡金属膜116与铜膜118构成的互连层114。
接着，通过例如溅射形成铝膜。
接着，通过光刻图案化铝膜。因此，形成铝膜的电极120。
因此，制造出如图23所示的按照本实施例的半导体器件。
如上所述，按照本实施例，将离子注入硅锗层100a、100b的上部，从而使硅锗层100a、100b的上部非晶化，并且如此形成的非晶层101与镍膜66互相反应以形成镍硅化物膜102a、102b。在与镍膜66反应的非晶层101中，即在非晶化部分的硅锗层100a、100b中，由于不存在晶界，因此硅化均匀进行，从而可以防止在硅锗层100a、100b上生成不存在镍硅化物层102a、102b的区域。由于在已经非晶化的硅锗层100a、100b的部分中没有晶面，因此可防止形成尖峰状的Ni(Si1-xGex)2晶体。因此，按照本实施例，即便当通过使用薄镍膜66硅化硅锗层100a、100b而形成镍硅化物膜102a、102b时，也可以具有低薄层电阻，并且可以抑制结漏电流。此外，按照本实施例，将压缩应变施加至埋入源极/漏极扩散区64p中的硅锗层100a、100b的沟道区，从而可提高PMOS晶体管4的运行速度。因此，按照本实施例的半导体器件具有良好电特性。
[第二实施例]
将参照图25A至图28说明按照本发明第二实施例的半导体器件制造方法。图25A至图28为在半导体器件制造方法的步骤中按照本实施例的半导体器件的截面图。本实施例与按照第一实施例的半导体器件制造方法相同的元件以相同的参考标记代表，以不重复或简化其说明。
按照本实施例的半导体器件制造方法的特征主要在于通过在硅锗层上选择性沉积非晶层而形成非晶层，以及通过使用镍膜硅化非晶层。
首先，一直到在源极/漏极扩散层64p中形成凹槽104的步骤且包括凹槽形成步骤的各步骤，均与以上参照图11A至图19A所述的按照第一实施例的半导体器件制造方法的各步骤相同，并且将不对其做重复说明。
接着，以如以上参照图19B所述的半导体器件制造方法相同的方式，在栅电极54p上和凹槽104中选择性外延生长掺杂有掺杂剂的硅锗层(Si1-xGex层)100a、100b。因此，硅锗层100b被埋入PMOS晶体管形成区98中的源极/漏极扩散层64p的凹槽104中。栅电极54p包括多晶硅膜上的硅锗层100a(参见图25A)。
接着，在硅锗层100a、100b上选择性生长非晶层101a(参见图25B)。作为非晶层101a，生长非晶硅层。成膜条件示例如下：成膜室压强为例如80Torr(乇)；使用例如硅烷(SiH4)作为原料气；硅烷气的流速为例如50sccm；成膜温度为例如550℃；所形成的非晶层的厚度为例如20nm或以下。在这些条件下，在硅锗层100a、100b上选择性形成较厚的非晶层101a。此时，非晶层101a常常会形成于绝缘膜上，即器件隔离区46、侧壁绝缘膜60以及二氧化硅膜122上，但形成于这些绝缘膜上的非晶层101a非常薄。通过将在后面说明的处理可去除形成于绝缘膜上的非常薄的非晶层101a，且不会产生问题。
接着，进行去除绝缘膜上，即器件隔离区46、侧壁绝缘膜60以及二氧化硅膜122上的薄非晶层101a的处理。去除绝缘膜46、60、122上的薄非晶层101a的处理条件示例如下：室内压强为例如10Torr；HCl气和H2气与SiH4气一起流入该室中；SiH4气的流速为50sccm(cm3)；HCl气的流速为3slm(标准升/每分钟)；H2气的流速为10slm；处理时间为例如30分钟。在上述条件下的处理确保去除绝缘膜46、60、122上的非晶层101a。形成于硅锗层100a、100b上的厚非晶层101a以足够的厚度保留在硅锗层100a、100b上(参见图26A)。保留在硅锗层100a、100b上的非晶层101a的厚度为例如10至20nm。
接着，以如以上参照图20B至图21A所述的半导体器件制造方法相同的方式，在整个表面上按顺序形成镍膜66和保护膜68(参见图26B)。
然后，进行热处理以使镍膜66与非晶层101a互相反应(参见图27A)。以如以上参照图21B所述的半导体器件制造方法相同的方式进行热处理。因此，在硅锗层100a、100b上形成NiSi的镍硅化物膜102b。
该半导体制造方法在热处理之后的步骤与以上参照图22和图23所述的半导体器件制造方法的步骤相同，并且将不对其做重复说明(参见图27B和图28)。
如上所述，通过在硅锗层100a、100b上选择性形成非晶层101a，并通过使用镍膜66硅化非晶层101a，可以形成镍硅化物膜102a、102b。
同样，在本实施例中，在与镍膜66反应的非晶层101a中不存在晶界，因此硅化均匀进行。硅化的均进行可以防止在硅锗层100a、100b中生成不存在镍硅化物膜102a、102b的区域。同样，按照本实施例，由于待硅化的非晶层101a中没有晶面，从而可防止形成尖峰状的Ni(Si1-xGex)2晶体。因此，按照本实施例的半导体器件同样具有良好的电特性。
[第三实施例]
将参照图29A至图32说明按照本发明第三实施例的半导体器件制造方法。图29A至图32为在半导体器件制造方法的步骤中按照本实施例的半导体器件的截面图，这些图说明本方法。本实施例与按照第一或第二实施例的半导体器件制造方法相同的元件以相同的标记代表，以不重复或简化其说明。
按照本实施例的半导体器件制造方法的特征主要在于：在整个表面上沉积非晶层，并图案化该非晶层以形成硅锗层上的非晶层，以及通过使用镍膜硅化这层非晶层。
首先，一直到在源极/漏极扩散层64p中形成凹槽104的步骤且包括凹槽形成步骤的各步骤，均与以上参照图11A至图19A所述的按照第一实施例的半导体器件制造方法的各步骤相同，并且将不对其做重复说明。
接着，以如以上参照图19B所述的半导体器件制造方法相同的方式，在栅电极54p上和凹槽104中选择性外延生长注入有掺杂剂的硅锗层(Si1-xGex层)100a、100b。因此，硅锗层100b被埋入PMOS晶体管形成区98中的源极/漏极扩散层64p的凹槽104中。栅电极54p包括多晶硅膜上的硅锗层100a。
然后，通过CVD在整个表面上形成非晶层101b(参见图29A)。非晶层101b的材料为例如非晶硅。非晶层的厚度为例如10至20nm。成膜条件示例如下：成膜温度为例如580℃；室内压强为例如80Torr；SiH4气和H2气流入该室中；SiH4气的流速为50sccm；H2气的流速为例如5slm；处理周期的时间为例如5至6分钟。
然后，通过光刻图案化非晶层101b。从而在硅锗层100a、100b上形成非晶层101b(参见图29B)。
接着，以如以上参照图20B和图21A所述的半导体器件制造方法相同的方式，在整个表面上按顺序形成镍膜和保护膜68(参见图30A)。
然后，进行热处理以使镍膜66与非晶层101b互相反应。以如以上参照图21B所述的半导体器件制造方法相同的方式进行这次热处理。因此，在硅锗层100a、100b上形成NiSi的镍硅化物膜102b(参见图30B)。
该半导体制造方法在热处理之后的步骤与以上参照图22和图23所述的半导体器件制造方法的步骤相同，并且将不对其做重复说明(参见图31和图32)。
如上所述，能够在整个表面上沉积并图案化非晶层101b，从而在硅锗层100a、100b上形成非晶层101b，并通过使用镍膜66硅化这层非晶层101b。
同样，在本实施例中，在与镍膜66反应的非晶层101b中不存在晶界，因此硅化均匀进行。硅化的均进行可以防止在硅锗层100a、100b中生成不存在镍硅化物膜102a、102b的区域。由于待硅化的非晶层101b中没有晶面，因此可防止形成尖峰状的Ni(Si1-xGex)2晶体。因此，按照本实施例的半导体器件同样具有良好的电特性。
[修改实施例]
本发明并不限于上述实施例，而可覆盖其它多种修改。
例如，在第二和第三实施例中，形成非晶硅层作为非晶层101a、101b。但是，非晶硅层101a、101b的材料并不限于非晶硅。例如，可以在硅锗层100a、100b上形成非晶硅锗层101a、101b，并通过使用薄镍膜硅化非晶硅锗层101a、101b。在这种情况下，在硅锗层100a、100b上形成Ni(Si1-xGex)的镍硅化物膜102a、102b。

Claims (13)

1.一种半导体器件制造方法，包括如下步骤：
在半导体衬底上形成栅电极；
在该栅电极两侧的半导体衬底中形成源极/漏极扩散层；
在该栅电极两侧的源极/漏极扩散层中形成凹槽；
在该凹槽中埋入硅锗层；
在该硅锗层的上部形成非晶层；
在该非晶层上形成镍膜；以及
进行热处理，以使该镍膜与该非晶层互相反应，从而在该硅锗层上形成硅化物膜。
2.如权利要求1所述的半导体器件制造方法，其中
在形成非晶层的步骤中，形成20nm或20nm以下厚度的非晶层。
3.如权利要求1所述的半导体器件制造方法，其中
在形成硅化物膜的步骤中，进行该热处理，直至该硅化物膜到达结晶的硅锗层。
4.如权利要求1所述的半导体器件制造方法，其中
在形成非晶层的步骤中，通过离子注入使该硅锗层的上部非晶化而形成该非晶层。
5.如权利要求4所述的半导体器件制造方法，其中
在形成非晶层的步骤中，将Ar离子、Ge离子、Si离子、As离子、Sb离子、N离子、Xe离子或Kr离子注入该硅锗层的上部。
6.如权利要求1所述的半导体器件制造方法，其中
在形成非晶层的步骤中，在该硅锗层上选择性形成该非晶层。
7.如权利要求1所述的半导体器件制造方法，其中
在形成非晶层的步骤中，在该半导体衬底和该硅锗层上形成该非晶层，并图案化该非晶层，从而在该硅锗层上形成该非晶层。
8.如权利要求6所述的半导体器件制造方法，其中
该非晶层为非晶硅层或非晶硅锗层。
9.如权利要求7所述的半导体器件制造方法，其中
该非晶层为非晶硅层或非晶硅锗层。
10.如权利要求1所述的半导体器件制造方法，其中
在埋入硅锗层的步骤中，在该栅电极上形成另一硅锗层，
在形成非晶层的步骤中，在所述另一硅锗层上形成另一非晶层，
在形成镍膜的步骤中，在所述另一非晶层上也形成该镍膜，以及
在进行热处理的步骤中，该镍膜与所述另一非晶层进一步互相反应，从而在所述另一硅锗层上形成另一镍硅化物膜。
11.如权利要求1所述的半导体器件制造方法，在形成镍硅化物膜的步骤之后，还包括如下步骤：
使用硫酸与过氧化氢的混合物的化学液，选择性蚀刻去除该镍膜的未反应部分。
12.如权利要求1所述的半导体器件制造方法，在形成镍硅化物膜的步骤之后，还包括如下步骤：
使用盐酸、过氧化氢以及水的混合物的化学液，选择性蚀刻去除该镍膜的未反应部分。
13.如权利要求1所述的半导体器件制造方法，其中
在形成镍膜的步骤中，通过溅射形成该镍膜。
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