JPH09251967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09251967A JPH09251967A JP8058865A JP5886596A JPH09251967A JP H09251967 A JPH09251967 A JP H09251967A JP 8058865 A JP8058865 A JP 8058865A JP 5886596 A JP5886596 A JP 5886596A JP H09251967 A JPH09251967 A JP H09251967A
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Abstract
(57)【要約】
【課題】サリサイドプロセスを有する半導体装置の製造
方法に関し、底面でスパイクが生じ難いコバルトシリサ
イド層を形成すること。 【解決手段】シリコンよりなる不純物拡散層９の上層部
にイオン注入により非晶質層１１を形成し、さらにコバ
ルト膜１２を不純物拡散層９の上に形成した後に、１回
目の熱処理によりコバルト膜１２と不純物拡散層９内の
シリコンとを反応させてその非晶質層１１の上層部に低
温でCoSi又はCo2Si よりなるコバルトシリサイド層１４
を形成し、続いて未反応のコバルトを除去し、ついで２
回目の熱処理によってコバルトシリサイド層１４を構成
するCoSi又はCo2Si をCoSi2 に変化させて低抵抗化する
とともに、コバルトシリサイド層１４を初期の非晶質層
１１の深さと同じかそれよりも深く入り込ませる工程を
含む。
方法に関し、底面でスパイクが生じ難いコバルトシリサ
イド層を形成すること。 【解決手段】シリコンよりなる不純物拡散層９の上層部
にイオン注入により非晶質層１１を形成し、さらにコバ
ルト膜１２を不純物拡散層９の上に形成した後に、１回
目の熱処理によりコバルト膜１２と不純物拡散層９内の
シリコンとを反応させてその非晶質層１１の上層部に低
温でCoSi又はCo2Si よりなるコバルトシリサイド層１４
を形成し、続いて未反応のコバルトを除去し、ついで２
回目の熱処理によってコバルトシリサイド層１４を構成
するCoSi又はCo2Si をCoSi2 に変化させて低抵抗化する
とともに、コバルトシリサイド層１４を初期の非晶質層
１１の深さと同じかそれよりも深く入り込ませる工程を
含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳しくは、サリサイドプロセスを有す
る半導体装置の製造方法に関する。
方法に関し、より詳しくは、サリサイドプロセスを有す
る半導体装置の製造方法に関する。
【０００２】
【従来の技術】今日の半導体デバイスの高集積化、高速
度化のスピード化はめざましく、高速３次元画像処理や
高速通信などを家庭のパソコンやゲーム機で簡単に楽し
めるようになってきた。このような高性能化は、ＣＭＯ
Ｓデバイスのサイズを単に微細化することによって実現
されてきた。現在のＣＭＯＳデバイスは、ゲート長が0.
35μｍ程度の大きさの量産段階にあり、研究レベルでは
0.1 〜0.O5μｍのＣＭＯＳデバイスも報告されている。
しかし、ゲート長が0.35μｍよりも小さくなるデバイス
ではスケーリング則に従わない寄生抵抗が大きくなり、
従来のトレンド通りには性能が上がらない。そこでゲー
ト、ソース及びドレインを同時にシリサイド化して低抵
抗化するプロセス、即ちサリサイドプロセスが必須の技
術になっている。
度化のスピード化はめざましく、高速３次元画像処理や
高速通信などを家庭のパソコンやゲーム機で簡単に楽し
めるようになってきた。このような高性能化は、ＣＭＯ
Ｓデバイスのサイズを単に微細化することによって実現
されてきた。現在のＣＭＯＳデバイスは、ゲート長が0.
35μｍ程度の大きさの量産段階にあり、研究レベルでは
0.1 〜0.O5μｍのＣＭＯＳデバイスも報告されている。
しかし、ゲート長が0.35μｍよりも小さくなるデバイス
ではスケーリング則に従わない寄生抵抗が大きくなり、
従来のトレンド通りには性能が上がらない。そこでゲー
ト、ソース及びドレインを同時にシリサイド化して低抵
抗化するプロセス、即ちサリサイドプロセスが必須の技
術になっている。
【０００３】ＭＯＳトランジスタにおいて、ショートチ
ャネル効果などを抑えるために拡散層を浅くすると、拡
散層の抵抗の増大をもたらすので、ゲート電極を構成す
るポリシリコン表面やソース層及びドレイン層の表面を
自己整合的にシリサイド化して低抵抗化する技術が検討
されている。そのシリサイドとしては、TiSi2 、CoS
i 2 、NiSiなどの材料が用いられる。
ャネル効果などを抑えるために拡散層を浅くすると、拡
散層の抵抗の増大をもたらすので、ゲート電極を構成す
るポリシリコン表面やソース層及びドレイン層の表面を
自己整合的にシリサイド化して低抵抗化する技術が検討
されている。そのシリサイドとしては、TiSi2 、CoS
i 2 、NiSiなどの材料が用いられる。
【０００４】次に、ゲート、ソース、ドレインの表層に
Coサリサイドを用いたＭＯＳトランジスタの一般的な製
造工程について説明する。まず、図２０(a) に示すよう
に、シリコン基坂101 のうちLOCOS 酸化膜102 によって
分離された領域の表面を熱酸化によって50Å程度のゲー
ト酸化膜103 を形成する。続いて、その上にＣＶＤ法に
より1500Å程度の膜厚のポリシリコン膜104 を形成す
る。
Coサリサイドを用いたＭＯＳトランジスタの一般的な製
造工程について説明する。まず、図２０(a) に示すよう
に、シリコン基坂101 のうちLOCOS 酸化膜102 によって
分離された領域の表面を熱酸化によって50Å程度のゲー
ト酸化膜103 を形成する。続いて、その上にＣＶＤ法に
より1500Å程度の膜厚のポリシリコン膜104 を形成す
る。
【０００５】次に、図２０(b) に示すように、ポリシリ
コン膜104 内にポロン、リン或いは砒素のいずれかをイ
オン注入した後に、ポリシリコン膜104 をパターニング
してゲート電極105 を形成する。この後に例えば隣をイ
オン注入して浅い不純物注入層106 を形成する。次に、
図２０(c) に示すようにＣＶＤ法により1000Å程度の厚
さのシリコン酸化膜を形成し、ゲート電極105 が露出す
るまで異方性エッチングを行い、シリコン酸化膜をサイ
ドウォール107 として残す。
コン膜104 内にポロン、リン或いは砒素のいずれかをイ
オン注入した後に、ポリシリコン膜104 をパターニング
してゲート電極105 を形成する。この後に例えば隣をイ
オン注入して浅い不純物注入層106 を形成する。次に、
図２０(c) に示すようにＣＶＤ法により1000Å程度の厚
さのシリコン酸化膜を形成し、ゲート電極105 が露出す
るまで異方性エッチングを行い、シリコン酸化膜をサイ
ドウォール107 として残す。
【０００６】その後に、隣をイオン注入して深い不純物
注入層108 を形成した後に、浅い不純物注入層106 と深
い不純物注入層108 を加熱処理により活性化し、これに
よりゲート電極105 の両側のシリコン基板101 にＬＤＤ
構造のソース層109 とドレイン層110 を形成することに
なる。次に、バッファードフッ酸によりゲート電極105
、ソース層109 、ドレイン層110 それぞれの表面のシ
リコン酸化膜（自然酸化膜）を除去した後に、図２０
(d) に示すように 100Å程度のコバルト膜111 と 300Å
程度の窒化チタン膜112 を形成し、550 ℃30秒のRTA(ra
pid thermal annealling) 処理によってシリサイド化し
てコバルトシリサイド層113 を形成する。
注入層108 を形成した後に、浅い不純物注入層106 と深
い不純物注入層108 を加熱処理により活性化し、これに
よりゲート電極105 の両側のシリコン基板101 にＬＤＤ
構造のソース層109 とドレイン層110 を形成することに
なる。次に、バッファードフッ酸によりゲート電極105
、ソース層109 、ドレイン層110 それぞれの表面のシ
リコン酸化膜（自然酸化膜）を除去した後に、図２０
(d) に示すように 100Å程度のコバルト膜111 と 300Å
程度の窒化チタン膜112 を形成し、550 ℃30秒のRTA(ra
pid thermal annealling) 処理によってシリサイド化し
てコバルトシリサイド層113 を形成する。
【０００７】続いて、図２０(e) に示すように窒化チタ
ン膜112 と未反応のコバルト膜111とを除去し、さらに8
50 ℃30秒のRTA 処理を行い、これによりゲート電極105
、ソース層109 及びドレイン層110 の表面に形成され
たコバルトシリサイド層114をさらに低抵抗化する。そ
のようなサリサイド技術は基本的な工程であり、その改
良技術として、シリサイド層の平坦化技術が特開昭62-3
3466号公報に示され、また、シリサイド層の膜厚の均一
化技術が特開平5-291180号公報に記載されている。
ン膜112 と未反応のコバルト膜111とを除去し、さらに8
50 ℃30秒のRTA 処理を行い、これによりゲート電極105
、ソース層109 及びドレイン層110 の表面に形成され
たコバルトシリサイド層114をさらに低抵抗化する。そ
のようなサリサイド技術は基本的な工程であり、その改
良技術として、シリサイド層の平坦化技術が特開昭62-3
3466号公報に示され、また、シリサイド層の膜厚の均一
化技術が特開平5-291180号公報に記載されている。
【０００８】
【発明が解決しようとする課題】以上のようなコバルト
シリサイド層の形成は、ソース層及びドレイン層が深い
場合には特に問題はないが、例えば１００nm程度まで浅
くなってくると、リーク電流が流れやすくなるという問
題がある。その原因としては、コバルトシリサイド層の
底からコバルトシリサイドのスパイクが発生してソース
層及びドレイン層を突き抜けるためと考えられる。この
ようなコバルトシリサイドのスパイクは、コバルトシリ
サイド層を上記した２つの特許公報に記載された方法や
温度条件によって形成しても生じた。
シリサイド層の形成は、ソース層及びドレイン層が深い
場合には特に問題はないが、例えば１００nm程度まで浅
くなってくると、リーク電流が流れやすくなるという問
題がある。その原因としては、コバルトシリサイド層の
底からコバルトシリサイドのスパイクが発生してソース
層及びドレイン層を突き抜けるためと考えられる。この
ようなコバルトシリサイドのスパイクは、コバルトシリ
サイド層を上記した２つの特許公報に記載された方法や
温度条件によって形成しても生じた。
【０００９】本発明は、このような問題に鑑みてなされ
たものであって、底面でスパイクが生じ難いコバルトシ
リサイド層を形成する工程を含む半導体装置の製造方法
を提供することを目的とする。
たものであって、底面でスパイクが生じ難いコバルトシ
リサイド層を形成する工程を含む半導体装置の製造方法
を提供することを目的とする。
【００１０】
（手段）上記した課題は、図１、２に例示するように、
シリコン層１の上層部に不純物を導入し、熱処理により
不純物拡散層９，１０を形成する工程と、前記不純物拡
散層９，１０の上層部に元素をイオン注入することによ
り非晶質層１１を形成する工程と、前記非晶質層１１の
上にコバルト膜１２を形成する工程と、前記コバルト膜
１２と前記不純物拡散層９，１０を第１の温度により加
熱して、前記非晶質層１１の上層部にCo2 Si又はCoSiよ
りなるコバルトシリサイド層１４を形成する工程と、前
記不純物拡散層９，１０内のシリコンと反応しなかった
前記コバルト膜１２を除去する工程と、前記コバルトシ
リサイド層１４及び前記不純物拡散層９，１０を第２の
温度により加熱することにより、前記Co2Si 又はCoSiを
CoSi 2 に変化させるとともに、前記コバルトシリサイド
層１４を前記非晶質層１１と同じ深さ又は前記非晶質層
１１より深く形成する工程とを有することを特徴とする
半導体装置の製造方法によって解決する。
シリコン層１の上層部に不純物を導入し、熱処理により
不純物拡散層９，１０を形成する工程と、前記不純物拡
散層９，１０の上層部に元素をイオン注入することによ
り非晶質層１１を形成する工程と、前記非晶質層１１の
上にコバルト膜１２を形成する工程と、前記コバルト膜
１２と前記不純物拡散層９，１０を第１の温度により加
熱して、前記非晶質層１１の上層部にCo2 Si又はCoSiよ
りなるコバルトシリサイド層１４を形成する工程と、前
記不純物拡散層９，１０内のシリコンと反応しなかった
前記コバルト膜１２を除去する工程と、前記コバルトシ
リサイド層１４及び前記不純物拡散層９，１０を第２の
温度により加熱することにより、前記Co2Si 又はCoSiを
CoSi 2 に変化させるとともに、前記コバルトシリサイド
層１４を前記非晶質層１１と同じ深さ又は前記非晶質層
１１より深く形成する工程とを有することを特徴とする
半導体装置の製造方法によって解決する。
【００１１】上記半導体装置の製造方法において、前記
第１の温度は４５０℃以下であることを特徴とする。上
記半導体装置の製造方法において、前記第２の温度は、
５００℃以上であって不純物拡散層を形成する前記熱処
理の際の温度よりも低いことを特徴とする。上記半導体
装置の製造方法において、前記コバルト膜は８〜２０nm
の厚さに形成することを特徴とする。
第１の温度は４５０℃以下であることを特徴とする。上
記半導体装置の製造方法において、前記第２の温度は、
５００℃以上であって不純物拡散層を形成する前記熱処
理の際の温度よりも低いことを特徴とする。上記半導体
装置の製造方法において、前記コバルト膜は８〜２０nm
の厚さに形成することを特徴とする。
【００１２】上記半導体装置の製造方法において、前記
コバルト膜を形成した後、前記熱処理を行う前に前記コ
バルト膜上に、コバルトと反応しないキャップ層（例え
ばTiＮ）を形成する工程を有することを特徴とする。上
記半導体装置の製造方法において、前記元素は、ゲルマ
ニウム、シリコン、砒素であることを特徴とする。この
場合、前記ゲルマニウムは８×１０13atoms/cm2 以上で
イオン注入され、前記シリコンは８×１０14 atoms/cm2
以上でイオン注入され、前記砒素は８×１０13atoms/cm
2 〜５×１０14atoms/cm2 でイオン注入されることを特
徴とする。
コバルト膜を形成した後、前記熱処理を行う前に前記コ
バルト膜上に、コバルトと反応しないキャップ層（例え
ばTiＮ）を形成する工程を有することを特徴とする。上
記半導体装置の製造方法において、前記元素は、ゲルマ
ニウム、シリコン、砒素であることを特徴とする。この
場合、前記ゲルマニウムは８×１０13atoms/cm2 以上で
イオン注入され、前記シリコンは８×１０14 atoms/cm2
以上でイオン注入され、前記砒素は８×１０13atoms/cm
2 〜５×１０14atoms/cm2 でイオン注入されることを特
徴とする。
【００１３】（作用）次に、本発明の作用について説明
する。本発明によれば、不純物拡散層の上層部にコバル
トシリサイド層を形成するために、シリコンよりなる不
純物拡散層の上層部にイオン注入により非晶質層を形成
し、さらにコバルト膜を不純物拡散層の上に形成した後
に、１回目の熱処理によりコバルト膜と不純物拡散層内
のシリコンとを反応させてその非晶質層の上層部に低温
でCoSi又はCo2Si よりなるコバルトシリサイド層を形成
し、続いて未反応のコバルト膜を除去し、ついで２回目
の熱処理によってコバルトシリサイド層を構成するCoSi
又はCo2Si をCoSi2 に変化させてシート抵抗を低抵抗化
するとともに、コバルトシリサイド層を初期の非晶質層
の深さと同じかそれよりも深く入り込ませている。
する。本発明によれば、不純物拡散層の上層部にコバル
トシリサイド層を形成するために、シリコンよりなる不
純物拡散層の上層部にイオン注入により非晶質層を形成
し、さらにコバルト膜を不純物拡散層の上に形成した後
に、１回目の熱処理によりコバルト膜と不純物拡散層内
のシリコンとを反応させてその非晶質層の上層部に低温
でCoSi又はCo2Si よりなるコバルトシリサイド層を形成
し、続いて未反応のコバルト膜を除去し、ついで２回目
の熱処理によってコバルトシリサイド層を構成するCoSi
又はCo2Si をCoSi2 に変化させてシート抵抗を低抵抗化
するとともに、コバルトシリサイド層を初期の非晶質層
の深さと同じかそれよりも深く入り込ませている。
【００１４】このような工程によれば、コバルトシリサ
イド層を形成するための１回目の熱処理及び２回目の熱
処理の際に、コバルトシリサイド層の構成元素の下方へ
の移動が非晶質層によって妨げられ、コバルトシリサイ
ド層のスパイクの発生は防止される。しかも、２回目の
熱処理の際に、非晶質層の初期の深さまでコバルトシリ
サイド層を広げて、非晶質層が再結晶化してもその再結
晶がコバルトシリサイド層により浸漬させるようにした
ので、抵抗の高い再結晶とコバルトシリサイド層との接
合が妨げられ、コンタクト抵抗の上昇が防止される。
イド層を形成するための１回目の熱処理及び２回目の熱
処理の際に、コバルトシリサイド層の構成元素の下方へ
の移動が非晶質層によって妨げられ、コバルトシリサイ
ド層のスパイクの発生は防止される。しかも、２回目の
熱処理の際に、非晶質層の初期の深さまでコバルトシリ
サイド層を広げて、非晶質層が再結晶化してもその再結
晶がコバルトシリサイド層により浸漬させるようにした
ので、抵抗の高い再結晶とコバルトシリサイド層との接
合が妨げられ、コンタクト抵抗の上昇が防止される。
【００１５】その１回目の熱処理の温度が４５０℃以上
になると、非晶質層が下から再結晶化してしまうので、
非晶質化した意味がなくなる。また、２回目の熱処理の
温度が不純物拡散層を活性化するための温度以上であれ
ば、シリサイド層からコバルトが溶け出して接合リーク
を増大させるので好ましくない。このようなコバルトシ
リサイド層はＭＯＳトランジスタのソース層、ドレイン
層などに使用されてそれらの層を低抵抗化する。
になると、非晶質層が下から再結晶化してしまうので、
非晶質化した意味がなくなる。また、２回目の熱処理の
温度が不純物拡散層を活性化するための温度以上であれ
ば、シリサイド層からコバルトが溶け出して接合リーク
を増大させるので好ましくない。このようなコバルトシ
リサイド層はＭＯＳトランジスタのソース層、ドレイン
層などに使用されてそれらの層を低抵抗化する。
【００１６】なお、非晶質層を形成するためにイオン注
入する元素は、特に限定するものではないが、質量の大
きなゲルマニウム、シリコンや、ドーパントに使用され
る砒素などが好ましい。
入する元素は、特に限定するものではないが、質量の大
きなゲルマニウム、シリコンや、ドーパントに使用され
る砒素などが好ましい。
【００１７】
【発明の実施の形態】そこで、以下に本発明の実施形態
を図面に基づいて説明する。以下に、本発明の実施の形
態について説明する。図１は、本発明の一実施形態の工
程を示す断面図である。まず、図１(a) に示すように、
シリコン基坂１のうちLOCOS 酸化膜２によって分離され
た領域の表面を熱酸化し、これによって厚さ5nm 程度の
ゲート酸化膜３を形成する。続いて、ゲート酸化膜３及
びLOCOS 酸化膜２の上にＣＶＤ法により150nm 程度の膜
厚のポリシリコン膜４を形成する。
を図面に基づいて説明する。以下に、本発明の実施の形
態について説明する。図１は、本発明の一実施形態の工
程を示す断面図である。まず、図１(a) に示すように、
シリコン基坂１のうちLOCOS 酸化膜２によって分離され
た領域の表面を熱酸化し、これによって厚さ5nm 程度の
ゲート酸化膜３を形成する。続いて、ゲート酸化膜３及
びLOCOS 酸化膜２の上にＣＶＤ法により150nm 程度の膜
厚のポリシリコン膜４を形成する。
【００１８】次に、図１(b) に示すように、ポリシリコ
ン膜４内に例えば砒素をイオン注入した後に、ポリシリ
コン膜４及びゲート酸化膜３をパターニングしてポリシ
リコン膜４によりゲート電極５を形成する。この後に、
ゲート電極５をマスクに使用して例えば砒素をシリコン
基板１にイオン注入して浅い不純物注入層６を形成す
る。そのイオン注入のドーズ量は３×１０14atm/cm2 で
あり、その加速エネルギーは１０keV である。
ン膜４内に例えば砒素をイオン注入した後に、ポリシリ
コン膜４及びゲート酸化膜３をパターニングしてポリシ
リコン膜４によりゲート電極５を形成する。この後に、
ゲート電極５をマスクに使用して例えば砒素をシリコン
基板１にイオン注入して浅い不純物注入層６を形成す
る。そのイオン注入のドーズ量は３×１０14atm/cm2 で
あり、その加速エネルギーは１０keV である。
【００１９】次に、ＣＶＤ法により100nm 程度の厚さの
シリコン酸化膜を形成する。続いて、ゲート電極５の上
面が露出するまでシリコン酸化膜を垂直方向に異方性エ
ッチングして、図１(c) に示すようにシリコン酸化膜を
ゲート電極５の側面にサイドウォール７として残す。そ
の後に、ゲート電極５をマスクに使用して砒素をシリコ
ン基板１にイオン注入して深い不純物注入層８を形成す
る。そのイオン注入のドーズ量は２×１０15atm/cm2 で
あり、その加速エネルギーは４０keV である。
シリコン酸化膜を形成する。続いて、ゲート電極５の上
面が露出するまでシリコン酸化膜を垂直方向に異方性エ
ッチングして、図１(c) に示すようにシリコン酸化膜を
ゲート電極５の側面にサイドウォール７として残す。そ
の後に、ゲート電極５をマスクに使用して砒素をシリコ
ン基板１にイオン注入して深い不純物注入層８を形成す
る。そのイオン注入のドーズ量は２×１０15atm/cm2 で
あり、その加速エネルギーは４０keV である。
【００２０】次に、１０００℃で１０秒間のＲＴＡ処理
によってゲート電極５内の砒素を内部に拡散させるとと
もに、浅い不純物注入層６と深い不純物注入層８の砒素
を活性化させて図１(d) に示すようなＬＤＤ構造のソー
ス層９とドレイン層１０をゲート電極５の両側のシリコ
ン基板１に形成する。この場合、ソース層９とドレイン
層１０のうちサイドウォール７に重ならない領域の深さ
はシリコン基板１の表面から１００nm程度となる。
によってゲート電極５内の砒素を内部に拡散させるとと
もに、浅い不純物注入層６と深い不純物注入層８の砒素
を活性化させて図１(d) に示すようなＬＤＤ構造のソー
ス層９とドレイン層１０をゲート電極５の両側のシリコ
ン基板１に形成する。この場合、ソース層９とドレイン
層１０のうちサイドウォール７に重ならない領域の深さ
はシリコン基板１の表面から１００nm程度となる。
【００２１】その後に、図１(e) に示すように、ソース
層９、ドレイン層１０を含む全体にゲルマニウムをイオ
ン注入し、これによりゲート電極５、ソース層９及びド
レイン層１０の表層にアモルファス（非晶質）層１１を
形成する。そのイオン注入は、ドーズ量８×１０13atm/
cm2 以上である。また、イオン注入時の加速エネルギー
は、ソース層９とドレイン層１０の底よりも浅くアモル
ファス層１１が形成され、しかも後のシリサイド化用第
１回目加熱処理時にアモルファス層１１が消失しない程
度に深く、さらにシリサイド化用第２回目加熱処理時に
アモルファス層１１が消失する大きさに設定する。
層９、ドレイン層１０を含む全体にゲルマニウムをイオ
ン注入し、これによりゲート電極５、ソース層９及びド
レイン層１０の表層にアモルファス（非晶質）層１１を
形成する。そのイオン注入は、ドーズ量８×１０13atm/
cm2 以上である。また、イオン注入時の加速エネルギー
は、ソース層９とドレイン層１０の底よりも浅くアモル
ファス層１１が形成され、しかも後のシリサイド化用第
１回目加熱処理時にアモルファス層１１が消失しない程
度に深く、さらにシリサイド化用第２回目加熱処理時に
アモルファス層１１が消失する大きさに設定する。
【００２２】具体的には、これから形成しようとするシ
リサイド層の深さによるが、ソース層９、ドレイン層１
０の深さが１００nmの場合に、２０〜４０keV 程度の範
囲内にある。続いて、バッファードフッ酸によりゲート
電極５、ソース層９、ドレイン層１０それぞれの表面の
シリコン酸化膜を除去する。バッファードフッ酸は、フ
ッ酸を２、水を１００の割合の混合液であり、その除去
時間は６０秒程度である。
リサイド層の深さによるが、ソース層９、ドレイン層１
０の深さが１００nmの場合に、２０〜４０keV 程度の範
囲内にある。続いて、バッファードフッ酸によりゲート
電極５、ソース層９、ドレイン層１０それぞれの表面の
シリコン酸化膜を除去する。バッファードフッ酸は、フ
ッ酸を２、水を１００の割合の混合液であり、その除去
時間は６０秒程度である。
【００２３】次に、図２(a) に示すように全体に厚さ８
〜２０nm程度のコバルト（Co）膜１２と３０nm程度の窒
化チタン（TiN ）膜１３をスパッタにより順次形成す
る。コバルト膜１２の成長の際には、成長雰囲気圧力を
５mTorr 、成長雰囲気へのアルゴンガス流量を１００sc
cm、コバルトターゲットに印加する直流電力量を0.2W/c
m2とした。コバルト膜１２の厚さは、ゲルマニウムイオ
ン注入エネルギーを大きくするほど厚くする。
〜２０nm程度のコバルト（Co）膜１２と３０nm程度の窒
化チタン（TiN ）膜１３をスパッタにより順次形成す
る。コバルト膜１２の成長の際には、成長雰囲気圧力を
５mTorr 、成長雰囲気へのアルゴンガス流量を１００sc
cm、コバルトターゲットに印加する直流電力量を0.2W/c
m2とした。コバルト膜１２の厚さは、ゲルマニウムイオ
ン注入エネルギーを大きくするほど厚くする。
【００２４】また、窒化チタン膜１３の成長の際には、
成長雰囲気圧力を５mTorr 、成長雰囲気へのアルゴンガ
ス流量を５０sccm、窒素ガス流量を５０sccm、窒化チタ
ンターゲットに印加する直流電力量を7.0W/cm2とした。
窒化チタン膜１３は、シリサイド化の際にシリサイド層
の表面に凹凸が生じるのを抑制するために形成される。
成長雰囲気圧力を５mTorr 、成長雰囲気へのアルゴンガ
ス流量を５０sccm、窒素ガス流量を５０sccm、窒化チタ
ンターゲットに印加する直流電力量を7.0W/cm2とした。
窒化チタン膜１３は、シリサイド化の際にシリサイド層
の表面に凹凸が生じるのを抑制するために形成される。
【００２５】その後に、上記したシリサイド化用第１回
目加熱処理を行う。即ち、図２(b)に示すように、窒素
又はアルゴンの雰囲気中で、４００〜４５０℃で３０秒
間のＲＴＡ(rapid thermal annealling)処理を行ってゲ
ート電極５、ソース層９、ドレイン層１０のそれぞれの
表面をシリサイド化すると、アモルファス層１１の上部
にCo2Si 又はCoSiよりなるコバルトシリサイド層１４が
形成される。なお、ＲＴＡ温度が４００℃よりも低くな
ると、コバルトシリサイド層１４は形成されず、また、
４５０℃よりも高くなるとアモルファス層１１の下が再
結晶化されるので好ましくない。この加熱処理時には、
アモルファス層１１の上部がコバルトシリサイド層１４
によって浸食されるだけでなく、アモルファス層１１の
うち底から単結晶化してくるが、上記したようにゲルマ
ニウムのイオン注入エネルギーを最適化しているので、
この段階でアモルファス層１１が消滅することはなく、
わずかでも残っている。
目加熱処理を行う。即ち、図２(b)に示すように、窒素
又はアルゴンの雰囲気中で、４００〜４５０℃で３０秒
間のＲＴＡ(rapid thermal annealling)処理を行ってゲ
ート電極５、ソース層９、ドレイン層１０のそれぞれの
表面をシリサイド化すると、アモルファス層１１の上部
にCo2Si 又はCoSiよりなるコバルトシリサイド層１４が
形成される。なお、ＲＴＡ温度が４００℃よりも低くな
ると、コバルトシリサイド層１４は形成されず、また、
４５０℃よりも高くなるとアモルファス層１１の下が再
結晶化されるので好ましくない。この加熱処理時には、
アモルファス層１１の上部がコバルトシリサイド層１４
によって浸食されるだけでなく、アモルファス層１１の
うち底から単結晶化してくるが、上記したようにゲルマ
ニウムのイオン注入エネルギーを最適化しているので、
この段階でアモルファス層１１が消滅することはなく、
わずかでも残っている。
【００２６】次に、図２(c) に示すように、７０℃に加
熱した過酸化水素とアンモニア水の混合液(H2O2:NH4OH:
H2O ＝１：１：４) に１８０秒間浸けることにより窒化
チタン膜１３を除去し、続けて硫酸と過酸化水素の混合
液(H2SO4:H2O2 ＝３：１) に２０分間浸けることにより
未反応のコバルト膜１２を除去する。この場合、コバル
トシリサイド層１４はそのまま残る。
熱した過酸化水素とアンモニア水の混合液(H2O2:NH4OH:
H2O ＝１：１：４) に１８０秒間浸けることにより窒化
チタン膜１３を除去し、続けて硫酸と過酸化水素の混合
液(H2SO4:H2O2 ＝３：１) に２０分間浸けることにより
未反応のコバルト膜１２を除去する。この場合、コバル
トシリサイド層１４はそのまま残る。
【００２７】次に、シリサイド化用第２回目加熱処理を
行う。即ち、図２(d) に示すように、窒素又はアルゴン
の雰囲気中でコバルトシリサイド層１４を６００℃〜９
００℃の温度範囲で加熱する。これにより、コバルトシ
リサイド層１４はCo2Si 又はCoSiからCoSi2 に変わって
低抵抗化する。この場合、６００℃よりも加熱温度を低
くすると、CoSi2 が生じにくくなって低抵抗化が達成で
きなくなる。また、９００℃以上よりも加熱温度が高く
なると、コバルトシリサイド層１４からCo原子が溶け出
し接合リークを増大させる。
行う。即ち、図２(d) に示すように、窒素又はアルゴン
の雰囲気中でコバルトシリサイド層１４を６００℃〜９
００℃の温度範囲で加熱する。これにより、コバルトシ
リサイド層１４はCo2Si 又はCoSiからCoSi2 に変わって
低抵抗化する。この場合、６００℃よりも加熱温度を低
くすると、CoSi2 が生じにくくなって低抵抗化が達成で
きなくなる。また、９００℃以上よりも加熱温度が高く
なると、コバルトシリサイド層１４からCo原子が溶け出
し接合リークを増大させる。
【００２８】これにより得られたコバルトシリサイド層
１４の厚さは、ソース層９及びドレイン層１０を構成す
る不純物拡散層の残った厚さを１とすると、0.5 〜2.0
程度になる。この後に、図２(e) に示すように、全体に
ＣＶＤ法により７００nmの厚さのシリコン酸化膜１５を
形成し、ついで、シリコン酸化膜１５をパターニングし
てゲート電極５、ソース層９及びドレイン層１０の上に
コンタクトホールを形成した後に、膜厚２０nmのチタン
膜１６、膜厚１００nmの窒化チタン膜１７、膜厚５００
nmのアルミ層１８を形成し、これらの３つの層１６〜１
８をフォトリソグラフィー法によってパターニングして
一般的なゲート引出電極１９、ソース引出電極２０、ド
レイン引出電極２１を形成する。
１４の厚さは、ソース層９及びドレイン層１０を構成す
る不純物拡散層の残った厚さを１とすると、0.5 〜2.0
程度になる。この後に、図２(e) に示すように、全体に
ＣＶＤ法により７００nmの厚さのシリコン酸化膜１５を
形成し、ついで、シリコン酸化膜１５をパターニングし
てゲート電極５、ソース層９及びドレイン層１０の上に
コンタクトホールを形成した後に、膜厚２０nmのチタン
膜１６、膜厚１００nmの窒化チタン膜１７、膜厚５００
nmのアルミ層１８を形成し、これらの３つの層１６〜１
８をフォトリソグラフィー法によってパターニングして
一般的なゲート引出電極１９、ソース引出電極２０、ド
レイン引出電極２１を形成する。
【００２９】なお、上記した説明では、アモルファス層
１４を形成するためにゲルマニウムを使用したが、シリ
コン、砒素、硼素など他の元素をイオン注入しても良
い。なお、元素の質量や、不純物拡散層の不純物濃度の
制御などを考慮すると、ゲルマニウム、シリコンが好ま
しい。ゲルマニウムは８×１０13 atoms/cm2以上でイオ
ン注入され、シリコンは８×１０14 atoms/cm2以上でイ
オン注入され、砒素は８×１０13atoms/cm2 〜５×１０
14 atoms/cm2でイオン注入される。
１４を形成するためにゲルマニウムを使用したが、シリ
コン、砒素、硼素など他の元素をイオン注入しても良
い。なお、元素の質量や、不純物拡散層の不純物濃度の
制御などを考慮すると、ゲルマニウム、シリコンが好ま
しい。ゲルマニウムは８×１０13 atoms/cm2以上でイオ
ン注入され、シリコンは８×１０14 atoms/cm2以上でイ
オン注入され、砒素は８×１０13atoms/cm2 〜５×１０
14 atoms/cm2でイオン注入される。
【００３０】以上のような工程により形成されたＭＯＳ
トランジスタにおけるコバルトシリサイド層１４の底部
には殆どスパイクが発生せず、リーク電流が抑制され
た。以下に、コバルトシリサイド層１４のスパイク発生
について詳述する。図３(a) に示すように、シリコン基
板１をアモルファス化しないでその上に膜厚１０nmのコ
バルト層１２を形成した後に次に示すような第１の実験
を行った。
トランジスタにおけるコバルトシリサイド層１４の底部
には殆どスパイクが発生せず、リーク電流が抑制され
た。以下に、コバルトシリサイド層１４のスパイク発生
について詳述する。図３(a) に示すように、シリコン基
板１をアモルファス化しないでその上に膜厚１０nmのコ
バルト層１２を形成した後に次に示すような第１の実験
を行った。
【００３１】まず、図３(b) に示すように、コバルト層
１２及びシリコン基板１を４００℃で加熱したところ、
Co2Si で示されるコバルトシリサイド層１４がシリコン
基板１の表層に形成された。次に、図３(c) に示すよう
に、コバルトシリサイド層１４及びシリコン基板１を４
５０℃で加熱したところ、コバルトシリサイド層１４を
構成していたCo2Si がCoSiに変化した。続いて、図３
(d) に示すように、コバルトシリサイド層１４をさらに
６００℃で加熱したところ、CoSiがCoSi2 に変化し、し
かもコバルトシリサイド層１４の底面にはスパイク２２
が生じていた。未反応コバルトを除去した後のCoSi2 と
Siの界面の断面図をＴＥＭ観察したところ、図４に示す
ようになり、その界面は凹凸があり、最大で約８０nmの
つらら状の異常成長（スパイク）が生じていた。
１２及びシリコン基板１を４００℃で加熱したところ、
Co2Si で示されるコバルトシリサイド層１４がシリコン
基板１の表層に形成された。次に、図３(c) に示すよう
に、コバルトシリサイド層１４及びシリコン基板１を４
５０℃で加熱したところ、コバルトシリサイド層１４を
構成していたCo2Si がCoSiに変化した。続いて、図３
(d) に示すように、コバルトシリサイド層１４をさらに
６００℃で加熱したところ、CoSiがCoSi2 に変化し、し
かもコバルトシリサイド層１４の底面にはスパイク２２
が生じていた。未反応コバルトを除去した後のCoSi2 と
Siの界面の断面図をＴＥＭ観察したところ、図４に示す
ようになり、その界面は凹凸があり、最大で約８０nmの
つらら状の異常成長（スパイク）が生じていた。
【００３２】次に、図５(a) に示すように、シリコン基
板１を表面から浅くアモルファス化した後に、その上に
膜厚１０nmのコバルト層１２を形成し、ついで次に示す
ような第２の実験を行った。まず、図５(b) に示すよう
に、コバルト層１２及びシリコン基板１を４００℃で加
熱したところ、Co2Si で示されるコバルトシリサイド層
１４がシリコン基板１表層に形成され、その底部には薄
いアモルファス層１１が残った。つぎに、図５(c) に示
すように、４００℃で加熱されたコバルト層１４及びシ
リコン基板１をさらに４５０℃で加熱したところ、コバ
ルトシリサイド層１４を構成するCo2Si がCoSiに変わ
り、しかもコバルトシリサイド層１４がアモルファス層
１１を全て浸食した。そしてコバルトシリサイド層１４
の底面にはスパイクが生じていた。さらに、図５(d) に
示すように、コバルトシリサイド層１４を再び６００℃
で加熱したところ、CoSi2 で示されるコバルトシリサイ
ド層１４が形成され、その底面にはスパイク２２が生じ
ていた。
板１を表面から浅くアモルファス化した後に、その上に
膜厚１０nmのコバルト層１２を形成し、ついで次に示す
ような第２の実験を行った。まず、図５(b) に示すよう
に、コバルト層１２及びシリコン基板１を４００℃で加
熱したところ、Co2Si で示されるコバルトシリサイド層
１４がシリコン基板１表層に形成され、その底部には薄
いアモルファス層１１が残った。つぎに、図５(c) に示
すように、４００℃で加熱されたコバルト層１４及びシ
リコン基板１をさらに４５０℃で加熱したところ、コバ
ルトシリサイド層１４を構成するCo2Si がCoSiに変わ
り、しかもコバルトシリサイド層１４がアモルファス層
１１を全て浸食した。そしてコバルトシリサイド層１４
の底面にはスパイクが生じていた。さらに、図５(d) に
示すように、コバルトシリサイド層１４を再び６００℃
で加熱したところ、CoSi2 で示されるコバルトシリサイ
ド層１４が形成され、その底面にはスパイク２２が生じ
ていた。
【００３３】次に、図６(a) に示すように、シリコン基
板１の表層を深くアモルファス化した後に膜厚１０nmの
コバルト層１２を生成し、さらに次に示す第３の実験を
行った。まず、図６(b) に示すように、コバルト層１２
及びシリコン基板１を４００℃で加熱したところ、Co2S
i で示されるコバルトシリサイド層１４がシリコン基板
１の表層に形成され、その底部には厚いアモルファス層
１１が残った。続いて、図６(c) に示すように、４００
℃で加熱されたコバルトシリサイド層１４及びシリコン
基板１をさらに４５０℃で加熱したところ、コバルトシ
リサイド層１４を構成するCo2Si がCoSiに変わり、その
下方にはアモルファス層１１が存在したが、アモルファ
ス層１１の底部はわずかに再結晶化していた。さらに、
図６(d) に示すように、コバルトシリサイド層１４を再
び６００℃で加熱したところ、CoSi 2 で示されるコバル
トシリサイド層１４が形成され、その底面にはスパイク
２２が生ぜず、しかも、その下方ではアモルファス層１
１が再結晶化した結果のシリコン層２３が存在してい
た。
板１の表層を深くアモルファス化した後に膜厚１０nmの
コバルト層１２を生成し、さらに次に示す第３の実験を
行った。まず、図６(b) に示すように、コバルト層１２
及びシリコン基板１を４００℃で加熱したところ、Co2S
i で示されるコバルトシリサイド層１４がシリコン基板
１の表層に形成され、その底部には厚いアモルファス層
１１が残った。続いて、図６(c) に示すように、４００
℃で加熱されたコバルトシリサイド層１４及びシリコン
基板１をさらに４５０℃で加熱したところ、コバルトシ
リサイド層１４を構成するCo2Si がCoSiに変わり、その
下方にはアモルファス層１１が存在したが、アモルファ
ス層１１の底部はわずかに再結晶化していた。さらに、
図６(d) に示すように、コバルトシリサイド層１４を再
び６００℃で加熱したところ、CoSi 2 で示されるコバル
トシリサイド層１４が形成され、その底面にはスパイク
２２が生ぜず、しかも、その下方ではアモルファス層１
１が再結晶化した結果のシリコン層２３が存在してい
た。
【００３４】従って、コバルトシリサイド層１４からの
スパイクの発生を防止するためには第３の実験の工程の
ようにアモルファス層１１を十分に深くすればよいとも
考えられる。しかし、再結晶化したシリコン層２３には
実際には図２に示すようにソース層及びドレイン層が存
在し、アモルファス層１１内の不純物の活性化は８５０
℃程度の加熱温度では十分ではなく、コバルトシリサイ
ド層１４とソース層／ドレイン層とのコンタクト抵抗が
十分に低減できなくなる。これにより、ソース層及びド
レイン層の低抵抗化というシリサイド化の当初の目的を
達成できない。
スパイクの発生を防止するためには第３の実験の工程の
ようにアモルファス層１１を十分に深くすればよいとも
考えられる。しかし、再結晶化したシリコン層２３には
実際には図２に示すようにソース層及びドレイン層が存
在し、アモルファス層１１内の不純物の活性化は８５０
℃程度の加熱温度では十分ではなく、コバルトシリサイ
ド層１４とソース層／ドレイン層とのコンタクト抵抗が
十分に低減できなくなる。これにより、ソース層及びド
レイン層の低抵抗化というシリサイド化の当初の目的を
達成できない。
【００３５】次に、図７(a) に示すように、シリコン基
板の表層をアモルファス化した後に膜厚１０nmのコバル
ト層１２を形成し、さらに、次に示す第４の実験を行っ
た。この実験では、アモルファス層１１の深さを適正な
値にした、即ち、１回目の加熱処理後にコバルトシリサ
イド層１４の下にアモルファス層１１が存在し、また、
６００℃の再加熱処理ではアモルファス層１１のうちの
再結晶化したシリコン層２３もコバルトシリサイド層１
４によって浸食されるようにした。
板の表層をアモルファス化した後に膜厚１０nmのコバル
ト層１２を形成し、さらに、次に示す第４の実験を行っ
た。この実験では、アモルファス層１１の深さを適正な
値にした、即ち、１回目の加熱処理後にコバルトシリサ
イド層１４の下にアモルファス層１１が存在し、また、
６００℃の再加熱処理ではアモルファス層１１のうちの
再結晶化したシリコン層２３もコバルトシリサイド層１
４によって浸食されるようにした。
【００３６】まず、図７(b) に示すように、コバルト層
１２及びシリコン基板１を４００℃で３０秒間加熱した
ところ、Co2Si で示されるコバルトシリサイド層１４が
シリコン基板１表層に形成され、その下方にはアモルフ
ァス層１１が残った。続いて、図７(c) に示すように、
コバルトシリサイド層１４及びシリコン基板１をさらに
４５０℃で３０秒間加熱したところ、コバルトシリサイ
ド層１４を構成するCo 2Si がCoSiに変わった。また、そ
のコバルトシリサイド層１４は、厚さが２０．２nmであ
り、そのうち２．０mmがシリコン基板１の表面から突出
した状態となった。また、コバルトシリサイド層１４の
下方には再結晶したシリコン層２３とアモルファス層１
１が存在し、これらの厚さは合計で１８．２nm以下であ
った。
１２及びシリコン基板１を４００℃で３０秒間加熱した
ところ、Co2Si で示されるコバルトシリサイド層１４が
シリコン基板１表層に形成され、その下方にはアモルフ
ァス層１１が残った。続いて、図７(c) に示すように、
コバルトシリサイド層１４及びシリコン基板１をさらに
４５０℃で３０秒間加熱したところ、コバルトシリサイ
ド層１４を構成するCo 2Si がCoSiに変わった。また、そ
のコバルトシリサイド層１４は、厚さが２０．２nmであ
り、そのうち２．０mmがシリコン基板１の表面から突出
した状態となった。また、コバルトシリサイド層１４の
下方には再結晶したシリコン層２３とアモルファス層１
１が存在し、これらの厚さは合計で１８．２nm以下であ
った。
【００３７】さらに、図７(d) に示すように、コバルト
シリサイド層１４及びシリコン基板１を６００℃で３０
秒間、再加熱したところ、コバルトシリサイド層１４を
構成していたCoSiがCoSi2 となり、厚さが３５．２nmと
厚くなった。この場合、コバルトシリサイド層１４はシ
リコン基板１の表面から１．２nm沈んで存在したので、
当初のアモルファス層１４は完全にコバルトシリサイド
層１４に浸食され、しかもその下方には再結晶化したシ
リコン層２３は存在しなかった。
シリサイド層１４及びシリコン基板１を６００℃で３０
秒間、再加熱したところ、コバルトシリサイド層１４を
構成していたCoSiがCoSi2 となり、厚さが３５．２nmと
厚くなった。この場合、コバルトシリサイド層１４はシ
リコン基板１の表面から１．２nm沈んで存在したので、
当初のアモルファス層１４は完全にコバルトシリサイド
層１４に浸食され、しかもその下方には再結晶化したシ
リコン層２３は存在しなかった。
【００３８】従って、コバルトシリサイド層１４の下に
存在するソース層とドレイン層は最初に１０００℃程度
で活性化された低抵抗の状態を維持したままであり、こ
れによりコバルトシリサイド層１４とソース層、ドレイ
ン層とのコンタクト抵抗は良好であった。また、CoSi2
とSiの界面をＴＥＭ観察したところ図４のような異常成
長はみられず、その界面は比較的平坦であった。
存在するソース層とドレイン層は最初に１０００℃程度
で活性化された低抵抗の状態を維持したままであり、こ
れによりコバルトシリサイド層１４とソース層、ドレイ
ン層とのコンタクト抵抗は良好であった。また、CoSi2
とSiの界面をＴＥＭ観察したところ図４のような異常成
長はみられず、その界面は比較的平坦であった。
【００３９】以上のことから、膜厚１０nm〜２０nmのコ
バルト膜を形成し、これを第１回目で４００℃〜４５０
℃の温度、第２回目で６００〜９００℃の温度でそれぞ
れ３０秒間加熱してCoSi2 のコバルトシリサイド層１４
を形成する場合には、それぞれの膜厚に対して約１８．
２nm〜２６．４nm以上３５．２nm〜７０．２nm以下の深
さになるようにアモルファス層１１を形成する必要があ
ることがわかった。
バルト膜を形成し、これを第１回目で４００℃〜４５０
℃の温度、第２回目で６００〜９００℃の温度でそれぞ
れ３０秒間加熱してCoSi2 のコバルトシリサイド層１４
を形成する場合には、それぞれの膜厚に対して約１８．
２nm〜２６．４nm以上３５．２nm〜７０．２nm以下の深
さになるようにアモルファス層１１を形成する必要があ
ることがわかった。
【００４０】また、Co2Si 又はCoSiよりなるシリサイド
層１４を形成する場合には、シリサイド反応が起こりか
つアモルファス層１１の再結晶速度を極端に遅くする温
度条件で行うと効果的である。例えば、図８に示すよう
に４５０℃以下でアモルファス層１１の再結晶速度が極
端に遅くなる。また、アモルファス層１１を形成する場
合に、不純物を含有しない場合よりも不純物を含有する
場合の方が再結晶速度が遅いことがわかる。
層１４を形成する場合には、シリサイド反応が起こりか
つアモルファス層１１の再結晶速度を極端に遅くする温
度条件で行うと効果的である。例えば、図８に示すよう
に４５０℃以下でアモルファス層１１の再結晶速度が極
端に遅くなる。また、アモルファス層１１を形成する場
合に、不純物を含有しない場合よりも不純物を含有する
場合の方が再結晶速度が遅いことがわかる。
【００４１】最後に、コバルトシリサイド層のリーク電
流について説明する。リーク電流は図９に示すように、
シリコン基板３１を接地する一方、不純物拡散層３２の
上層部のコバルトシリサイド層３３に正の電圧を印加し
た。まず、ゲルマニウムをイオン注入しない場合につい
て説明する。５５０℃、３０秒間の第１回目のＲＴＡに
よってコバルトシリサイド層３３を形成してその後に未
反応のコバルトを除去した直後、即ちウォッシュアウト
直後の、リーク電流とバイアス電圧の関係（以下、リー
ク電流特性という）について不純物拡散層３２の平面積
を変えて調査したところ、図１０(a) 〜(c) に示すよう
な結果が得られ、また、リーク電流特性について不純物
拡散層３２の周辺長を変えて調査したところ、図１１
(a) 〜(c) に示すような結果が得られた。
流について説明する。リーク電流は図９に示すように、
シリコン基板３１を接地する一方、不純物拡散層３２の
上層部のコバルトシリサイド層３３に正の電圧を印加し
た。まず、ゲルマニウムをイオン注入しない場合につい
て説明する。５５０℃、３０秒間の第１回目のＲＴＡに
よってコバルトシリサイド層３３を形成してその後に未
反応のコバルトを除去した直後、即ちウォッシュアウト
直後の、リーク電流とバイアス電圧の関係（以下、リー
ク電流特性という）について不純物拡散層３２の平面積
を変えて調査したところ、図１０(a) 〜(c) に示すよう
な結果が得られ、また、リーク電流特性について不純物
拡散層３２の周辺長を変えて調査したところ、図１１
(a) 〜(c) に示すような結果が得られた。
【００４２】さらに、８２５℃、３０秒間の第２回目の
ＲＴＡによってCoSi2 よりなるコバルトシリサイド層３
３を形成した後のリーク電流特性について不純物拡散層
３２の面積を変えて調査したところ、図１２(a) 〜(c)
に示すような結果が得られ、また、リーク電流特性につ
いて不純物拡散層３２の周辺長を変えて調査したとこ
ろ、図１３(a),(b) に示すような結果が得られた。
ＲＴＡによってCoSi2 よりなるコバルトシリサイド層３
３を形成した後のリーク電流特性について不純物拡散層
３２の面積を変えて調査したところ、図１２(a) 〜(c)
に示すような結果が得られ、また、リーク電流特性につ
いて不純物拡散層３２の周辺長を変えて調査したとこ
ろ、図１３(a),(b) に示すような結果が得られた。
【００４３】図１０〜図１３によれば、１回目のＲＴＡ
の後のリーク電流特性は２回目のＲＴＡのリーク電流特
性よりも悪く、また、不純物拡散層３２の面積が大きく
又は周辺長が長くなる程劣化している。これは、コバル
トシリサイド層３３の底部のスパイクによるものであ
る。次に、ゲルマニウムを注入して不純物拡散層３２の
上層部を予めアモルファス化した場合を説明する。
の後のリーク電流特性は２回目のＲＴＡのリーク電流特
性よりも悪く、また、不純物拡散層３２の面積が大きく
又は周辺長が長くなる程劣化している。これは、コバル
トシリサイド層３３の底部のスパイクによるものであ
る。次に、ゲルマニウムを注入して不純物拡散層３２の
上層部を予めアモルファス化した場合を説明する。
【００４４】５５０℃、３０秒間の第１回目のＲＴＡを
経てウォッシュアウト直後のリーク電流特性について不
純物拡散層３２の平面積を変えて調査したところ、図１
４(a) 〜(c) に示すような結果が得られ、また、リーク
電流特性について不純物拡散層３２の周辺長を変えて調
査したところ、図１５(a) 〜(c) に示すような結果が得
られた。
経てウォッシュアウト直後のリーク電流特性について不
純物拡散層３２の平面積を変えて調査したところ、図１
４(a) 〜(c) に示すような結果が得られ、また、リーク
電流特性について不純物拡散層３２の周辺長を変えて調
査したところ、図１５(a) 〜(c) に示すような結果が得
られた。
【００４５】さらに、８２５℃、３０秒間の第２回目の
ＲＴＡによってCoSi2 よりなるコバルトシリサイド層３
３を形成した後のリーク電流特性について不純物拡散層
３２の面積を変えて調査したところ、図１６(a) 〜(c)
に示すような結果が得られ、また、リーク電流特性につ
いて不純物拡散層３２の周辺長を変えて調査したとこ
ろ、図１７(a),(b) に示すような結果が得られた。
ＲＴＡによってCoSi2 よりなるコバルトシリサイド層３
３を形成した後のリーク電流特性について不純物拡散層
３２の面積を変えて調査したところ、図１６(a) 〜(c)
に示すような結果が得られ、また、リーク電流特性につ
いて不純物拡散層３２の周辺長を変えて調査したとこ
ろ、図１７(a),(b) に示すような結果が得られた。
【００４６】図１４〜図１７によれば、ゲルマニウムの
イオン注入によりアモルファス化した場合には、リーク
電流特性のバラツキは少なく、しかも不純物拡散層３２
の面積、周辺長の依存性は殆ど見られない。次に、２回
目のＲＴＡの後のコバルトシリサイド層３３のリーク電
流特性のコバルト膜厚依存性について調べた結果を図１
８及び図１９に示す。
イオン注入によりアモルファス化した場合には、リーク
電流特性のバラツキは少なく、しかも不純物拡散層３２
の面積、周辺長の依存性は殆ど見られない。次に、２回
目のＲＴＡの後のコバルトシリサイド層３３のリーク電
流特性のコバルト膜厚依存性について調べた結果を図１
８及び図１９に示す。
【００４７】図１８、１９から、コバルト膜が１０nmの
場合において、ゲルマニュウムをイオン注入しない場合
とイオン注入した場合とを比べると、それらの間にはリ
ーク電流特性については殆ど差異は見られないが、コバ
ルト膜を１８nmと厚くした場合にゲルマニュウムをイオ
ン注入した場合の方が明らかに良好なリーク電流特性が
得られることがわかる。
場合において、ゲルマニュウムをイオン注入しない場合
とイオン注入した場合とを比べると、それらの間にはリ
ーク電流特性については殆ど差異は見られないが、コバ
ルト膜を１８nmと厚くした場合にゲルマニュウムをイオ
ン注入した場合の方が明らかに良好なリーク電流特性が
得られることがわかる。
【００４８】なお、コバルト膜の厚さを１８nmとしてコ
バルトシリサイド層を形成した場合のコバルトシリサイ
ド層のシート抵抗を調べたが、ゲルマニウムイオン注入
の有無にかかわらず、約４Ω／□であった。以上の実験
結果によっても、コバルト膜を形成する前にシリコン基
板にゲルマニウムをイオン注入してアモルファス化する
と、不純物拡散層の面積依存性、周辺長依存性、コバル
ト膜厚依存性の少ない良好な接合特性が得られることが
わかる。
バルトシリサイド層を形成した場合のコバルトシリサイ
ド層のシート抵抗を調べたが、ゲルマニウムイオン注入
の有無にかかわらず、約４Ω／□であった。以上の実験
結果によっても、コバルト膜を形成する前にシリコン基
板にゲルマニウムをイオン注入してアモルファス化する
と、不純物拡散層の面積依存性、周辺長依存性、コバル
ト膜厚依存性の少ない良好な接合特性が得られることが
わかる。
【００４９】
【発明の効果】以上述べたように本発明によれば、不純
物拡散層の上層部にコバルトシリサイド層を形成するた
めに、シリコンよりなる不純物拡散層の上層部にイオン
注入により非晶質層を形成した後に、コバルト膜を不純
物拡散層の上に形成した後に、１回目の熱処理によりコ
バルト膜と不純物拡散層内のシリコンとを反応させてそ
の非晶質層の上層部に低温でCoSi又はCo2Si よりなるコ
バルトシリサイド層を形成し、続いて未反応のコバルト
膜を除去し、ついで２回目の熱処理によってコバルトシ
リサイド層を構成するCoSi又はCo2Si をCoSi2 に変化さ
せて低抵抗化するとともに、コバルトシリサイド層を初
期の非晶質層と同じかそれよりも深く入り込ませている
たので、コバルトシリサイド層を形成するための１回目
の熱処理及び２回目の熱処理の際に、コバルトシリサイ
ド層の構成元素の下方への移動が非晶質層によって妨げ
られ、コバルトシリサイド層のスパイクの発生を防止す
ることができる。しかも、２回目の熱処理の際に、非晶
質層の初期の深さまでコバルトシリサイド層を広げるよ
うにし、非晶質層が再結晶化してもその再結晶がコバル
トシリサイド層により浸漬されるので、抵抗の高い再結
晶とコバルトシリサイド層との接合が妨げられ、コンタ
クト抵抗が上昇することを防止できる。
物拡散層の上層部にコバルトシリサイド層を形成するた
めに、シリコンよりなる不純物拡散層の上層部にイオン
注入により非晶質層を形成した後に、コバルト膜を不純
物拡散層の上に形成した後に、１回目の熱処理によりコ
バルト膜と不純物拡散層内のシリコンとを反応させてそ
の非晶質層の上層部に低温でCoSi又はCo2Si よりなるコ
バルトシリサイド層を形成し、続いて未反応のコバルト
膜を除去し、ついで２回目の熱処理によってコバルトシ
リサイド層を構成するCoSi又はCo2Si をCoSi2 に変化さ
せて低抵抗化するとともに、コバルトシリサイド層を初
期の非晶質層と同じかそれよりも深く入り込ませている
たので、コバルトシリサイド層を形成するための１回目
の熱処理及び２回目の熱処理の際に、コバルトシリサイ
ド層の構成元素の下方への移動が非晶質層によって妨げ
られ、コバルトシリサイド層のスパイクの発生を防止す
ることができる。しかも、２回目の熱処理の際に、非晶
質層の初期の深さまでコバルトシリサイド層を広げるよ
うにし、非晶質層が再結晶化してもその再結晶がコバル
トシリサイド層により浸漬されるので、抵抗の高い再結
晶とコバルトシリサイド層との接合が妨げられ、コンタ
クト抵抗が上昇することを防止できる。
【図１】本発明の一実施形態の半導体装置の製造工程を
示す断面図（その１）である。
示す断面図（その１）である。
【図２】本発明の一実施形態の半導体装置の製造工程を
示す断面図（その２）である。
示す断面図（その２）である。
【図３】従来のコバルトシリサイドの形成工程に沿った
実験過程を示す断面図である。
実験過程を示す断面図である。
【図４】従来のコバルトシリサイドの形成工程によって
生成されたスパイクの一例を示す断面図である。
生成されたスパイクの一例を示す断面図である。
【図５】コバルトシリサイドを形成する際のアモルファ
ス層が浅すぎる場合の実験過程を示す断面図である。
ス層が浅すぎる場合の実験過程を示す断面図である。
【図６】コバルトシリサイドを形成する際のアモルファ
ス層が深すぎる場合の実験過程を示す断面図である。
ス層が深すぎる場合の実験過程を示す断面図である。
【図７】本発明の一実施形態において、コバルトシリサ
イドを形成する際のアモルファス層が最適な場合の実験
過程を示す断面図である。
イドを形成する際のアモルファス層が最適な場合の実験
過程を示す断面図である。
【図８】本発明の一実施形態で形成されるアモルファス
層の再結晶速度と温度の関係を示す特性図である。
層の再結晶速度と温度の関係を示す特性図である。
【図９】不純物拡散層のリーク電流の大きさを調べるた
めの試験状態を示す断面図である。
めの試験状態を示す断面図である。
【図１０】従来方法により形成された１回目熱処理後に
未反応コバルトを除去した後のコバルトシリサイド層の
面積の相違によるリーク電流特性図である。
未反応コバルトを除去した後のコバルトシリサイド層の
面積の相違によるリーク電流特性図である。
【図１１】従来方法により形成された１回目熱処理後に
未反応コバルトを除去した後のコバルトシリサイド層の
周辺長の相違によるリーク電流特性図である。
未反応コバルトを除去した後のコバルトシリサイド層の
周辺長の相違によるリーク電流特性図である。
【図１２】従来方法により形成された２回目熱処理後の
コバルトシリサイド層の面積の相違によるリーク電流特
性図である。
コバルトシリサイド層の面積の相違によるリーク電流特
性図である。
【図１３】従来方法により形成された２回目熱処理後の
コバルトシリサイド層の周辺長の相違によるリーク電流
特性図である。
コバルトシリサイド層の周辺長の相違によるリーク電流
特性図である。
【図１４】本発明の一実施形態において、１回目熱処理
後に未反応コバルトを除去した後のコバルトシリサイド
層の面積の相違によるリーク電流特性図である。
後に未反応コバルトを除去した後のコバルトシリサイド
層の面積の相違によるリーク電流特性図である。
【図１５】本発明の一実施形態において、１回目熱処理
後に未反応コバルトを除去した後のコバルトシリサイド
層の周辺長の相違によるリーク電流特性図である。
後に未反応コバルトを除去した後のコバルトシリサイド
層の周辺長の相違によるリーク電流特性図である。
【図１６】本発明の一実施形態において、２回目熱処理
後のコバルトシリサイド層の面積の相違によるリーク電
流特性図である。
後のコバルトシリサイド層の面積の相違によるリーク電
流特性図である。
【図１７】本発明の一実施形態において、２回目熱処理
後のコバルトシリサイド層の周辺長の相違によるリーク
電流特性図である。
後のコバルトシリサイド層の周辺長の相違によるリーク
電流特性図である。
【図１８】従来方法と本発明の一実施形態に比較におい
て、コバルト膜の膜厚の相違によって２回目熱処理後に
コバルトシリサイド層のリーク電流がどのように異なる
かを調べた特性図（その１）である。
て、コバルト膜の膜厚の相違によって２回目熱処理後に
コバルトシリサイド層のリーク電流がどのように異なる
かを調べた特性図（その１）である。
【図１９】従来方法と本発明の一実施形態に比較におい
て、コバルト膜の膜厚の相違によって２回目熱処理後に
コバルトシリサイド層のリーク電流がどのように異なる
かを調べた特性図（その２）である。
て、コバルト膜の膜厚の相違によって２回目熱処理後に
コバルトシリサイド層のリーク電流がどのように異なる
かを調べた特性図（その２）である。
【図２０】従来方法のコバルトシリサイド層の形成工程
を示す断面図である。
を示す断面図である。
１ シリコン基板 ２ ＬＯＣＯＳ酸化膜 ３ ゲート酸化膜 ４ ポリシリコンン膜 ５ ゲート電極 ６ 不純物注入層 ７ サイドウォール ８ 不純物注入層 ９ ソース層 １０ ドレイン層 １１ アモルファス層（非晶質層） １２ コバルト膜 １３ 窒化チタン膜 １４ コバルトシリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 辰也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 助川 孝江 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加勢 正隆 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 佐久間 崇 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 岡崎 圭輔 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 大田 譲 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 高木 英雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (7)
- 【請求項１】シリコン層の上層部に不純物を導入し、熱
処理により不純物拡散層を形成する工程と、 前記不純物拡散層の上層部に元素をイオン注入すること
により非晶質層を形成する工程と、 前記非晶質層の上にコバルト膜を形成する工程と、 前記コバルト膜と前記不純物拡散層を第１の温度により
加熱して、前記非晶質層の上層部にCo2Si 又はCoSiより
なるコバルトシリサイド層を形成する工程と、 前記不純物拡散層内のシリコンと反応しなかった前記コ
バルト膜を除去する工程と、 前記コバルトシリサイド層及び前記不純物拡散層を第２
の温度により加熱することにより、前記Co2Si 又はCoSi
をCoSi2 に変化させるとともに、前記コバルトシリサイ
ド層を前記非晶質層と同じ深さまたは前記非晶質層より
深く形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】前記第１の温度は４５０℃以下であること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第２の温度は、５００℃以上であって
不純物拡散層を形成する前記熱処理の際の温度よりも低
いことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】前記コバルト膜は８〜２０nmの厚さに形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項５】前記コバルト膜を形成後、前記熱処理を行
う前に、前記コバルト膜上にキャップ層を形成すること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項６】前記元素は、ゲルマニウム、シリコン、砒
素であることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項７】前記ゲルマニウムは８×１０13atoms/cm2
以上でイオン注入され、前記シリコンは８×１０14 ato
ms/cm2以上でイオン注入され、前記砒素は８×１０13at
oms/cm2 〜５×１０14atoms/cm2 でイオン注入されるこ
とを特徴とする請求項６記載の半導体装置の製造方法。
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