KR100218894B1 - 반도체장치의 제조방법 - Google Patents

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타쓰야 야마자끼
타까에 수께가와
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께이수께 오까자끼
유즈루 오타
히데오 타까기
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아끼구사 나오유끼
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Abstract

본 발명의 반도체장치의 제조방법은 Si로 된 불순물확산층의 상층부에 이온주입에 의해서 비정질층을 형성하고, 또 코발트막을 비정질층 위에 형성한 후에 1회째의 열처리에 의해서 코발트층과 비정질층을 반응시켜서 비정질의 상층부에 저온으로 CoSi 또는 Co2Si 로 된 코발트실리사이드층을 형성하고, 이어서 미반응코발트를 제거하고 , 다음에 2회째의 열처리에 의해서 코발트실리사이드층을 구성하는 CoSi 또는 Co2Si를 CoSi2로 변화시켜 저저항 화합과 동시에 코발트실리사이드층을 초기 깊이와 동일하거나, 그 보다도 깊게 하는 공정을 갖는다.

Description

반도체장치의 제조방법
본 발명은 반도체장치의 제조방법에 관한 것으로, 더 상세하게는 실리사이드 프로세스를 갖는 반도체장치의 제조방법에 관한 것이다.
오늘날의 반도체장치의 고집적화, 고속도화의 스피드화는 놀랍게 발전하여 고속 3차원 화상처리나 고속통신등을 가정의 퍼스널 컴퓨터라든지 게임기로 간단히 즐길 수 있게 되었다. 이러한 고성능화는 CMOS 장치의 사이즈를 단순히 미세화함으로서 실현하였다. 현재의 CMOS 장치는 게이트 길이가 0.35μm 정도 크기의 양산단계에 와 있고, 연구수준에서는 게이트 길이가 0.1∼0.05μm의 CMOS 장치도 보고되고 있다. 그러나, 게이트 길이가 0.35μm 보다도 작은 장치에서는 스케일링측에 따르지 않는 기생저항이 커져, 종래 추세와 같이 성능을 향상시킬 수 없다. 따라서 게이트, 소스 및 드레인을 동시에 실리사이드화하여 저저항화하는 프로세스, 즉 실리사이드 프로세스가 필수의 기술로 되어 있다.
MOS 트랜지스터에 있어서, 숏채널효과등을 억제하기 위해서 확산층을 얕게 하면, 확산층의 저항의 증대를 가져오기 때문에, 게이트전극을 구성하는 폴리실리콘 표면이나 소스층 및 드레인층의 표면을 자기정합적으로 실리사이드화 하여 저저항화하는 기술이 검토되고 있다. 이 실리사이드로서는 TiSi2, CoSi2, NiSi 등의 재료가 사용된다.
다음에 게이트, 소스, 드레인의 표층에 Co 실리사이드를 사용한 MOS 트랜지스터의 일반적인 제조공정에 대해서 설명한다.
우선, 도20(a)에 나타낸 바와같이, 실리콘 기판(101) 중 LOCOS 산화막(102)에 의해서 분리된 영역의 표면을 열산화 함으로서 50Å 정도의 게이트산화막(103)을 형성한다. 이어서, 그 위에 CVD 법에 의해서 막두께 1500Å정도의 폴리실리콘막(104)을 형성한다.
다음에 도20(b)에 나타낸 바와같이, 폴리실리콘막(104)안에 보론, 인 또는 비소중 어느 하나를 이온주입한 후에, 폴리실리콘막(104)을 패턴닝하여 게이트전극(105)을 형성한다. 이 후에 예를들어 인을 이온주입하여 얕은 불순물주입층(106)을 형성한다.
다음에 도20(c)에 나타낸 바와같이 CVD 법에 의해서 1000Å정도 두께의 실리콘산화막을 형성하고, 게이트전극(105)의 상면이 노출될 때까지 이방성 에칭을 행하여 실리콘산화막을 사이드월(107)로 남긴다.
그 후에 인을 이온주입하여, 깊은 불순물주입층(108)을 형성한 후에, 얕은 불순물주입층(106)과 깊은 불순물주입층(108)을 가열처리에 의해 활성화하고 이것에 의해 게이트전극(105)의 양측 실리콘기판(101)에 LDD구조의 소스층(109)과 드레인층(110)을 형성한다.
다음에 버퍼드불산에 의해서 게이트전극(105), 소스층(109), 드레인층(110) 각각의 표면의 실리콘산화막(자연산화막)을 제거한 후에, 도20(d)에 나타낸 바와같이 100Å정도의 코발트막(111)과 300Å정도의 질화타늄막(112)을 형성하고, 550℃30초의 RTA(rapid thermal annealling) 처리에 의해서 실리사이드화 하여 코발트 실리사이드층(113)을 형성한다.
이어서, 도20(e)에 나타낸 바와같이 질화티타늄막(112)과 미반응 코발트막(111)을 제거하고 또 850℃ 30초의 RTA 처리를 행하여, 이것에 의해 게이트전극(105) , 소스층(109) 및 드레인층(110)의 표면에 형성된 코발트 실리사이드층(113) 을 더 저저항화한다.
이와 같은 실리사이드기술은 기본적인 공정이고, 그 개량기술로서, 실리사이드층의 평탄화기술이 특개소 62－33466호공보에 개시되어 있고, 또, 실리사이드층의 막두께의 균일화기술이 특개평 5－291180호 공보에 기재되어 있다.
이상과 같은 실리사이드층의 형성은 소스층 및 드레인층이 깊은 경우에는 별로 문제가 없으나 예를들어 100nm 정도 까지 얇아지면, 리크전류가 흐르기 쉽다는 문제가 있다
이 원인으로서 코발트실리사이드층의 아래로부터 코발트 실리사이드의 스파이크가 발생하여 소스층 및 드레인층을 관통하기 때문으로 생각된다. 이와같은 코발트실리사이드의 스파이크는 코발트실리사이드를 상기한 2가지의 특허공보에 기재된 방법이나 온도조건에 따라서 형성해도 발생했다.
본 발명은 이와같은 문제를 감안하여 이루어진 것으로서 저면에 스파이크가 생기기 어려운 코발트실리사이드층을 형성하는 공정을 포함하는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도1은 본 발명의 일 실시형태의 반도체장치의 제조공정을 나타낸 단면도.
도2는 본 발명의 일 실시형태의 반도체장치의 제조공정을 나타낸 단면도(그2).
도3은 종래의 코발트 실리사이드의 형성공정에 따른 실험과정을 나타낸 단면도.
도4는 종래의 코발트 실리사이드의 형성공정에 의해서 생성된 스파이크의 일례를 나타낸 단면도.
도5는 코발트 실리사이드를 형성할때의 비정질층이 얕은 경우의 실험과정을 나타낸 단면도.
도6은 코발트 실리사이드를 형성할때의 비정질층이 깊은 경우의 실험과정을 나타낸 단면도.
도7은 본 발명의 일실시형태에 있어서, 코발트 실리사이드를 형성할때의 비정질층이 최적인 경우의 실험과정을 나타낸 단면도.
도8은 본 발명의 일실시형태로 형성된 비정질층의 재결정속도와 온도의 관계를 나타낸 특성도.
도9는 불순물 확산층의 리크전류의 크기를 조사하기 위한 시험상태를 나타낸 단면도.
도10은 종래 방법으로 형성된 1회째 열처리후에 미반응 코발트을 제거한 후의 코발트 실리사이드층의 면적의 상위에 의한 리크전류 특성도.
도11은 종래 방법에 의해서 형성된 1회째 열처리 후에 미반응코발트를 제거한 후의 코발트 실리사이드층의 주변 길이의 상위에 의한 리크전류특성도.
도12는 종래 방법에 의해서 형성된 2회째 열처리 후의 코발트 실리사이드층의 면적의 상위에 의한 리크전류 특성도.
도13은 종래 방법에 의해서 형성된 2회째 열처리 후의 코발트실리사이드층의 주변길이의 상위에 의한 리크전류 특성도.
도14는 본 발명의 일 실시형태에 있어서, 1회째 열처리후 미반응 코발트를 제거한 후의 코발트 실리사이드층의 면적 상위에 의한 리크전류 특성도.
도15는 본 발명의 일 실시형태에 있어서, 1회째 열처리후에 미반응 코발트을 제거한 후의 코발트 실리사이드층의 주변길이의 상위에 의한 리크전류특성도.
도16은 본 발명의 일 실시형태에 있어서, 2회째 열처리 후의 코발트 실리사이드층의 면적의 상위에 의한 리크전류특성도.
도17은 본 발명의 일 실시형태에 있어서, 2회째 열처리 후의 코발트 실리사이드층의 주변길이의 상위에 의한 리크전류 특성도.
도18은 종래 방법과 본 발명의 일 실시형태의 비교에서, 코발트막의 막두께의 상위에 의한 2회째 열처리 후에 코발트 실리사이드층의 리크전류가 어떻게 다른지 조사한 특성도(그 1).
도19는 종래 방법과 본 발명의 일 실시형태의 비교에서, 코발트막의 막두께의 상위에 의한 2회째 열처리 후에 코발트 실리사이드층의 리크전류가 어떻게 다른지 조사한 특성도(그 2).
도20은 종래 방법의 코발트 실리사이드층의 형성 공정을 나타낸 단면도.
(작용)
다음에 본 발명의 작용에 대해서 설명한다.
본 발명에 의하면 불순물확산층의 상층부에 코발트실리사이드층을 형성하기 위해서 실리콘으로 된 불순물확산층의 상층부에 이온주입에 의해서 비정질층을 형성하고, 또 코발트막을 불순물확산층 위에 형성한후 1회째의 열처리에 의해서 코발트막과 불순물확산층내의 실리콘을 반응시켜 이 비정질층의 상층부에 저온에서 CoSi 또는 Co2Si로 된 코발트실리사이드층을 형성하고, 이어서 미반응의 코발트막을 제거하고, 다음에 2회째의 열처리에 의해서 코발트실리사이드층을 구성하는 CoSi 또는 Co2Si를 CoSi2로 변화시켜 시트저항을 저저항화하는 동시에 코발트실리사이드층을 초기의 비정질층의 깊이와 동일하거나 이 보다 깊게 하고 있다.
이와같은 공정에 의하면 코발트 실리사이드층을 형성하기 위한 1회째의 열처리 및 2회째의 열처리시에 코발트실리사이드층의 구성원소 아래쪽으로의 이동이 비정질층에 의해서 방지되어, 코발트실리사이드층의 스파이크 발생이 방지된다. 또 2회째의 열처리시에 비정질층의 초기 깊이까지 코발트 실리사이드층을 확대하여 비정질층이 재결정화 되어도, 그 재결정이 코발트 실리사이드층에 의해서 침지되도록 되어 있으므로, 저항이 높은 재결정과 코발트 실리사이드층의 접합이 방지되어 콘택트 저항의 상승이 방지된다.
이 1회째의 열처리의 온도가 450℃ 이상이 되면, 비정질층이 아래로부터 재결정화 되므로, 비정질화한 의미가 없게된다. 또 2회째의 열처리의 온도가 불순물확산층을 활성화 하기 위한 온도이상이면 실리사이드층에서 코발트가 용출하여 접합리크를 증대시키므로 바람직하지 않다.
이와같은 코발트실리사이드층은 MOS 트랜지스터의 소스층, 드레인층에 사용되어 이들 층을 저저항화한다.
또 비정질층을 형성하기위해서 이온주입하는 원소는 특히 한정하는 것은 아니나 질량이 큰 게르마늄, 실리콘이나 불순물로 사용되는 비소등이 바람직하다.
발명의실시형태
이하에 본 발명의 실시형태를 도면을 참조하여 설명한다.
이하에 본 발명의 실시형태에 대해서 설명한다.
도1은 본 발명의 일실시형태의 공정을 나타낸 단면도이다.
우선, 도1(a)에 나타낸 바와같이 실리콘기판(1)중 LOCOS 산화막(2)에 의해서 분리된 영역의 표면을 열산화하고, 이것에 의해서, 두께 5nm정도의 게이트산화막(3)을 형성한다. 이어서 게이트산화막(3) 및 LOCOS산화막(2) 위에 CVD법에 의해서 막두께 150nm 정도의 폴리실리콘막(4)을 형성한다.
다음에 도1(b)에 나타낸 바와같이 폴리실리콘(4)내에 예를들어 비소를 이온 주입한 후에, 폴리실리콘막(4) 및 게이트산화막(3)을 패턴닝하여 폴리실리콘막(4)에 의해서 게이트전극(5)을 형성한다. 그 후에 게이트전극(5)을 마스크로 사용하여 예를들어 비소를 실리콘기판(1)에 이온을 주입하여 얕은 불순물주입층(6)을 형성한다. 이온주입의 도즈량은 3×1014atm/cm2이고, 그 가속에너지는 10keV이다.
다음에 CVD법에 의해서 100nm정도 두께의 실리콘산화막을 형성한다. 이어서, 게이트전극(5) 상면이 노출할 때까지 실리콘산화막을 수직방향으로 이방성에칭을 하여 도1(c)에 나타낸 바와같이 실리콘산화막을 게이트전극(5)의 측면에 사이드월(7)로서 남긴다.
그 후에 게이트전극(5)을 마스크로 사용하여 비소를 실리콘기판(1)에 이온주입하여 깊은 불순물주입층(8)을 형성한다. 이온주입의 도즈량은 2×1015atm/cm2이고, 그 가속 에너지는 40keV이다.
다음에 1000℃에서 10초간의 RTA처리에 의해서 게이트전극(5)내의 비소를 내부로 확산시키는 동시에 얕은 불순물주입층(6)과 깊은 불순물주입층(8)의 비소를 활성화시켜 도1(d)에 나타낸 바와같은 LDD구조의 소스층(9)과 드레인층(10)을 게이트전극(5)의 양측의 실리콘기판(1)에 형성한다. 이 경우에 소스층(9)과 드레인층(10)중 사이드월(7)과 겹치지 않는 영역의 깊이는 실리콘 기판(1)의 표면에서 100nm정도가 된다.
그 후, 도1(e)에 나타낸 바와같이, 소스층(9), 드레인층(10)을 포함하는 전체에 게르마늄 이온주입하고, 이것에 의해 게이트전극(5), 소스층(9) 및 드레인층(10)의 표층에 비정질층(11)을 형성한다. 그 이온주입은 도즈량 8×1013atm/cm2이상이다. 또 이온주입시의 가속에너지는 소스층(9)과 드레인층(10)의 바닥보다도 얕게 비정질층(11)이 형성되고, 또 후의 실리사이드화용 제1회째 가열처리시에 비정질층(11)이 소실되지 않는 정도로 깊고, 또 실리사이드화용 제2회째 가열처리시에 비정질층(11)이 소실하는 크기로 설정한다.
구체적으로는 이로부터 형성하고자 하는 실리사이드층의 깊이에 의하지만, 소스층(9), 드레인층(10)의 깊이가 100nm의 경우에, 20∼40keV 정도의 범위내이다.
이어서, 버퍼드불산에 의해 게이트전극(5), 소스층(9), 드레인층(10) 각각의 표면의 실리콘산화막을 제거한다. 버퍼드 불산은 불산을 2, 물을 100 비율로 혼합한 혼합액이고, 그 제거시간은 60초 정도이다.
다음에, 도2(a)에 나타낸 바와같이 전체 두께8∼20nm정도의 코발트(Co)막(12)과 30nm정도의 질화타늄(TiN)막 (캡층)(13)을 스퍼터에 의해 순차 형성한다.
코발트막(12)의 성장시에는 성장분위기압력을 5mTorr, 성장분위기로의 아르곤가스유량을 100sccm, 코발트타겟에 인가하는 직류전력량을 0.2W/cm2로 했다. 코발트막(12)의 두께는 게르마늄 이온주입에너지를 크게 할수록 두꺼워 진다.
또, 질화티타늄막(13)의 성장시에는 성장분위기압력을 5mTorr , 성장분위기로의 아르곤가스유량을 50sccm, 질소가스유량을 50sccm, 질화티타늄 타겟에 인가하는 직류전력량을 7.0W/cm2로 했다. 질화타늄막(13)은 실리사이드화 때에 실리사이드층의 표면에 요철이 생기는 것을 억제하기 위해서 형성한다.
그 후에, 상기한 실리사이드화용 제1회째 가열처리를 행한다. 즉, 도2(b)에 나타낸 바와같이, 질소 또는 아르곤의 분위기중에서, 400∼450℃로 30초간의 RTA(rapid thermal annealling) 처리를 행하여 게이트전극(5), 소스층(9), 드레인층(10) 각각의 표면을 실리사이드화 하면, 비정질층(11)의 상부에 Co2Si 또는 CoSi로 되는 코발트 실리사이드층(14)이 형성된다. 또, RTA 온도가 400℃보다도 낮아지면, 코발트 실리사이드층(14)은 형성되지 않고, 또한 450℃보다도 높게 되면 비정질층(11)의 아래가 재결정화되기 때문에 바람직하지 못하다. 이 가열처리시에는 비정질층(11)의 상부가 코발트 실리사이드층(14)에 의해서 침식될 뿐만 아니라, 비정질층(11)중 바닥에서부터 단결정화 되나. 상기한 바와같은 게르마늄의 이온주입에너지를 최적화하고 있으므로, 이 단계에서 비정질층(11)이 소멸하지 않고, 약간 남아 있게 된다
다음에 도2(c)에 나타낸 바와같이, 70℃로 가열한 과산화수소와 암모니아수의 혼합액(H2O2: NH4OH : H2O= 1 : 1 : 4)에 180초간 침지함으로서 질화티타늄막(13)을 제거하고, 이어서 황산과 과산화 수소의 혼합액(H2SO4: H2O2= 3 : 1)에 20분간 침지하여 미반응 코발트막(12)을 제거한다. 이 경우, 코발트실리사이드층(14)은 그대로 남는다.
다음에, 실리사이드화용 제2회째 가열처리를 행한다. 즉, 도2(d)에 나타낸 바와같이, 질소 또는 아르곤 분위기중에서 코발트 실리사이드층(14)을 600℃∼900℃의 온도범위로 가열한다. 이것에 의해, 코발트 실리사이드층(14)은 Co2Si 또는CoSi에서 CoSi2로 변하여 저저항화 된다. 이 경우에, 600℃보다도 가열온도를 낮게 하면, CoSi2가 생기기 어렵게 되어 저저항화를 달성할 수 없게 된다. 또한, 900℃이상 보다도 가열온도가 높아지면, 코발트 실리사이드층(14)으로부터 Co 원자가 용출하여 접합리크을 증대시킨다.
이에 의해서 얻은 코발트 실리사이드층(14)의 두께는 소스층(9) 및 드레인층(10)을 구성하는 불순물확산층의 남은 두께를 1로 하면, 0.5∼2.0 정도가 된다.
그 후에, 도2(e)에 나타낸 바와같이, 전체적으로 CVD법에 의해 700nm 두께의 실리콘산화막(15)을 형성하고, 이어서, 실리콘산화막(15)을 패터닝하여 게이트전극(5), 소스층(9) 및 드레인층(10)의 위에 콘택트홀을 형성한 후에, 막두께 20nm의 티타늄막(16), 막두께 100nm의 질화티타늄막(17), 막두께500nm의 알루미늄층(18)을 형성하고, 이들의 3개 층(16∼18)을 포트리소그래피법에 의해서 패터닝하여 일반적인 게이트인출전극(19), 소스 인출전극(20), 드레인 인출전극(21)을 형성한다.
또, 상기한 설명에서는 비정질층(14)을 형성하기 위해서 게르마늄을 사용했으나, 실리콘, 비소, 붕소등 다른 원소를 이온주입하여도 좋다. 또, 원소의 질량이나, 불순물확산층의 불순물농도의 제어등을 고려하면, 게르마늄, 실리콘이 바람직하다. 게르마늄은 8×1013atoms/cm2이상으로 이온주입하고, 실리콘은 8×1014atoms/cm2이상으로 이온주입 하고, 비소는 8×1013atoms/cm2∼5×1014atoms /cm2으로 이온주입한다.
이상과 같은 공정에 의해 형성된 MOS 트랜지스터에 있어서의 코발트실리사이드층(14)의 바닥부에는 거의 스파이크가 발생하지 않고, 리크전류가 억제되었다.
이하에, 코발트 실리사이드층(14)의 스파이크발생에 대해서 상술한다.
도3(a)에 나타낸 바와같이, 실리콘기판(1)을 비정질화하지 않고, 그 위에 막두께 10nm의 코발트층(12)을 형성한 후에 다음에 나타낸 바와같이 제1 실험을 행했다.
우선, 도3(b)에 나타낸 바와같이, 코발트층(12) 및 실리콘기판(1)을 400℃로가열한 경우, Co2Si로 나타낸 코발트 실리사이드층(14)이 실리콘기판(1)의 표층에 형성되었다. 다음에, 도3(c)에 나타낸 바와같이, 코발트 실리사이드층(14) 및 실리콘기판(1)을 450℃로 가열한 경우, 코발트 실리사이드층(14)을 구성하고 있는 Co2Si 가 CoSi로 변화하였다. 이어서, 도3(d)에 나타낸 바와같이, 코발트실리사이드층층(14)을 또 600℃로 가열한 경우, CoSi가 CoSi2로 변하고, 또 코발트 실리사이드층(14)의 저면에는 스파이크(22)가 생겼다. 미반응 코발트를 제거한 후의CoSi2와 Si의 계면 단면도를 TEM 관찰한 경우, 도4에 나타낸 바와같이, 그 계면은 요철이 있어, 최대로 약 80nm의 고드름상의 이상성장(스파이크)이 발생하고 있었다.
다음에, 도5(a)에 나타낸 바와같이, 실리콘기판(1)을 표면으로부터 얕게 비정질화한 후에, 그 위에 막두께 10nm의 코발트층(12)을 형성하고 이어서 다음에 나타낸 바와같은 제2 실험을 행했다.
우선, 도5(b)에 나타낸 바와같이, 코발트층(12) 및 실리콘기판(1)을 400℃에서 가열한 경우, Co2Si 로 나타낸 코발트 실리사이드층(14)이 실리콘기판(1) 표층에 형성되고, 그 바닥부에는 얇은 비정질층(11)이 남았다. 다음에 도5(c)에 나타낸 바와같이, 400℃로 가열한 코발트층(14) 및 실리콘기판(1)을 또 450℃로 가열한 경우, 코발트 실리사이드층(14)을 구성하는 Co2Si가 CoSi로 변하고, 또 코발트 실리사이드층(14)이 비정질층(11)을 모두 침식하였다. 그리고 코발트 실리사이드층(14)의 저면에는 스파이크(22)가 생겼다. 또, 도5(d)에 나타낸 바와같이, 코발트 실리사이드층(14)을 다시 600℃로 가열한 경우 , CoSi2로 표시되는 코발트 실리사이드층(14)이 형성되고, 그 저면에는 스파이크(22)가 남아 있었다.
다음에 도6(a)에 나타낸 바와같이, 실리콘기판(1)의 표층을 깊게 비정질화한 후에 막두께 10nm의 코발트층(12)을 생성하고, 또 다음에 나타낸 제3 실험을 행하였다.
우선, 도6(b)에 나타낸 바와같이, 코발트층(12) 및 실리콘기판(1)을 400℃로가열한 경우, Co2Si로 표시되는 코발트 실리사이드층(14)이 실리콘기판(1)의 표층에 형성되고, 그 바닥부에는 두꺼운 비정질층(11)이 남았다. 다음에 도6(c)에 나타낸 바와같이, 400℃로 가열한 코발트 실리사이드층(14) 및 실리콘기판(1)을 450℃로 더 가열한 경우, 코발트 실리사이드층(14)을 구성하는 Co2Si가 CoSi로 변하고, 그 아래쪽에 비정질층(11)이 존재했지만, 비정질층(11)의 바닥부는 약간 재결정화되었다. 또, 도6(d)에 나타낸 바와같이, 코발트 실리사이드층(14)을 다시 600℃로 가열한 경우, CoSi2로 표시되는 코발트 실리사이드층(14)이 형성되고, 그 저면에는 스파이크(22)가 발생하지 않고, 또, 그 아랫쪽에서는 비정질층(11)이 재결정화된 결과의 실리콘층(23)이 존재하였다.
따라서, 코발트 실리사이드층(14)으로부터의 스파이크의 발생을 방지하기위해서는 제3 실험의 공정과같이 비정질층(11)을 충분히 깊게 하면 좋을 것으로 생각된다. 그러나, 재결정화한 실리콘층(23)에는 실제로는 도2에 나타낸 바와같이소스층 및 드레인층이 존재하고, 비정질층(11)내의 불순물의 활성화는 850℃ 정도의 가열온도로는 충분하지 않고, 코발트 실리사이드층(14)과 소스층/드레인층의 콘택트저항을 충분히 저감할 수 없게 된다. 따라서, 소스층 및 드레인층의 저저항화라는 실리사이드화의 당초의 목적을 달성할 수 없다.
다음에, 도7(a)에 나타낸 바와같이, 실리콘기판(1)의 표층을 비정질화 한후에 막두께 10nm의 코발트층(12)을 형성하고, 또, 다음에 나타낸 제4 실험을 행했다.
이 실험에서는 비정질층(11)의 깊이를 적정한 값으로 했다, 즉, 1회째의 가열처리 후에 코발트 실리사이드층(14) 아래에 비정질층(11)이 존재하고, 또, 600℃의 재가열처리로는 비정질층(11)중의 재결정화한 실리콘층(23)도 코발트 실리사이드층(14)에 의해서 침식되도록 했다.
우선, 도7(b)에 나타낸 바와같이, 코발트층(12) 및 실리콘기판(1)을 400℃로30초간 가열한 경우, Co2Si로 표시되는 코발트 실리사이드층(14)이 실리콘기판(1)표층에 형성되고, 그 아래쪽에는 비정질층(11)이 남았다. 계속해서, 도7(c)에 나타낸 바와같이, 코발트 실리사이드층(14) 및 실리콘기판(1)을 450℃로 30초간 가열한 바, 코발트 실리사이드층(14)을 구성하는 Co2Si가 CoSi로 변했다. 또, 이 코발트 실리사이드층(14)은 두께가 20.2nm이고, 그 중 2.0mm가 실리콘기판(1)의 표면에서 돌출한 상태가 되었다. 또, 코발트 실리사이드층(14)의 아래쪽에는 재결정한 실리콘층(23)과 비정질층(11)이 존재하고, 이들의 두께는 합계로 18.2nm이하였다.
또, 도7(d)에 나타낸 바와같이, 코발트 실리사이드층(14) 및 실리콘기판(1)을 600℃로 30초간, 재가열한 바, 코발트 실리사이드층(14)을 구성하고 있는 CoSi가 CoSi2로 되고, 두께가 35.2nm로 두텁게 되었다. 이 경우, 코발트실리사이드층(14)은 실리콘기판(1)의 표면에서 1.2nm 가라앉아 존재하기 때문에, 당초의 비정질층(14)은 완전히 코발트 실리사이드층(14)에 침식되고, 또 그 아래쪽에는 재결정화한 실리콘층(23)은 존재하지 않았다.
따라서, 코발트 실리사이드층(14)의 아래에 존재하는 소스층과 드레인층은 최초에 1000℃정도에서 활성화된 저저항의 상태를 그대로 유지하고, 이것에 의해 코발트 실리사이드층(14)과 소스층, 드레인층과의 콘택트저항은 양호했다. 또, CoSi2와 Si의 계면을 TEM 관찰한 경우 도4와 같은 이상성장은 볼 수 없고, 그 계면은 비교적 평탄했다.
이상으로 부터, 막두께 10nm∼20nm의 코발트막을 형성하고, 이것을 제1회째에서 400℃∼450℃의 온도, 제2회째에서 600∼900℃의 온도로 각각 30초간 가열하여 CoSi2의 코발트 실리사이드층(14)을 형성한 경우에는, 각각의 막두께에 대해서 약 18.2nm∼26.4nm 이상 35.2nm∼70.2nm 이하의 깊이가 되도록 비정질층(11)을 형성할 필요가 있다는 것을 알았다.
또, Co2Si 또는CoSi로 된 실리사이드층(14)을 형성한 경우에는 실리사이드 반응이 일어나고 또 비정질층(11)의 재결정속도를 매우 느리게 하는 온도조건으로 하면 효과적이다. 예를들어, 도8에 나타낸 바와같이 450℃이하에서 비정질층(11)의 재결정속도가 매우 느려지게 된다. 또, 비정질층(11)을 형성한 경우에는 불순물을 함유하지 않은 경우 보다도 불순물을 함유한 경우 쪽이 재결정속도가 느리다는 것을 알았다.
마지막으로, 코발트 실리사이드층의 리크전류에 대해서 설명한다. 리크전류는 도9에 나타낸 바와같이, 실리콘기판(31)을 접지하는 한편, 불순물확산층(32) 상층부의 코발트 실리사이드층(33)에 정의 전압을 인가하였다.
먼저, 게르마늄을 이온주입하지않은 경우에 관해서 설명한다.
550℃, 30초간의 제1회째의 RTA에 의해서 코발트 실리사이드층(33)을 형성하고, 그 후에 미반응의 코발트를 제거한 직후, 즉 제거 직후의, 리크전류와 바이어스전압의 관계(이하, 리크전류 특성이라함)에 대해서 불순물확산층(32)의 평면적을 변경하여 조사한 바, 도10(a)∼(c)에 나타낸 바와같은 결과를 얻고, 또, 리크전류 특성에 대해서 불순물확산층(32)의 주변길이를 변경하여 조사한 경우, 도11(a)∼(c)에 나타낸 바와같은 결과를 얻었다.
또, 825℃, 30초간의 제2회째 RTA에 의해서 CoSi2로 된 코발트실리사이드층(33)을 형성한 후의 리크전류특성에 대해서 불순물확산층(32)의 면적을 변겅하여 조사한 바, 도12(a)∼(c)에 나타낸 바와같은 결과를 얻고, 또, 리크전류특성에 대해서 불순물확산층(32)의 주변길이를 변경하여 조사한 바, 도13(a), (b)에 나타낸 바와같은 결과를 얻었다.
도10∼도13에 의하면, 1회째의 RTA 후의 리크전류특성은 2회째의 RTA의 리크전류 특성 보다도 나쁘고, 또, 불순물확산층(32)의 면적이 커지고 또는 주변길이가 길어질수록 열화하고 있다. 이것은 코발트 실리사이드층(33)의 바닥부의스파이크에 의한 것이다.
다음에 게르마늄을 주입하여 불순물확산층(32)의 상층부를 미리 비정질화한경우를 설명한다.
550℃, 30초간의 제1회째 RTA를 거쳐 미반응 코발트의 제거직후의 리크전류 특성에 대해서 불순물확산층(32)의 평면적을 변경하여 조사한 바, 도14(a)∼(c)에 나타낸 바와같은 결과를 얻고, 또, 리크전류 특성에 대해서 불순물확산층(32)의 주변길이를 변경하여 조사한 바, 도15(a)∼(c)에 나타낸 바와같은 결과를 얻었다.
또, 825℃, 30초간 제2회째의 RTA에 의해서 CoSi2로 된 코발트실리사이드층(33)을 형성한 후의 리크전류특성에 대해서 불순물확산층(32)의 면적을 변경하여 조사한 바, 도16(a)∼(c)에 나타낸 바와같은 결과를 얻고, 또, 리크전류특성에 대해서 불순물확산층(32)의 주변길이를 변경하여 조사한 바, 도17(a),(b)에 나타낸 바와같은 결과를 얻었다.
도14∼도17에 의하면, 게르마늄의 이온주입에 의해 비정질화한 경우에는 리크전류 특성의 불균형은 적고, 또 불순물확산층(32)의 면적, 주변길이의 의존성은 거의 보이지 않는다.
다음에, 2회째의 RTA 후의 코발트 실리사이드층(33)의 리크전류특성의 코발트막 두께 의존성에 대해서 조사한 결과를 도18 및 도19에 나타냈다.
도18, 19로부터, 코발트막이 10nm인 경우에 있어서, 게르마늄을 이온주입하지 않은 경우와 이온주입한 경우를 비교하면, 이들 사이에는 리크전류특성에 대해서는 거의 차이가 없지만, 코발트막을 18nm로 두껍게한 경우에 게르마늄을 이온주입한 경우 쪽이 분명히 양호한 리크전류 특성을 얻을 수 있음을 알 수 있다.
또, 코발트막의 두께를 18nm로 코발트 실리사이드층을 형성한 경우의 코발트 실리사이드층의 시트저항을 조사했지만, 게르마늄이온주입의 유무에 관계 없이, 약4Ω／□ 였다.
이상의 실험결과에 의해서도, 코발트막을 형성하기 전에 실리콘기판에 게르마늄을 이온주입하여 비정질화하면, 불순물확산층의 면적 의존성, 주변길이 의존성, 코발트막 두께 의존성이 적은 양호한 접합특성을 얻을 수 있음을 알수 있다
이상 기술한 바와 같이, 본 발명에 의하면, 불순물확산층의 상층부에 코발트실리사이드층을 형성하기 위해서 실리콘으로 된 불순물확산층의 상층부에 이온주입에 의해서 비정질층을 형성하고, 코발트막을 불순물확산층 위에 형성한 후에, 1회째의 열처리에 의해서 코발트막과 불순물확산층내의 실리콘을 반응시켜, 비정질층의 상층부에 저온에서 CoSi 또는 Co2Si 로 된 코발트 실리사이드층을 형성하고, 이어서 미반응 코발트막을 제거하고, 계속해서 2회째 열처리에 의해서 코발트 실리사이드층을 구성하는 CoSi 또는 Co2Si를 CoSi2로 변화시켜 저저항화하는 동시에, 코발트 실리사이드층을 초기의 비정질층과 동일하거나 깊게 밀어 넣음으로서, 코발트 실리사이드층을 형성하기위한 1회째의 열처리 및 2회째의 열처리시에, 코발트 실리사이드층의 구성원소의 아랫쪽으로의 이동이 비정질층에의해서 방지되고, 코발트 실리사이드층의 스파이크의 발생을 방지할 수 있게 된다. 또, 2회째의 열처리시에, 비정질층의 초기 깊이까지 코발트실리사이드층을 넓혀, 비정질층이 재결정화 하더라도 그 재결정이 코발트실리사이드층에 의해서 침지되기 때문에, 저항이 높은 재결정과 코발트실리사이드층의 접합이 방지되어, 콘택트저항이 상승하는 것을 방지할 수 있다.

Claims (10)

  1. 실리콘층의 상층부에 불순물을 도입하고, 열처리에 의해 불순물확산층을 형성하는 공정과,
    상기 실리콘층의 상층부에 원소를 이온주입함으로서 비정질층을 형성하는 공정과,
    상기 비정질층 위에 코발트막을 형성하는 공정과,
    상기 코발트막과 상기 불순물확산층을 제1 온도로 가열하고, 이것에 의하여 상기 비정질층의 상층부에 Co2Si 또는 CoSi로 된 코발트 실리사이드층을 형성하는 공정과,
    상기 비정질층과 반응하지 않은 상기 코발트막을 제거하는 공정과,
    제2 온도로 가열함으로서, 상기 Co2Si 또는 CoSi를 CoSi2로 변화시킴과 동시에 상기 제2 온도로 가열함으로서 상기 코발트 실리사이드층을 상기 비정질층과 동일한 깊이 또는 상기비정질층보다 깊게 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 온도는 450℃이하 인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 제2 온도는 500℃ 이상으로서 불순물확산층을 형성하는 상기 열처리 시의 온도 보다도 낮은 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 코발트막(12)은 8∼20nm 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 코발트막(12)을 형성 후, 상기 열처리를 행하기전에, 상기 코발트막(12)상에 캡층(13)을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 상기 캡층(13)은 TiN으로 구성되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 원소는 게르마늄, 실리콘, 비소인 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 게르마늄은 8×1013atoms/cm2이상으로 이온주입하고, 상기 실리콘은 8×1014atoms/cm2이상으로 이온주입하고, 상기 비소는 8×1013atoms/cm2∼5×1014atoms/cm2로 이온주입하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 실리콘층의 위에 게이트 절연층을 거쳐서 게이트 전극을 형성하는 공정과,
    상기 실리콘층의 상층부에 불순물을 도입하고 열처리에 의해서 불순물확산층을 형성하는 공정과,
    상기 실리콘층의 상층부에 원소를 이온주입함으로서 비정질층을 형성하는 공정과,
    상기 비정질층의 위에 코발트막을 형성하는 공정과,
    상기 코발트막과 상기 비정질층을 제1 온도로 가열하고, 이것에 의해서 상기 비정질층의 상층부에 Co2Si 또는 CoSi로 된 코발트 실리사이드층을 형성하는 공정과,
    상기 비정질층과 반응하지 않은 상기 코발트막을 제거하는 공정과,
    제2 온도로 가열함으로서, 상기 Co2Si 또는 CoSi를 CoSi2로 변화시킴과 동시에, 제2온도의 가열에 의해서, 상기 코발트 실리사이드층을 상기 비정질층과 동일한 깊이 또는 상기 비정질층보다 깊게 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 게이트 전극은 실리콘으로 구성되고,
    상기 게이트 전극의 상층부는 상기 원소의 이온주입에 의해서 비정질층으로 되고,
    상기 제1온도의 가열시에 상기 비정질층의 상층부는 Co2Si 또는 CoSi로 되는 코발트실리사이드층으로 되고,
    상기 제2온도의 가열시에 상기 코발트실리사이드층을 구성하는 Co2Si 또는 상기 CoSi가 CoSi2로 되는 것을 특징으로 하는 반도체장치의 제조방법.
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