KR100307982B1 - 반도체장치및그의제조방법 - Google Patents
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Abstract
반도체 장치를 제조하는 방법은 기판위에 층간 절연막을 가진 게이트 전극을 형성하고, 기판과 게이트 전극의 전체 표면위에 절연막을 증착하는 단계와, 이어서 질소를 절연막내에 각도를 이루어 이온주입하는 단계와, 절연막을 에칭함으로써 게이트 전극의 측면에서 질소를 포함하는 절연막 측벽을 형성하는 단계와, 게이트 전극과 기판으로 불순물을 도입하여 소오스 및 드레인 확산 영역을 형성하는 단계와, 게이트 전극의 표면과 상기 소오스 및 드레인 확산 영역의 표면을 노출시킨 상태로, 노출된 상태에서 전체 표면위에 티타늄을 증착하여, 티타늄막과, 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 유발하는 단계 및, 소오스 및 드레인 확산 영역과 게이트 전극상에 티타늄 실리사이드층을 자기정렬식으로 형성하기 위하여 티타늄막의 반응되지 않은 부분을 제거하는 단계를 포함한다.
Description
본 발명은 반도체 장치의 제조 방법과 이 방법에 의해 제조되는 반도체에 관한 것이며, 특히, 티타늄 실리사이드층이 소오스와, 드레인 확산층 및 게이트 전극위에 자기정렬식으로 형성되는 MOS 트랜지스터의 제조 방법에 관한 것이다.
현재, 반도체 장치에서 집적화와 치수 축소의 수준 향상을 성취하기 위하여, MOS 트랜지스터에서, 실리사이드층이 실리콘 게이트 전극 및 소오스 드레인 영역의 표면위에 형성되어, 게이트 전극과 소오스 드레인 영역의 저항값이 감소되는 자기정렬된 실리사이드 구조가 사용되어 왔다.
도 6 및 도 7 은 실리사이드 구조를 가진 MOS 트랜지스터용 제조 프로세스의 단계를 도시한 단면도이다.
먼저, 도 6(a)를 참조로, p 타입 실리콘 기판 (1) 위에 다결정 실리콘 게이트 전극 (3)을 형성한 후에, CVD 프로세스는 전체 표면위에 산화막 (4)을 증착시키는 것을 사용한다.
다음으로, 이방성 에칭이 이 산화막 (4) 에 행해져서, 도 6(b)에 도시된 바와 같이, 다결정 실리콘 게이트 전극 (3) 의 측면상에 산화막 측벽 (5)을 형성한다. 부가적으로, n 타입 불순물을 이온주입한 후에, 도 6(c) 에 도시된 바와 같이, 소오스 및 드레인 확산 영역 (6)을 형성하기 위하여 활성화 어니일링이 수행된다.
그 다음에, 소오스 및 드레인 확산 영역 (6) 의 표면과 다결정 실리콘 게이트 전극 (3) 의 최상부가 노출된다. 도 7(a) 에 도시된 바와 같이, 티타늄 (7) 을 증착시키기 위하여, 전체 표면위에 스퍼터링이 수행된다.
다음으로, 티타늄막 (7) 과, 소오스 및 드레인 확산 영역 (6) 및 실리콘 게이트 전극 (3) 에서 반응을 유발시키기 위하여 열처리가 수행되고, 이 처리는 도 7(b) 에 도시된 바와 같이, 티타늄 실리사이드층 (8)을 형성한다.
마지막으로, 소오스 및 드레인 확산 영역 (6) 과 실리콘 게이트 전극 (3) 의 최상부위에 자기정렬된 티타늄 실리사이드층 (8)을 형성하기 위하여, 반응되지 않은 티타늄 (9) 의 웨트 에칭이 암모니아 및 수소 과산화물의 혼합 수용액을 사용하여 행해진다.
상기의 과정은 소오스 및 드레인 확산 영역과 게이트 전극의 최상부위에 자기정렬식으로 티타늄 실리사이드층을 형성함으로써 제조된 MOS 트랜지스터에 대한 표준 제조 과정이다. 그러나, 이 방법에서, 티타늄 실리사이드가 산화물 측벽 (5) 위로 뻗어나가는 문제가 있으며, 이는 드레인 확산 영역과 게이트 전극사이의 쇼트 또는 누전을 초래한다. 이 문제를 해결하기 위하여, 지금까지 여러 방법들이 제안되었다.
예를 들면, 일본 미심사 특개평 제 H8-55981 호에서, 도 8 에 도시된 바와 같이, 산화물 측벽 (5)을 형성한 후에, 인 또는 비소와 같은 n 타입 불순물이 경사방향으로 이온 주입되는, 반도체 장치의 제조 방법이 개시되어 있다. 이러한 종래의 방법의 설명에 따르면, n 타입 불순물을 포함하는 산화막위의 실리사이드화 반응은 억제되기 때문에, 산화물 측벽 (5) 위에 티타늄 실리사이드를 성장시키는 것은 어려우며, 이는 소오스 및 드레인 확산 영역과 게이트 전극사이에 쇼트 및 누전을 방지하는 것을 가능하게 한다.
또한, 일본 미심사 특개평 제 H5-102074 호에서, 도 9 에 도시된 바와 같이, 질화막 측벽 (15) 이 게이트 전극 측벽위에 형성되는 MOS 트랜지스터의 제조 방법이 개시된다. 이러한 종래의 방법의 설명에 따르면, 질화막위의 실리사이드화 반응이 억제되기 때문에 산화물 측벽위에 티타늄 실리사이드를 성장시키는 것은 어려우며, 이는 소오스 및 드레인 확산 영역과 게이트 전극사이에 쇼트와 누전을 방지하는 것을 가능하게 한다.
도 8 에 도시된 종래의 방법에서, 인 또는 비소와 같은 n 타입 불순물이 티타늄 실리사이드화 반응을 억제하는 효과를 갖는다는 것은 사실이다. 그러나, 티타늄 실리사이드가 n 타입 확산층의 최상부위에 또한 형성된다는 사실에서 알수 있는 바와 같이, 이 효과는 크게 중요하지 않다. 또한, n 타입 불순물을 경사 방향으로부터 산화물 측벽으로 이온 주입할 때, 이러한 n 타입 불순물은 소오스 및 드레인 확산 영역과 게이트 전극으로 동시에 주입된다. 이런 이유로, p 타입 소오스 및 드레인을 가진 PMOS 장치의 형성을 가정할때, 사용될 수 있는 n 타입 불순물의 양은 제한되는 것을 알 수 있다.
정상적으로, PMOS 소오스 및 드레인 확산 영역과 게이트 전극으로 불순물을 도입하는 것은 거의 1 내지 5 x 1015cm-2수준의 붕소 또는 BF2로 수행된다. 그러므로, PMOS 소오스 및 드레인 확산 영역의 형성에 영향을 미치지 않는 것을 확실히하기위하여, 산화물 측벽내에 주입되는 n 타입 불순물의 양을 붕소 또는 BF2 의 양의 거의 1/10 이하로 제한할 필요가 있다. 즉, 사용량을 1에서 5 x 1014cm-2이하로 제한할 필요가 있으며, 이는 실리사이드화 반응을 억제하는 효과를 성취하는 것을 휠씬 더 어렵게 한다.
그러므로, 종래의 기술에서는, 실리사이드화 반응을 충분히 억제할 수 없다는 문제가 있었다.
도 9 에 도시된 종래의 예에서, 질화막 측벽이 게이트 전극 측면위에 형성된다. 그러나, 질화막을 형성하는 질소 및 실리콘은 이들사이에 강한 화학 결합을 갖기 때문에, 실리사이드화 반응에서 질소는 실제로 어떤 역할도 하지 않으므로, 질소는 실리사이드화 반응을 억제하도록 작용하지 않는다. 그러므로, 이러한 종래 기술의 방법에서, 실리사이드화 반응을 억제하는 데에 있어서 효과가 불충분한 문제가 있다.
본 발명의 목적은 절연막 측벽위로 티타늄 실리사이드가 뻗어나가는 것이 억제되고, 소오스 및 드레인 확산 영역과 게이트 전극사이의 쇼트와 누전이 방지되는 반도체 장치의 제조 방법과 이 방법에 의해 제조된 반도체 장치를 제공하는 것이다.
도 1 은 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 1을 도시한 단면도.
도 2 는 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 1을 도시한 단면도.
도 3 은 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 2를 도시한 단면도.
도 4 는 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 2를 도시한 단면도.
도 5 는 본 발명에 따른 MOS 트랜지스터를 제조하는 방법의 실시예 2를 도시한 단면도.
도 6 은 실리사이드 구조를 가진 MOS 트랜지스터에 대한 표준 제조 방법을 도시한 단면도.
도 7 은 실리사이드 구조를 가진 MOS 트랜지스터에 대한 표준 제조 방법을 도시한 단면도.
도 8 은 종래의 MOS 트랜지스터를 제조하는 방법을 도시한 단면도.
도 9 는 종래의 MOS 트랜지스터를 제조하는 다른 방법을 도시한 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : p 타입 실리콘 기판 2 : 층간 게이트 산화막
3 : 다결정 실리콘 게이트 전극
4 : 산화막 5 : 산화막 측벽
6 : 소오스 및 드레인 확산 영역 7 : 티타늄
8 : 티타늄 실리사이드층 10 : 제 1 산화막
11 : 제 1 산화막 측벽 12 : 제 2 산화막 측벽
13 : 제 2 산화막 측벽 15 : 질화막 측벽
51 : 질소 이온
상기 주지된 목적을 성취하기 위하여, 본 발명에 따른 반도체 장치의 제조 방법은,
(1) 층간 게이트 절연막으로 기판위에 게이트 전극을 형성하는 단계;
(2) 기판과 게이트 전극의 전체 표면위에 절연막을 증착하고 질소를 절연막내에 각도를 이루어 이온주입하는 단계;
(3) 게이트 전극의 측벽위에 질소를 포함한 절연 측벽을 형성하기 위하여 절연막을 에칭하는 단계;
(4) 게이트 전극과 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;
(5) 게이트 전극 표면과 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그 전체 표면위에 티타늄막을 증착하여, 티타늄막과 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 유발시키는 단계; 및
(6) 티타늄막의 반응되지 않은 부분을 제거하여, 소오스 및 드레인 확산 영역 및 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함한다.
다른 태양에서, 본 발명에 따른 반도체 장치를 제조하는 방법은,
(1) 실리콘 기판위에 층간 게이트 절연막으로 실리콘 게이트 전극을 형성하는 단계;
(2) 실리콘 기판과 실리콘 게이트 전극의 전체 표면위에 절연막을 증착하여, 질소를 절연막내에 각도를 이루어 이온주입하는 단계;
(3) 실리콘 게이트 전극의 측면위에 질소를 포함한 절연 측벽을 형성하기 위하여, 절연막의 이방성 에칭을 수행하는 단계;
(4) 실리콘 게이트 전극과 실리콘 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;
(5) 실리콘 게이트 전극 표면과 소오스 및 드레인 확산영역 표면을 노출시킨상태로, 그의 전체 표면위에 티타늄막을 증착한후에, 열처리를 사용하여 티타늄막과, 실리콘 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 유발시키는 단계; 및
(6) 티타늄막의 반응되지 않은 부분을 제거하여 소오스 및 드레인 확산 영역과 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함한다.
또다른 태양에서, 본 발명에 따른 반도체 장치의 제조 방법은,
(1) 층간 게이트 절연막으로 기판위에 게이트 전극을 형성하는 단계;
(2) 기판과 게이트 전극의 전체 표면위에 제 1 절연막을 증착하고, 게이트 전극의 측면위에 제 1 절연막 측벽을 형성하기 위하여 제 1 절연막을 에칭하는 단계;
(3) 게이트 전극과 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;
(4) 전체 표면위에 제 2 절연막을 증착하고, 질소를 제 2 절연막내에 각도를 이루어 이온주입하는 단계;
(5) 게이트 전극의 측면위에 제 1 절연막의 측벽을 따라 질소를 포함하는 제 2 절연 측벽을 형성하기 위하여 제 2 절연막을 에칭하는 단계;
(6) 게이트 전극표면과 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그의 전체 표면위에 티타늄막을 증착시키고, 열처리에 의해 티타늄막과, 게이트 전극과 소오스 및 드레인 확산 영역사이의 반응을 초래하는 단계; 및
(7) 티타늄막의 반응되지 않은 부분을 제거하여, 열처리를 사용하여 소오스 및 드레인 확산 영역과 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함한다.
질소가 절연막으로 주입되는 주입각은 40에서 50도 범위내에 있는 것이 바람직하다.
본 발명에 따른 반도체 장치는 상기 주지된 제조 방법에 따라서 제조된다.
본 발명에 따라서, 질소가 절연막내에 각도를 이루어 주입된 후에 게이트 전극이 형성되고, 절연막이 전체 영역위에 증착된다. 다음으로, 절연막이 이방성 에칭을 사용하여 에칭되고, 게이트 전극의 측벽위에 질소를 포함하는 절연막의 형성이 가능하다. 이런 이유로, 전체 표면과, 게이트 전극 및 소오스 및 드레인 확산 영역을 덮는 티타늄층 사이에서 반응을 유발하기 위하여 열처리가 수행될 때, 질소가 절연막 측벽과 접촉해 있는 티타늄막의 내부로 침입한다. 결과적으로, 티타늄 실리사이드가 절연막 측벽위로 뻗어나가는 것은 억제되어, 소오스 및 드레인 확산 영역과 게이트 전극사이의 쇼트 및 누전의 방지가 가능하다.
본 발명의 실시예가 첨부된 도면을 참조로 이하에서 설명된다. 도 1 및 도 2 는 본 발명의 실시예 1 에 따른 MOS 트랜지스터에 대한 주요 제조 단계를 도시한 단면도이다.
먼저, 도 1a 에 도시된 바와 같이, p 타입 실리콘 기판 (1) 위에 다결정 실리콘 게이트 전극 (3)이 5에서 10 nm 의 두께를 가진 층간 게이트 산화막 (절연막)(2)을 가지고 150 에서 300 nm 의 두께로 형성되고, 그후에 CVD 프로세스등이 70에서 150 nm 의 두께로 전체 표면위에 산화막 (절연막)(4)을 증착시키기 위하여 사용된다. 그 다음에, 질소 이온 (51) 은 1 x 1015cm-2이상의 도즈량으로 각도를 이루어 제공되기 위하여, 5에서 20 keV 의 가속 에너지로 주입된다. 이온 주입각은 40에서 50 도까지의 범위내이며, 바람직하게는 45 도이다. 45 도의 각도로 10 keV 의 가속 에너지로 질소 이온을 주입할 때, 주입된 범위는 거의 15 nm 이며, 산화막 (4) 으로만 주입하는 것이 가능하다.
다음으로, 이방성 에칭이 도 1b 에 도시된 바와 같이, 다결정 실리콘 게이트 전극 (3) 의 측면에서 질소를 포함하는 산화막 측벽 (5)을 형성하기 위하여, 산화막 (4) 에 행해진다. 부가적으로, 30에서 50 keV 의 가속 에너지와 1 에서 5 x 1015cm-2의 도즈량으로 비소 이온을 주입한 후에, 활성 어니일링은 도 1c 에 도시된 바와 같이, n 타입 소오스 및 드레인 확산 영역 (6)을 형성하기위하여 950 내지 1050℃ 의 온도에서 10에서 60 초동안 수행된다.
다음으로, 소오스 및 드레인 확산 영역 (6) 의 표면과 플루오르산 처리에 의해 노출된 실리콘 게이트 전극 (3) 의 최상의 표면에서, 티타늄막 (7) 은 도 2a 에 도시된 바와 같이, 20에서 40 nm 의 두께로 전체 표면위에 스퍼터링을 사용하여 증착된다. 그 다음에 티타늄막 (7) 과, 소오스 및 드레인 확산 영역 (6) 및 실리콘 게이트 전극 (3) 사이의 반응을 유발시키기 위해 열처리가 수행되어, 티타늄 실리사이드층 (8) 이 도 2b 에 도시된 바와 같이, 40에서 80 nm 의 두께로 형성된다.
마지막으로, 웨트 에칭에 의해 반응되지 않은 티타늄막 (9)을 제거하기위하여, 예를 들면, 암모니아 및 수소 과산화물의 혼합액내에 넣어진다. 도 2c 에 도시된 바와 같이, 그 결과는 티타늄 실리사이드층 (8) 이 소오스 및 드레인 확산 영역 (6) 의 표면 영역과 실리콘 게이트 전극 (3) 의 최상부위에 티타늄 실리사이드층(8) 이 형성되는 것이다.
본 발명에 따라서, 게이트 전극을 형성하고 그 전체 영역을 산화막으로 덮은 후에, 절연막에는 질소의 이온 주입이 각도를 이루어 행해진다. 그 다음에, 이방성 에칭이 이 산화막에 행해져서, 게이트 전극 (3) 의 측면위에 질소를 포함하는 산화막 측벽 (5) 의 형성이 가능하다. 이런 이유로, 전체 표면을 덮는 티타늄막 (7) 과, 게이트 전극 (3) 과 소오스 및 드레인 확산 영역 (6) 사이의 반응을 유발시키기 위하여 열처리를 사용할 때, 산화막 측벽 (5) 과 접촉하는 티타늄막 (7)으로 질소가 침입한다. 결과적으로, 산화막 측벽 (5) 위로 티타늄 실리사이드가 뻗어나가는 것을 억제할 수 있으며, 소오스 및 드레인 확산 영역 (6) 과 게이트 전극 (3) 사이의 쇼트 및 누전을 방지할 수 있다.
또한, 산화막 (4) 대신에 질화막을 사용하고, 질소를 포함하는 질화물 측벽을 형성하기 위하여 동일한 방법을 사용하는 것이 가능하다. 이 경우에도 또한, 산화막 측벽을 사용할때와 동일한 효과가 성취된다.
상기에 설명된 바와 같이, 본 발명의 반도체 장치의 실시예중의 하나는 실리콘 기판 (1) 의 표면위에 제공된 절연 게이트막 (2) 과, 층간 게이트 절연막 (2) 이 실리콘 기판 (1) 위에 형성된 다결정 실리콘막 (3) 과, 다결정 실리콘막 (3) 위에 형성된 티타늄 실리사이드막 (8) 과, 절연 게이트막 (2) 과, 다결정 실리콘막 (3) 및 티타늄 실리사이드막의 둘레의 측면들을 형성하는 절연 측벽 (5) 과, 실리콘 기판 (1) 위에 형성되는 소오스 영역 및 드레인 영역 (6) 위에 형성된 티타늄 실리사이드막 (8)을 각각 포함하고, 절연 측벽 (5) 은 그 내부에 질소 (51)를 포함한다.
다음으로, 본 발명의 실시예 2 가 관련 도면을 참조로 설명된다. 도 3 에서 도 5 까지는 본 발명의 실시예 2 에 따른 MOS 트랜지스터를 제조하는 주요 제조 프로세스 단계를 도시한 단면도이다.
먼저, 도 3a 에 도시된 바와 같이, p 타입 실리콘 기판 (1) 위에, 다결정 실리콘 게이트 전극 (3) 은 5 내지 10 nm 의 두께를 가진 층간 게이트 산화막 (2) 내에 150 내지 300 nm 의 두께로 형성되고, 그후에 CVD 프로세스등이 35 내지 75 nm 의 두께로 전체 표면위에 제 1 산화막 (제 1 절연막) (10)을 증착하기 위하여 사용된다. 그 다음에, 이방성 에칭이 도 3b 에 도시된 바와 같이, 다결정 실리콘 게이트 전극 (3) 의 측면위에 제 1 산화막 측벽 (11)을 형성하기 위하여 이 제 1 산화막 (10) 에 행해진다.
다음으로, 비소 이온이 1 내지 5 x 1015cm-2의 도즈량으로 30 내지 50 keV 의 가속 에너지로 주입되고, 그후에 활성화 어니일링이 도 3c 에 도시된 바와 같이, n 타입 소오스 및 드레인 확산 영역 (6)을 형성하기 위하여, 950 내지 1050℃ 의 온도에서 10에서 60초동안 행해진다.
그 다음에, CVD 방법등이 도 4a 에 도시된 바와 같이, 전체 표면위에 35 내지 75 nm 의 두께로 제 2 산화막 (제 2 절연막) (12) 을 증착시키기 위해 사용되고, 질소 이온이 1 x 1015cm-2의 도즈량으로 5 내지 20 keV 의 가속 에너지로 주입된다. 주입각은 40 도 및 50 도사이이며, 바람직하게는 45 도이다. 45 도의 각도에서 10 keV 의 가속 에너지로 질소 이온을 주입할 때, 투입되는 범위는 거의 15 nm 이며, 제 2 산화막 (12) 으로만 주입하는 것이 가능하다.
다음으로, 이방성 에칭은 다결정 실리콘 게이트 전극 (3) 의 측면위에, 제 1 산화막 측벽 (11)을 따라서 질소를 포함한 제 2 산화물 측벽 (13)을 형성하기 위하여 제 2 산화막 (12)에 행해진다.
그 다음에, 소오스 및 드레인 확산 영역 (6) 의 표면과 플루오르산 처리에 의해 노출된 실리콘 게이트 전극 (3) 의 최상부의 표면에서, 티타늄막 (7) 은 전체 표면위에 스퍼터링을 사용하여 도 4(c) 에 도시된 바와 같이, 20에서 40 nm 의 두께로 증착된다. 그 다음에, 티타늄막 (7) 과, 소오스 및 드레인 확산 영역 (6) 및 실리콘 게이트 전극 (3) 사이의 반응을 유발시키기 위하여 열처리가 행해지고, 티타늄 실리사이드층 (8) 이 도 5(a) 에 도시된 바와 같이, 40에서 80 nm 의 두께로 형성된다.
마지막으로, 웨트 에칭에 의해 반응되지 않은 티타늄막을 제거하기 위하여, 예를 들면, 암모니아 및 수소 과산화물의 혼합액내에 넣어진다. 도 5(b) 에 도시된 바와 같이, 그 결과는 티타늄 실리사이드층 (8) 이 소오스 및 드레인 확산 영역 (6)의 표면 영역과 실리콘 게이트 전극 (3) 의 최상부위에 형성되는 것이다.
본 발명의 실시예 2에서, 소오스 및 드레인 확산 영역을 형성하려는 목적의 활성화 어니일링이 행해지고, 질소를 포함한 제 2 산화막 측벽의 형성이 이어지기때문에, 질소의 외부로의 확산을 초래하는 활성화의 위험은 없으므로, 산화막 측벽위로 티타늄 실리사이드가 뻗어오르는 것을 억제하는 효과를 증대시킬 수 있다.
상기에 설명된 바와 같이, 본 발명의 반도체 장치의 다른 실시예는, 실리콘 기판 (1) 의 표면위에 제공된 절연 게이트막 (2)과, 층간 게이트 절연막 (2) 이 실리콘 기판 (1) 위에 형성된 다결정 실리콘막 (3) 과, 다결정 실리콘막 (3) 위에 형성된 티타늄 실리사이드막 (8) 과, 절연 게이트막 (2) 과 다결정 실리콘막 (3) 및 티타늄 실리사이드막 (8) 의 둘레의 측면들 (3a)을 형성하는 제 1 절연 측벽 (11) 과, 실리콘 기판 (1) 위에 각각 형성된 소오스 영역 및 드레인 영역 (6) 위에 형성된 티타늄 실리사이드 막 (8)을 각각 포함하며, 제 2 절연 측벽 (13) 은 제 1 절연 측벽 (11)을 둘러싸도록 형성되며 내부에 질소를 포함한다.
상기에 설명된 바와 같이, 본 발명에 따라서, 전체 표면위에 절연막을 증착한 후에, 이온 주입이 절연막내에 각도를 이루어 수행되기 때문에, 전체 표면을 덮는 티타늄막과 소오스 및 드레인 확산 영역사이의 반응을 유발시키기 위하여, 열처리를 사용할 때, 티타늄 실리사이드층을 형성하기 위하여, 절연막 측벽내에 주입되는 질소에 의해 초래되는 티타늄막내부로부터의 질산화의 진행이 있기 때문에, 절연막 측벽위로 티타늄 실리사이드가 뻗어나가는 것을 억제할 수 있다. 그러므로, 소오스 및 드레인 확산 영역과 게이트 전극사이의 쇼트 및 누전이 방지된다.
Claims (5)
- (1) 기판상에 층간 게이트 절연막을 매개로 게이트 전극을 형성하는 단계;(2) 상기 기판과 상기 게이트 전극의 전체 표면위에 절연막을 증착한 다음 상기 절연막내로 각도를 이루어 질소를 이온주입하는 단계;(3) 상기 절연막을 에칭하여 상기 게이트 전극의 측면 위에 질소를 포함하는 절연 측벽을 형성하는 단계;(4) 상기 게이트 전극과 상기 기판내로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;(5) 상기 게이트 전극 표면과 상기 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그의 전체 표면위에 티타늄막을 증착하여, 상기 티타늄막과 상기 게이트 전극과 상기 소오스 및 드레인 확산 영역 사이에서의 반응을 유발시키는 단계; 및(6) 상기 티타늄막의 반응되지 않은 부분을 제거하여, 상기 소오스 및 드레인 확산 영역 및 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- (1) 실리콘 기판상에 층간 게이트 절연막을 매개로 실리콘 게이트 전극을 형성하는 단계;(2) 상기 기판과 상기 실리콘 게이트 전극의 전체 표면위에 절연막을 증착한 다음, 질소를 상기 절연막내로 각도를 이루어 이온주입하는 단계;(3) 상기 절연막의 이방성 에칭을 수행하여 상기 실리콘 게이트 전극의 측면 위에 질소를 포함하는 절연 측벽을 형성하는 단계;(4) 상기 실리콘 게이트 전극과 상기 실리콘 기판내로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;(5) 상기 실리콘 게이트 전극 표면과 상기 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그의 전체 표면위에 티타늄막을 증착시킨 다음, 열처리를 사용하여 상기 티타늄막과 상기 실리콘 게이트 전극과 상기 소오스 및 드레인 확산 영역 사이에서의 반응을 유발시키는 단계; 및(6) 상기 티타늄막의 반응되지 않은 부분을 제거하여, 상기 소오스 및 드레인 확산 영역과 게이트 전극 위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- (1) 실리콘 기판상에 층간 게이트 절연막을 매개로 게이트 전극을 형성하는 단계;(2) 상기 기판과 상기 게이트 전극의 전체 표면위에 제 1 절연막을 증착한 다음, 상기 제 1 절연막을 에칭하여 상기 게이트 전극의 측면위에 제 1 절연막 측벽을 형성하는 단계;(3) 상기 게이트 전극과 상기 기판 내로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;(4) 상기 전체 표면위에 제 2 절연막을 증착한 다음, 질소를 상기 제 2 절연막내로 각도를 이루어 이온주입하는 단계;(5) 상기 제 2 절연막을 에칭하여 상기 게이트 전극의 측면위에 질소를 포함하는 제 2 절연 측벽을 상기 제 1 절연막의 측벽을 따라 형성하는 단계;(6) 상기 게이트 전극 표면과 상기 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그의 전체 표면위에 티타늄막을 증착한 다음, 열처리에 의해, 상기 티타늄막과 상기 게이트 전극과 상기 소오스 및 드레인 확산 영역 사이에서의 반응을 유발시키는 단계; 및(7) 상기 티타늄막의 반응되지 않은 부분을 제거하여, 상기 소오스 및 드레인 확산 영역과 상기 게이트 전극위의 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- (1) 실리콘 기판상에 층간 게이트 절연막을 매개로 실리콘 게이트 전극을 형성하는 단계;(2) 상기 실리콘 기판과 상기 실리콘 게이트 전극의 전체 표면위에 제 1 절연막을 증착시킨 다음, 상기 제 1 절연막을 이방성 에칭하여 상기 실리콘 게이트 전극의 측면위에 제 1 절연 측벽을 형성하는 단계;(3) 상기 실리콘 게이트 전극과 상기 실리콘 기판으로 불순물을 도입하여, 소오스 및 드레인 확산 영역을 형성하는 단계;(4) 상기 전체 표면위에 제 2 절연막을 증착하고, 질소를 상기 제 2 절연막내로 각도를 이루어 이온주입하는 단계;(5) 상기 제 2 절연막을 이방성 에칭하여 상기 실리콘 게이트 전극의 측면 위에 질소를 포함하는 제 2 절연 측벽을 상기 제 1 절연 측벽을 따라서 형성하는 단계;(6) 상기 게이트 전극 표면과 상기 소오스 및 드레인 확산 영역 표면을 노출시킨 상태로, 그의 전체 표면위에 티타늄막을 증착한 다음, 열처리를 사용하여 상기 티타늄막과 상기 실리콘 게이트 전극과 상기 소오스 및 드레인 확산 영역 사이에서의 반응을 유발시키는 단계; 및(7) 상기 티타늄막의 반응되지 않은 부분을 제거하여, 상기 소오스 및 드레인 확산 영역과 상기 게이트 전극위에 티타늄 실리사이드층을 자기정렬식으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,질소를 상기 절연막내로 이온주입하는 주입각은 40도와 50도 사이인 것을 특징으로 하는 반도체 장치의 제조 방법.
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