JP2894311B2 - 半導体装置の製造方法及びその方法により製造された半導体装置 - Google Patents
半導体装置の製造方法及びその方法により製造された半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法及び半導体装置に関し、特にソース、ドレイン拡散層
とゲート電極上にチタンシリサイド層を自己整合的に形
成するＭＯＳトランジスタの製造方法及びその方法によ
って製造された半導体装置に関する。
法及び半導体装置に関し、特にソース、ドレイン拡散層
とゲート電極上にチタンシリサイド層を自己整合的に形
成するＭＯＳトランジスタの製造方法及びその方法によ
って製造された半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、微細化に
伴い、ＭＯＳトランジスタでは、シリコンゲート電極お
よびソース・ドレイン領域の表面にシリサイド層を形成
して、ゲート電極およびソース・ドレイン領域の抵抗を
低減するサリサイド（Self-Alighned-Silicide）構造が
採用されるようになってきた。
伴い、ＭＯＳトランジスタでは、シリコンゲート電極お
よびソース・ドレイン領域の表面にシリサイド層を形成
して、ゲート電極およびソース・ドレイン領域の抵抗を
低減するサリサイド（Self-Alighned-Silicide）構造が
採用されるようになってきた。
【０００３】図６及び図７は、サリサイド構造を有する
ＭＯＳトランジスタの製造方法を主要工程順に示した断
面図である。
ＭＯＳトランジスタの製造方法を主要工程順に示した断
面図である。
【０００４】まず、図６（ａ）に示すように、ｐ型のシ
リコン基板１上にゲート酸化膜２を介して、多結晶シリ
コンゲート電極３を形成した後、ＣＶＤ法により全面に
酸化膜４を堆積させる。
リコン基板１上にゲート酸化膜２を介して、多結晶シリ
コンゲート電極３を形成した後、ＣＶＤ法により全面に
酸化膜４を堆積させる。
【０００５】次いで、この酸化膜４を異方性エッチング
することによって、図６（ｂ）に示すように、多結晶シ
リコンゲート電極３の側面に酸化膜側壁５を形成する。
さらに、ｎ型不純物をイオン注入した後、活性化アニー
ルを行い、図６（ｃ）に示すように、ソース、ドレイン
拡散層６を形成する。
することによって、図６（ｂ）に示すように、多結晶シ
リコンゲート電極３の側面に酸化膜側壁５を形成する。
さらに、ｎ型不純物をイオン注入した後、活性化アニー
ルを行い、図６（ｃ）に示すように、ソース、ドレイン
拡散層６を形成する。
【０００６】次いで、ソース、ドレイン拡散層６の表面
と多結晶シリコンゲート電極３の頂部を露出させた状態
で、図７（ａ）に示すように、スパッタ法により全面に
チタン膜７を被着させる。
と多結晶シリコンゲート電極３の頂部を露出させた状態
で、図７（ａ）に示すように、スパッタ法により全面に
チタン膜７を被着させる。
【０００７】次いで、熱処理によってチタン膜７と、ソ
ース、ドレイン拡散層６およびシリコンゲート電極３と
を反応させて、図７（ｂ）に示すように、チタンシリサ
イド層８を形成する。
ース、ドレイン拡散層６およびシリコンゲート電極３と
を反応させて、図７（ｂ）に示すように、チタンシリサ
イド層８を形成する。
【０００８】最後に、未反応のチタン９をアンモニアと
過酸化水素との混合水溶液によりウェットエッチングし
て除去することにより、図７（ｃ）に示すように、ソー
ス、ドレイン拡散層６の表面領域とシリコンゲート電極
３の頂部に自己整合的に、チタンシリサイド層８を形成
する。
過酸化水素との混合水溶液によりウェットエッチングし
て除去することにより、図７（ｃ）に示すように、ソー
ス、ドレイン拡散層６の表面領域とシリコンゲート電極
３の頂部に自己整合的に、チタンシリサイド層８を形成
する。
【０００９】以上がソース、ドレイン拡散層とゲート電
極上にチタンシリサイド層を自己整合的に形成するＭＯ
Ｓトランジスタの標準的な製造方法であるが、ここで問
題になるのが、酸化膜側壁５上へのチタンシリサイドの
這いあがり１４によって、ソース、ドレイン拡散層とゲ
ート電極との間にショートやリークが生じることであ
る。そこで、この問題を解決するために、従来からいく
つかの方法が提案されている。
極上にチタンシリサイド層を自己整合的に形成するＭＯ
Ｓトランジスタの標準的な製造方法であるが、ここで問
題になるのが、酸化膜側壁５上へのチタンシリサイドの
這いあがり１４によって、ソース、ドレイン拡散層とゲ
ート電極との間にショートやリークが生じることであ
る。そこで、この問題を解決するために、従来からいく
つかの方法が提案されている。
【００１０】例えば、特開平８ー５５９８１号公報に
は、図８に示すように、酸化膜側壁５形成後に、リンま
たはヒ素などのｎ型不純物を斜め方向からイオン注入す
る半導体装置の製造方法が開示されている。この従来の
方法によれば、ｎ型不純物を含む酸化膜上ではシリサイ
ド化反応が抑制されるため、酸化膜側壁５上にチタンシ
リサイドが成長しにくくなり、ソース、ドレイン拡散層
とゲート電極との間のショートやリークを防止できる、
と説明されている。
は、図８に示すように、酸化膜側壁５形成後に、リンま
たはヒ素などのｎ型不純物を斜め方向からイオン注入す
る半導体装置の製造方法が開示されている。この従来の
方法によれば、ｎ型不純物を含む酸化膜上ではシリサイ
ド化反応が抑制されるため、酸化膜側壁５上にチタンシ
リサイドが成長しにくくなり、ソース、ドレイン拡散層
とゲート電極との間のショートやリークを防止できる、
と説明されている。
【００１１】また、特開平５ー１０２０７４号公報に
は、図９に示すように、ゲート電極側面に窒化膜側壁１
５を形成するＭＯＳトランジスタの製造方法が開示され
ている。この従来の方法によれば、窒化膜上ではシリサ
イド化反応が抑制されるため、酸化膜側壁５上にチタン
シリサイドが成長しにくくなり、ソース、ドレイン拡散
層とゲート電極との間のショートやリークを防止でき
る、と説明されている。
は、図９に示すように、ゲート電極側面に窒化膜側壁１
５を形成するＭＯＳトランジスタの製造方法が開示され
ている。この従来の方法によれば、窒化膜上ではシリサ
イド化反応が抑制されるため、酸化膜側壁５上にチタン
シリサイドが成長しにくくなり、ソース、ドレイン拡散
層とゲート電極との間のショートやリークを防止でき
る、と説明されている。
【００１２】
【発明が解決しようとする課題】図８に示す従来例で
は、リンまたはヒ素などのｎ型不純物に、チタンシリサ
イド化反応を抑制する効果があるのは事実である。しか
し、ｎ型拡散層上にもチタンシリサイドが形成されるこ
とから分かるように、その効果はあまり大きなものでは
ない。しかも、酸化膜側壁にリンまたはヒ素などのｎ型
不純物を斜め方向からイオン注入するとき、このｎ型不
純物が同時にソース、ドレイン拡散層とゲート電極中に
も導入されてしまうことも問題である。このため、ｐ型
のソース、ドレイン拡散層を有するｐＭＯＳの形成を考
慮すると、このｎ型不純物のドース量は制限を受けるこ
とになる。
は、リンまたはヒ素などのｎ型不純物に、チタンシリサ
イド化反応を抑制する効果があるのは事実である。しか
し、ｎ型拡散層上にもチタンシリサイドが形成されるこ
とから分かるように、その効果はあまり大きなものでは
ない。しかも、酸化膜側壁にリンまたはヒ素などのｎ型
不純物を斜め方向からイオン注入するとき、このｎ型不
純物が同時にソース、ドレイン拡散層とゲート電極中に
も導入されてしまうことも問題である。このため、ｐ型
のソース、ドレイン拡散層を有するｐＭＯＳの形成を考
慮すると、このｎ型不純物のドース量は制限を受けるこ
とになる。
【００１３】通常、ｐＭＯＳのソース、ドレイン拡散層
とゲート電極への不純物の導入は、ボロンまたはＢＦ2
イオンを１〜５×１０15ｃｍ-2程度注入することによっ
て行われる。したがって、ｐＭＯＳのソース、ドレイン
拡散層の形成に影響を及ぼさないようにするためには、
酸化膜側壁に注入するｎ型不純物のドース量は、ボロン
またはＢＦ2イオンのドース量の１／１０以下程度、す
なわち１〜５×１０14ｃｍ-2以下程度に制限しなければ
ならず、シリサイド化反応の抑制効果を得ることは、ま
すます困難なものになってしまう。
とゲート電極への不純物の導入は、ボロンまたはＢＦ2
イオンを１〜５×１０15ｃｍ-2程度注入することによっ
て行われる。したがって、ｐＭＯＳのソース、ドレイン
拡散層の形成に影響を及ぼさないようにするためには、
酸化膜側壁に注入するｎ型不純物のドース量は、ボロン
またはＢＦ2イオンのドース量の１／１０以下程度、す
なわち１〜５×１０14ｃｍ-2以下程度に制限しなければ
ならず、シリサイド化反応の抑制効果を得ることは、ま
すます困難なものになってしまう。
【００１４】従って、この従来例は、シリサイド化反応
の抑制効果を十分に得ることができないという問題があ
る。
の抑制効果を十分に得ることができないという問題があ
る。
【００１５】図９に示す従来例では、ゲート電極側面に
窒化膜側壁を形成するが、窒化膜を構成する窒素とシリ
コンは化学結合により強く結びついているため、シリサ
イド化反応の際にも窒素はほとんど動くことがなく、シ
リサイド化反応を抑制するには至らない。従って、この
従来例も、シリサイド化反応の抑制効果をあまり期待で
きないという問題がある。
窒化膜側壁を形成するが、窒化膜を構成する窒素とシリ
コンは化学結合により強く結びついているため、シリサ
イド化反応の際にも窒素はほとんど動くことがなく、シ
リサイド化反応を抑制するには至らない。従って、この
従来例も、シリサイド化反応の抑制効果をあまり期待で
きないという問題がある。
【００１６】本発明は、絶縁膜側壁上へのチタンシリサ
イドの這いあがりを抑制し、ソース、ドレイン拡散層と
ゲート電極との間のショートやリークを防止することが
できる半導体装置の製造方法及びその方法により製造さ
れた半導体装置を提供することを目的とする。
イドの這いあがりを抑制し、ソース、ドレイン拡散層と
ゲート電極との間のショートやリークを防止することが
できる半導体装置の製造方法及びその方法により製造さ
れた半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、（１）基板上にゲート絶縁膜を介して、ゲー
ト電極を形成する工程と、（２）基板及びゲート電極の
全面に絶縁膜を被着させた後、絶縁膜中に窒素を斜め方
向からイオン注入する工程と、（３）絶縁膜をエッチン
グすることによって、ゲート電極の側面に窒素を含有し
た絶縁膜側壁を形成する工程と、（４）ゲート電極およ
び基板に不純物を導入し、ソース、ドレイン拡散層を形
成する工程と、（５）ゲート電極表面およびソース、ド
レイン拡散層表面を露出させた状態で、全面にチタン膜
を被着させ、チタン膜と、ゲート電極およびソース、ド
レイン拡散層とを反応させる工程と、（６）チタン膜の
未反応部分を除去することによって、ソース、ドレイン
拡散層とゲート電極上にチタンシリサイド層を自己整合
的に形成する工程と、を有することを特徴とするもので
ある。
造方法は、（１）基板上にゲート絶縁膜を介して、ゲー
ト電極を形成する工程と、（２）基板及びゲート電極の
全面に絶縁膜を被着させた後、絶縁膜中に窒素を斜め方
向からイオン注入する工程と、（３）絶縁膜をエッチン
グすることによって、ゲート電極の側面に窒素を含有し
た絶縁膜側壁を形成する工程と、（４）ゲート電極およ
び基板に不純物を導入し、ソース、ドレイン拡散層を形
成する工程と、（５）ゲート電極表面およびソース、ド
レイン拡散層表面を露出させた状態で、全面にチタン膜
を被着させ、チタン膜と、ゲート電極およびソース、ド
レイン拡散層とを反応させる工程と、（６）チタン膜の
未反応部分を除去することによって、ソース、ドレイン
拡散層とゲート電極上にチタンシリサイド層を自己整合
的に形成する工程と、を有することを特徴とするもので
ある。
【００１８】本発明の半導体装置の製造方法は又、
（１）シリコン基板上にゲート絶縁膜を介して、シリコ
ンゲート電極を形成する工程と、（２）シリコン基板及
びシリコンゲート電極の全面に絶縁膜を被着させた後、
絶縁膜中に窒素を斜め方向からイオン注入する工程と、
（３）絶縁膜を異方性エッチングすることによって、シ
リコンゲート電極の側面に窒素を含有した絶縁膜側壁を
形成する工程と、（４）シリコンゲート電極およびシリ
コン基板に不純物を導入し、ソース、ドレイン拡散層を
形成する工程と、（５）シリコンゲート電極表面および
ソース、ドレイン拡散層表面を露出させた状態で、全面
にチタン膜を被着させ、熱処理によってチタン膜と、シ
リコンゲート電極およびソース、ドレイン拡散層とを反
応させる工程と、（６）チタン膜の未反応部分を除去す
ることによって、ソース、ドレイン拡散層とゲート電極
上にチタンシリサイド層を自己整合的に形成する工程と
を有することを特徴とするものである。
（１）シリコン基板上にゲート絶縁膜を介して、シリコ
ンゲート電極を形成する工程と、（２）シリコン基板及
びシリコンゲート電極の全面に絶縁膜を被着させた後、
絶縁膜中に窒素を斜め方向からイオン注入する工程と、
（３）絶縁膜を異方性エッチングすることによって、シ
リコンゲート電極の側面に窒素を含有した絶縁膜側壁を
形成する工程と、（４）シリコンゲート電極およびシリ
コン基板に不純物を導入し、ソース、ドレイン拡散層を
形成する工程と、（５）シリコンゲート電極表面および
ソース、ドレイン拡散層表面を露出させた状態で、全面
にチタン膜を被着させ、熱処理によってチタン膜と、シ
リコンゲート電極およびソース、ドレイン拡散層とを反
応させる工程と、（６）チタン膜の未反応部分を除去す
ることによって、ソース、ドレイン拡散層とゲート電極
上にチタンシリサイド層を自己整合的に形成する工程と
を有することを特徴とするものである。
【００１９】本発明の他の半導体装置の製造方法は、
（１）基板上にゲート絶縁膜を介して、ゲート電極を形
成する工程と、（２）基板及びゲート電極の全面に第１
の絶縁膜を被着させた後、第１の絶縁膜をエッチングす
ることによって、ゲート電極の側面に第１の絶縁膜側壁
を形成する工程と、（３）ゲート電極および基板に不純
物を導入し、ソース、ドレイン拡散層を形成する工程
と、（４）全面に第２の絶縁膜を被着させた後、第２の
絶縁膜中に窒素を斜め方向からイオン注入する工程と、
（５）第２の絶縁膜をエッチングすることによって、ゲ
一 ト電極の側面に、第１の絶縁膜側壁に沿って、窒素
を含有した第２の絶縁膜側壁を形成する工程と、（６）
ゲート電極表面およびソース、ドレイン拡散層表面を露
出させた状態で、全面にチタン膜を被着させ、チタン膜
と、ゲート電極およびソース、ドレイン拡散層とを反応
させる工程と、（７）チタン膜の未反応部分を除去する
ことによって、ソース、ドレイン拡散層とゲート電極上
にチタンシリサイド層を自己整合的に形成する工程と、
を有することを特徴とするものである。
（１）基板上にゲート絶縁膜を介して、ゲート電極を形
成する工程と、（２）基板及びゲート電極の全面に第１
の絶縁膜を被着させた後、第１の絶縁膜をエッチングす
ることによって、ゲート電極の側面に第１の絶縁膜側壁
を形成する工程と、（３）ゲート電極および基板に不純
物を導入し、ソース、ドレイン拡散層を形成する工程
と、（４）全面に第２の絶縁膜を被着させた後、第２の
絶縁膜中に窒素を斜め方向からイオン注入する工程と、
（５）第２の絶縁膜をエッチングすることによって、ゲ
一 ト電極の側面に、第１の絶縁膜側壁に沿って、窒素
を含有した第２の絶縁膜側壁を形成する工程と、（６）
ゲート電極表面およびソース、ドレイン拡散層表面を露
出させた状態で、全面にチタン膜を被着させ、チタン膜
と、ゲート電極およびソース、ドレイン拡散層とを反応
させる工程と、（７）チタン膜の未反応部分を除去する
ことによって、ソース、ドレイン拡散層とゲート電極上
にチタンシリサイド層を自己整合的に形成する工程と、
を有することを特徴とするものである。
【００２０】本発明の他の半導体装置の製造方法は又、
（１）シリコン基板上にゲート絶縁膜を介して、シリコ
ンゲート電極を形成する工程と、（２）シリコン基板及
びシリコンゲート電極の全面に第１の絶縁膜を被着させ
た後、第１の絶縁膜を異方性エッチングすることによっ
て、シリコンゲート電極の側面に第１の絶縁膜側壁を形
成する工程と、（３）シリコンゲート電極およびシリコ
ン基板に不純物を導入し、ソース、ドレイン拡散層を形
成する工程と、（４）全面に第２の絶縁膜を被着させた
後、第２の絶縁膜中に窒素を斜め方向からイオン注入す
る工程と、（５）第２の絶縁膜を異方性エッチングする
ことによって、シリコンゲ一 ト電極の側面に、第１の
絶縁膜側壁に沿って、窒素を含有した第２の絶縁膜側壁
を形成する工程と、（６）シリコンゲート電極表面およ
びソース、ドレイン拡散層表面を露出させた状態で、全
面にチタン膜を被着させ、熱処理によってチタン膜と、
シリコンゲート電極およびソース、ドレイン拡散層とを
反応させる工程と、（７）チタン膜の未反応部分を除去
することによって、ソース、ドレイン拡散層とゲート電
極上にチタンシリサイド層を自己整合的に形成する工程
と、を有することを特徴とするものである。
（１）シリコン基板上にゲート絶縁膜を介して、シリコ
ンゲート電極を形成する工程と、（２）シリコン基板及
びシリコンゲート電極の全面に第１の絶縁膜を被着させ
た後、第１の絶縁膜を異方性エッチングすることによっ
て、シリコンゲート電極の側面に第１の絶縁膜側壁を形
成する工程と、（３）シリコンゲート電極およびシリコ
ン基板に不純物を導入し、ソース、ドレイン拡散層を形
成する工程と、（４）全面に第２の絶縁膜を被着させた
後、第２の絶縁膜中に窒素を斜め方向からイオン注入す
る工程と、（５）第２の絶縁膜を異方性エッチングする
ことによって、シリコンゲ一 ト電極の側面に、第１の
絶縁膜側壁に沿って、窒素を含有した第２の絶縁膜側壁
を形成する工程と、（６）シリコンゲート電極表面およ
びソース、ドレイン拡散層表面を露出させた状態で、全
面にチタン膜を被着させ、熱処理によってチタン膜と、
シリコンゲート電極およびソース、ドレイン拡散層とを
反応させる工程と、（７）チタン膜の未反応部分を除去
することによって、ソース、ドレイン拡散層とゲート電
極上にチタンシリサイド層を自己整合的に形成する工程
と、を有することを特徴とするものである。
【００２１】絶縁膜中に窒素をイオン注入するための注
入角度は、４０度乃至５０度の範囲内にあるのが好まし
い。
入角度は、４０度乃至５０度の範囲内にあるのが好まし
い。
【００２２】本発明に係る半導体装置は、上記記載され
た製造方法によって製造されたものである。
た製造方法によって製造されたものである。
【００２３】本発明によれば、ゲート電極を形成し、全
面に絶縁膜を被着させた後、この絶縁膜中に窒素を斜め
方向からイオン注入する。次いで、この絶縁膜を異方性
エッチングすると、ゲート電極の側面に窒素を含有した
絶縁膜側壁を形成することができる。このため、全面に
被着させたチタン膜と、ゲート電極およびソース、ドレ
イン拡散層とを、熱処理によって反応させて、チタンシ
リサイド層を形成する際、絶縁膜側壁に接したチタン膜
には内側から窒化が進行する。その結果、絶縁膜側壁上
へのチタンシリサイドの這いあがりが抑制され、ソー
ス、ドレイン拡散層とゲート電極との間のショートやリ
ークを防止することができる。
面に絶縁膜を被着させた後、この絶縁膜中に窒素を斜め
方向からイオン注入する。次いで、この絶縁膜を異方性
エッチングすると、ゲート電極の側面に窒素を含有した
絶縁膜側壁を形成することができる。このため、全面に
被着させたチタン膜と、ゲート電極およびソース、ドレ
イン拡散層とを、熱処理によって反応させて、チタンシ
リサイド層を形成する際、絶縁膜側壁に接したチタン膜
には内側から窒化が進行する。その結果、絶縁膜側壁上
へのチタンシリサイドの這いあがりが抑制され、ソー
ス、ドレイン拡散層とゲート電極との間のショートやリ
ークを防止することができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１及び図２は、本発明の
第１のＭＯＳトランジスタの製造方法を主要工程順に示
した断面図である。
て図面を参照して説明する。図１及び図２は、本発明の
第１のＭＯＳトランジスタの製造方法を主要工程順に示
した断面図である。
【００２５】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ５〜１０ｎｍのゲート酸化膜（絶
縁膜）２を介して、厚さ１５０〜３００ｎｍの多結晶シ
リコンゲート電極３を形成した後、ＣＶＤ法等により全
面に厚さ７０〜１５０ｎｍの酸化膜（絶縁膜）４を堆積
させ、窒素イオンを加速エネルギー５〜２０ｋｅＶ、ド
ース量１×１０15ｃｍ-2以上で斜め方向から注入する。
注入角度は、４０°乃至５０°の範囲内にあり、４５°
程度が好ましい。窒素イオンを１０ｋｅＶで斜め４５°
方向から注入した場合、投影飛程は約１５ｎｍであり、
酸化膜４の中にのみ窒素を導入することができる。
リコン基板１上に厚さ５〜１０ｎｍのゲート酸化膜（絶
縁膜）２を介して、厚さ１５０〜３００ｎｍの多結晶シ
リコンゲート電極３を形成した後、ＣＶＤ法等により全
面に厚さ７０〜１５０ｎｍの酸化膜（絶縁膜）４を堆積
させ、窒素イオンを加速エネルギー５〜２０ｋｅＶ、ド
ース量１×１０15ｃｍ-2以上で斜め方向から注入する。
注入角度は、４０°乃至５０°の範囲内にあり、４５°
程度が好ましい。窒素イオンを１０ｋｅＶで斜め４５°
方向から注入した場合、投影飛程は約１５ｎｍであり、
酸化膜４の中にのみ窒素を導入することができる。
【００２６】次いで、この酸化膜４を異方性エッチング
することによって、図１（ｂ）に示すように、多結晶シ
リコンゲート電極３の側面に、窒素を含有した酸化膜側
壁５を形成する。さらに、ヒ素イオンを加速エネルギー
３０〜５０ｋｅＶ、ドース量１〜５×１０15ｃｍ-2で注
入した後、９５０〜１０５０℃の温度範囲で１０〜６０
秒間活性化アニールを行い、図１（ｃ）に示すように、
ｎ型のソース、ドレイン拡散層６を形成する。
することによって、図１（ｂ）に示すように、多結晶シ
リコンゲート電極３の側面に、窒素を含有した酸化膜側
壁５を形成する。さらに、ヒ素イオンを加速エネルギー
３０〜５０ｋｅＶ、ドース量１〜５×１０15ｃｍ-2で注
入した後、９５０〜１０５０℃の温度範囲で１０〜６０
秒間活性化アニールを行い、図１（ｃ）に示すように、
ｎ型のソース、ドレイン拡散層６を形成する。
【００２７】次いで、ソース、ドレイン拡散層６の表面
とシリコンゲート電極３の頂部をフッ酸処理により露出
させた状態で、図２（ａ）に示すように、スパッタ法に
より全面に厚さ２０〜４０ｎｍのチタン膜７を被着させ
る。そして、熱処理によってチタン膜７と、ソース、ド
レイン拡散層６およびシリコンゲート電極３とを反応さ
せて、図２（ｂ）に示すように、厚さ４０〜８０ｎｍの
チタンシリサイド層８を形成する。
とシリコンゲート電極３の頂部をフッ酸処理により露出
させた状態で、図２（ａ）に示すように、スパッタ法に
より全面に厚さ２０〜４０ｎｍのチタン膜７を被着させ
る。そして、熱処理によってチタン膜７と、ソース、ド
レイン拡散層６およびシリコンゲート電極３とを反応さ
せて、図２（ｂ）に示すように、厚さ４０〜８０ｎｍの
チタンシリサイド層８を形成する。
【００２８】最後に、例えば、水酸化アンモニウムと過
酸化水素水の混合溶液に浸して、未反応のチタン９をウ
ェットエッチングして除去する。これによって、図２
（ｃ）に示すように、ソース、ドレイン拡散層６の表面
領域とシリコンゲート電極３の頂部に自己整合的に、チ
タンシリサイド層８を形成する。
酸化水素水の混合溶液に浸して、未反応のチタン９をウ
ェットエッチングして除去する。これによって、図２
（ｃ）に示すように、ソース、ドレイン拡散層６の表面
領域とシリコンゲート電極３の頂部に自己整合的に、チ
タンシリサイド層８を形成する。
【００２９】本発明によれば、ゲート電極３を形成し、
全面に酸化膜４を被着させた後、この酸化膜４中に窒素
を斜め方向からイオン注入する。次いで、この酸化膜４
を異方性エッチングすると、ゲート電極３の側面に窒素
を含有した酸化膜側壁５を形成することができる。この
ため、全面に被着させたチタン膜７と、ゲート電極３お
よびソース、ドレイン拡散層６とを、熱処理によって反
応させて、チタンシリサイド層８を形成する際、酸化膜
側壁５に接したチタン膜７には内側から窒化が進行す
る。その結果、酸化膜側壁５上へのチタンシリサイドの
這いあがりが抑制され、ソース、ドレイン拡散層６とゲ
ート電極３との間のショートやリークを防止することが
できる。
全面に酸化膜４を被着させた後、この酸化膜４中に窒素
を斜め方向からイオン注入する。次いで、この酸化膜４
を異方性エッチングすると、ゲート電極３の側面に窒素
を含有した酸化膜側壁５を形成することができる。この
ため、全面に被着させたチタン膜７と、ゲート電極３お
よびソース、ドレイン拡散層６とを、熱処理によって反
応させて、チタンシリサイド層８を形成する際、酸化膜
側壁５に接したチタン膜７には内側から窒化が進行す
る。その結果、酸化膜側壁５上へのチタンシリサイドの
這いあがりが抑制され、ソース、ドレイン拡散層６とゲ
ート電極３との間のショートやリークを防止することが
できる。
【００３０】なお、酸化膜４の代わりに窒化膜を用い、
同様の方法によって、窒素を含有した窒化膜側壁を形成
してもよい。この場合も、酸化膜側壁の場合と同様の効
果を得ることができる。
同様の方法によって、窒素を含有した窒化膜側壁を形成
してもよい。この場合も、酸化膜側壁の場合と同様の効
果を得ることができる。
【００３１】次に、本発明の第２の実施の形態について
図面を参照して説明する。図３乃至図５は、本発明の第
２のＭＯＳトランジスタの製造方法を主要工程順に示し
た断面図である。
図面を参照して説明する。図３乃至図５は、本発明の第
２のＭＯＳトランジスタの製造方法を主要工程順に示し
た断面図である。
【００３２】まず、図３（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ５〜１０ｎｍのゲート酸化膜２を
介して、厚さ１５０〜３００ｎｍのシリコンゲート電極
３を形成する。その後、ＣＶＤ法等により全面に厚さ３
５〜７５ｎｍの第１の酸化膜１０を堆積させる。そし
て、この第１の酸化膜１０を異方性エッチングすること
によって、図３（ｂ）に示すように、多結晶シリコンゲ
ート電極３の側面に、第１の酸化膜側壁１１を形成す
る。
リコン基板１上に厚さ５〜１０ｎｍのゲート酸化膜２を
介して、厚さ１５０〜３００ｎｍのシリコンゲート電極
３を形成する。その後、ＣＶＤ法等により全面に厚さ３
５〜７５ｎｍの第１の酸化膜１０を堆積させる。そし
て、この第１の酸化膜１０を異方性エッチングすること
によって、図３（ｂ）に示すように、多結晶シリコンゲ
ート電極３の側面に、第１の酸化膜側壁１１を形成す
る。
【００３３】次いで、ヒ素イオンを加速エネルギー３０
〜５０ｋｅＶ、ドース量１〜５×１０15ｃｍ-2で注入し
た後、９５０〜１０５０℃の温度範囲で１０〜６０秒間
活性化アニールを行い、図３（ｃ）に示すように、ｎ型
のソース、ドレイン拡散層６を形成する。
〜５０ｋｅＶ、ドース量１〜５×１０15ｃｍ-2で注入し
た後、９５０〜１０５０℃の温度範囲で１０〜６０秒間
活性化アニールを行い、図３（ｃ）に示すように、ｎ型
のソース、ドレイン拡散層６を形成する。
【００３４】次いで、図４（ａ）に示すように、ＣＶＤ
法等により全面に厚さ３５〜７５ｎｍの第２の酸化膜１
２を被着させ、窒素イオンを加速エネルギー５〜２０ｋ
ｅＶ、ドース量１×１０15ｃｍ-2以上で斜め方向から注
入する。注入角度は、４０°乃至５０°の範囲内にあ
り、４５°程度が好ましい。窒素イオンを１０ｋｅＶで
斜め４５°方向から注入した場合、投影飛程は約１５ｎ
ｍであり、第２の酸化膜１２の中にのみ窒素を導入する
ことができる。
法等により全面に厚さ３５〜７５ｎｍの第２の酸化膜１
２を被着させ、窒素イオンを加速エネルギー５〜２０ｋ
ｅＶ、ドース量１×１０15ｃｍ-2以上で斜め方向から注
入する。注入角度は、４０°乃至５０°の範囲内にあ
り、４５°程度が好ましい。窒素イオンを１０ｋｅＶで
斜め４５°方向から注入した場合、投影飛程は約１５ｎ
ｍであり、第２の酸化膜１２の中にのみ窒素を導入する
ことができる。
【００３５】次いで、この第２の酸化膜１２を異方性エ
ッチングすることによって、図４（ｂ）に示すように、
多結晶シリコンゲート電極３の側面に、第１の酸化膜側
壁１１に沿って、窒素を含有した第２の酸化膜側壁１３
を形成する。
ッチングすることによって、図４（ｂ）に示すように、
多結晶シリコンゲート電極３の側面に、第１の酸化膜側
壁１１に沿って、窒素を含有した第２の酸化膜側壁１３
を形成する。
【００３６】次いで、ソース、ドレイン拡散層６の表面
とシリコンゲート電極３の頂部をフッ酸処理により露出
させた状態で、図４（ｃ）に示すように、スパッタ法等
により全面に厚さ２０〜４０ｎｍのチタン膜７を被着さ
せる。そして、熱処理によってチタン膜７と、ソース、
ドレイン拡散層６およびシリコンゲート電極３とを反応
させて、図５（ａ）に示すように、厚さ４０〜８０ｎｍ
のチタンシリサイド層８を形成する。
とシリコンゲート電極３の頂部をフッ酸処理により露出
させた状態で、図４（ｃ）に示すように、スパッタ法等
により全面に厚さ２０〜４０ｎｍのチタン膜７を被着さ
せる。そして、熱処理によってチタン膜７と、ソース、
ドレイン拡散層６およびシリコンゲート電極３とを反応
させて、図５（ａ）に示すように、厚さ４０〜８０ｎｍ
のチタンシリサイド層８を形成する。
【００３７】最後に、例えば水酸化アンモニウムと過酸
化水素水の混合溶液に浸して、未反応のチタン９を除去
することにより、図５（ｂ）に示すように、ソース、ド
レイン拡散層６の表面領域とシリコンゲート電極３の頂
部に自己整合的に、チタンシリサイド層８を形成する。
化水素水の混合溶液に浸して、未反応のチタン９を除去
することにより、図５（ｂ）に示すように、ソース、ド
レイン拡散層６の表面領域とシリコンゲート電極３の頂
部に自己整合的に、チタンシリサイド層８を形成する。
【００３８】この第２の実施の形態では、ソース、ドレ
イン拡散層を形成するための活性化アニールを行った
後、窒素を含有した第２の酸化膜側壁を形成するため、
活性化アニールによって、窒素が外方拡散するおそれが
なく、酸化膜側壁上へのチタンシリサイドの這いあがり
の抑制効果をより高めることができる。
イン拡散層を形成するための活性化アニールを行った
後、窒素を含有した第２の酸化膜側壁を形成するため、
活性化アニールによって、窒素が外方拡散するおそれが
なく、酸化膜側壁上へのチタンシリサイドの這いあがり
の抑制効果をより高めることができる。
【００３９】
【発明の効果】本発明によれば、全面に絶縁膜を被着さ
せた後、絶縁膜中に窒素を斜め方向からイオン注入する
ので、全面に被着させたチタン膜と、シリコンゲート電
極およびソース、ドレイン拡散層とを熱処理によって反
応させてチタンシリサイド層を形成する際、絶縁膜側壁
中に導入した窒素が内側からチタン膜の窒化を進行させ
るため、絶縁膜側壁上へのチタンシリサイドの這いあが
りを抑制することができる。従って、ソース、ドレイン
拡散層とゲート電極との間のショートやリークを防止で
きる。
せた後、絶縁膜中に窒素を斜め方向からイオン注入する
ので、全面に被着させたチタン膜と、シリコンゲート電
極およびソース、ドレイン拡散層とを熱処理によって反
応させてチタンシリサイド層を形成する際、絶縁膜側壁
中に導入した窒素が内側からチタン膜の窒化を進行させ
るため、絶縁膜側壁上へのチタンシリサイドの這いあが
りを抑制することができる。従って、ソース、ドレイン
拡散層とゲート電極との間のショートやリークを防止で
きる。
【図１】本発明の第１のＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図２】本発明の第１のＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図３】本発明の第２のＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図４】本発明の第２のＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図５】本発明の第２のＭＯＳトランジスタの製造方法
を示す断面図である。
を示す断面図である。
【図６】サリサイド構造を有するＭＯＳトランジスタの
標準的な製造方法を示す断面図である。
標準的な製造方法を示す断面図である。
【図７】サリサイド構造を有するＭＯＳトランジスタの
標準的な製造方法を示す断面図である。
標準的な製造方法を示す断面図である。
【図８】従来のＭＯＳトランジスタの製造方法を示す断
面図である。
面図である。
【図９】他の従来のＭＯＳトランジスタの製造方法を示
す断面図である。
す断面図である。
１：シリコン基板 ２：ゲート酸化膜 ３：多結晶シリコンゲート電極 ４：酸化膜 ５：酸化膜側壁 ６：ソース、ドレイン拡散層 ７：チタン膜 ８：チタンシリサイド層 ９：未反応のチタン １０：第１の酸化膜 １１：第１の酸化膜側壁 １２：第２の酸化膜 １３：第２の酸化膜側壁 １４：チタンシリサイドの這いあがり １５：窒化膜側壁
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/265 ６０４Ｖ
Claims (6)
- 【請求項１】（１）基板上にゲート絶縁膜を介して、ゲ
ート電極を形成する工程と、（２）前記基板及びゲート
電極の全面に絶縁膜を被着させた後、前記絶縁膜中に窒
素を斜め方向からイオン注入する工程と、（３）前記絶
縁膜をエッチングすることによって、前記ゲート電極の
側面に窒素を含有した絶縁膜側壁を形成する工程と、
（４）前記ゲート電極および前記基板に不純物を導入
し、ソース、ドレイン拡散層を形成する工程と、（５）
前記ゲート電極表面および前記ソース、ドレイン拡散層
表面を露出させた状態で、全面にチタン膜を被着させ、
前記チタン膜と、前記ゲート電極および前記ソース、ド
レイン拡散層とを反応させる工程と、（６）前記チタン
膜の未反応部分を除去することによって、ソース、ドレ
イン拡散層とゲート電極上にチタンシリサイド層を自己
整合的に形成する工程と、を有することを特徴とする半
導体装置の製造方法。 - 【請求項２】（１）シリコン基板上にゲート絶縁膜を介
して、シリコンゲート電極を形成する工程と、（２）前
記シリコン基板及びシリコンゲート電極の全面に絶縁膜
を被着させた後、前記絶縁膜中に窒素を斜め方向からイ
オン注入する工程と、（３）前記絶縁膜を異方性エッチ
ングすることによって、前記シリコンゲート電極の側面
に窒素を含有した絶縁膜側壁を形成する工程と、（４）
前記シリコンゲート電極および前記シリコン基板に不純
物を導入し、ソース、ドレイン拡散層を形成する工程
と、（５）前記シリコンゲート電極表面および前記ソー
ス、ドレイン拡散層表面を露出させた状態で、全面にチ
タン膜を被着させ、熱処理によって前記チタン膜と、前
記シリコンゲート電極および前記ソース、ドレイン拡散
層とを反応させる工程と、（６）前記チタン膜の未反応
部分を除去することによって、ソース、ドレイン拡散層
とゲート電極上にチタンシリサイド層を自己整合的に形
成する工程とを有することを特徴とする半導体装置の製
造方法。 - 【請求項３】（１）基板上にゲート絶縁膜を介して、ゲ
ート電極を形成する工程と、（２）前記基板及びゲート
電極の全面に第１の絶縁膜を被着させた後、前記第１の
絶縁膜をエッチングすることによって、前記ゲート電極
の側面に第１の絶縁膜側壁を形成する工程と、（３）前
記ゲート電極および前記基板に不純物を導入し、ソー
ス、ドレイン拡散層を形成する工程と、（４）全面に第
２の絶縁膜を被着させた後、前記第２の絶縁膜中に窒素
を斜め方向からイオン注入する工程と、（５）前記第２
の絶縁膜をエッチングすることによって、前記ゲ一 ト
電極の側面に、前記第１の絶縁膜側壁に沿って、窒素を
含有した第２の絶縁膜側壁を形成する工程と、（６）前
記ゲート電極表面および前記ソース、ドレイン拡散層表
面を露出させた状態で、全面にチタン膜を被着させ、前
記チタン膜と、前記ゲート電極および前記ソース、ドレ
イン拡散層とを反応させる工程と、（７）前記チタン膜
の未反応部分を除去することによって、ソース、ドレイ
ン拡散層とゲート電極上にチタンシリサイド層を自己整
合的に形成する工程と、を有することを特徴とする半導
体装置の製造方法。 - 【請求項４】（１）シリコン基板上にゲート絶縁膜を介
して、シリコンゲート電極を形成する工程と、（２）前
記シリコン基板及びシリコンゲート電極の全面に第１の
絶縁膜を被着させた後、前記第１の絶縁膜を異方性エッ
チングすることによって、前記シリコンゲート電極の側
面に第１の絶縁膜側壁を形成する工程と、（３）前記シ
リコンゲート電極および前記シリコン基板に不純物を導
入し、ソース、ドレイン拡散層を形成する工程と、
（４）全面に第２の絶縁膜を被着させた後、前記第２の
絶縁膜中に窒素を斜め方向からイオン注入する工程と、
（５）前記第２の絶縁膜を異方性エッチングすることに
よって、前記シリコンゲート電極の側面に、前記第１の
絶縁膜側壁に沿って、窒素を含有した第２の絶縁膜側壁
を形成する工程と、（６）前記シリコンゲート電極表面
および前記ソース、ドレイン拡散層表面を露出させた状
態で、全面にチタン膜を被着させ、熱処理によって前記
チタン膜と、前記シリコンゲート電極および前記ソー
ス、ドレイン拡散層とを反応させる工程と、（７）前記
チタン膜の未反応部分を除去することによって、ソー
ス、ドレイン拡散層とゲート電極上にチタンシリサイド
層を自己整合的に形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項５】前記絶縁膜中に窒素をイオン注入するため
の注入角度は、４０度乃至５０度の範囲内にあることを
特徴とする請求項１乃至４のいずれか１つの項に記載の
半導体装置の製造方法。 - 【請求項６】請求項１乃至５のいずれか１つの項に記載
の方法によって製造された半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007093A JP2894311B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法及びその方法により製造された半導体装置 |
| KR1019980001538A KR100307982B1 (ko) | 1997-01-20 | 1998-01-20 | 반도체장치및그의제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9007093A JP2894311B2 (ja) | 1997-01-20 | 1997-01-20 | 半導体装置の製造方法及びその方法により製造された半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209443A JPH10209443A (ja) | 1998-08-07 |
| JP2894311B2 true JP2894311B2 (ja) | 1999-05-24 |
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|---|---|---|---|
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|---|---|---|---|---|
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| KR100548531B1 (ko) * | 1998-12-30 | 2006-03-30 | 주식회사 하이닉스반도체 | 반도체소자의스페이서산화막형성방법 |
| KR100353402B1 (ko) * | 1999-04-19 | 2002-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20010066618A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 살리사이드 형성 방법 |
| JP2002261292A (ja) | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
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1997
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1998
- 1998-01-20 KR KR1019980001538A patent/KR100307982B1/ko not_active IP Right Cessation
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