KR20000043194A - 반도체소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 게이트전극을 형성하는 다결정실리콘막과 실리사이드막의 계면 특성을 향상시키기 위하여, 다결정실리콘막에 질소이온을 주입하고 그 상부에 실리사이드용 금속박막을 증착한 다음, 열처리공정으로 상기 질소이온을 실리사이드용 금속박막에 확산시킴으로써 그레인 크기가 작고 낮은 그레인 바운더리 에너지를 갖게 되며 실리사이드막과 다결정실리콘막의 계면 에너지를 증가시켜 계면특성이 향상되는 등 실리사이드와 다결정실리콘막 적층구조가 열적으로 안정되게 하여 반도체소자를 형성하는 후속 열처리공정시에도 특성 열화되지 않도록 하여 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 게이트전극 형성방법에 관한 것으로, 특히 게이트전극의 저항 값을 감소시켜 고집적화에 따른 특성 열화없이 안정된 게이트전극을 형성하는 기술에 관한 것이다.
일반적으로 반도체소자의 게이트전극은 게이트 저항 감소를 위해 금속박막-실리사이드와 다결정실리콘막의 적층구조로 사용하고 있다.
이때, 쓰이는 실리사이드로서 텅스텐 실리사이드는 열적으로 비교적 안정하지만 높은 비저항으로 인해 현재에는 티타늄 실리사이드나 코발트 실리사이드와 같이 비저항이 매우 낮은 실리사이드를 사용하고 있거나 연구가 진행되고 있다.
그러나, 티타늄 실리사이드나 코발트 실리사이드는 비교적 고온에서 열적으로 열화되어 홈이 파이거나 덩어리가 형성되어 섬형태로 분리되므로 저항이 증가하고 다결정실리콘막의 그레인 바운더리를 따라 재결정화되거나 나아가서는 게이트 산화막에 어택 ( attack ) 을 주게 되어 게이트산화막의 신뢰성을 열화시키는 등의 문제가 발생하고 있다.
또한, 이러한 실리사이드계는 다결정실리콘막 상부에 모체의 금속을 증착한후 열처리를 하여 실리사이드화할 경우 실리사이드와 다결정실리콘막 계면이 매우 거칠게 되어 소자의 열화를 가져오게 되므로, 이를 해결하기 위하여 금속 실리사이드의 타겟을 이용한 물리기상증착 ( Physical vapor deposition, 이하에서 PVD 라 함 ) 방법으로 금속 실리사이드를 형성해야 하는데 금속 실리사이드의 타겟이 워낙 고가이기때문에 경제적인 손실이 크게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 다결정실리콘막에 질소이온주입을 실시한 후 금속박막을 증착시키고 이 금속을 RTP 처리하여 실리사이드화시키는 방법으로 안정된 특성을 갖는 고집적화된 반도체소자의 게이트전극 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체기판 2 : 소자분리막
3 : 게이트산화막 4 : 다결정실리콘막
5 : 질소이온주입영역
6 : 실리사이드용 금속박막 ( Ti 또는 Co )
7 : 실리사이드막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 게이트전극 형성방법은,
반도체기판 상에 게이트전극용 다결정실리콘막을 정의하는 공정과,
상기 다결정실리콘막 상측에 질소이온을 주입하여 질소이온주입영역을 형성하는 공정과,
상기 다결정실리콘막 표면을 세정하는 공정과,
상기 다결정실리콘막 상부에 선택적으로 실리사이드용 금속박막을 증착하여 다결정실리콘막과 실리사이드용 금속박막의 적층구조를 형성하는 공정과,
상기 적층구조를 RTP 하여 상기 질소이온을 실리사이드용 금속박막으로 확산시켜 질소이온이 함유된 실리사이드막을 형성함으로써 다결정실리콘막과 실리사이드막의 적층구조를 형성하는 공정을 포함하는 것과,
상기 다결정실리콘막은 500 ∼ 2000 Å 의 두께로 형성하는 것과,
상기 질소이온은14N+가 사용되는 것과,
상기14N+를 사용하는 경우는 2×1014∼ 2×1016이온/㎠ 의 농도를 2 ∼ 25 keV 의 에너지로 이온주입하여 질소이온주입영역을 형성하는 것과,
상기 질소이온은28N2 +가 사용되는 것과,
상기28N2 +를 사용하는 경우는 1×1014∼ 1×1016이온/㎠ 의 농도를 5 ∼ 50 keV 의 에너지로 이온주입하여 질소이온주입영역을 형성하는 것과,
상기 세정공정은 RCA 세정, UV 오존 세정, HF 세정 또는 이들을 혼합하여 사용하는 것과,
상기 실리사이드용 금속박막은 Ti 이나 Co 를 선택적인 물리기상증착방법으로 증착하는 것과,
상기 실리사이드용 금속박막은 200 ∼ 1000 Å 의 두께로 형성하는 것과,
상기 RTP 공정은 질소가스나 아르곤 가스 분위기에서 750 ∼ 900 ℃ 의 온도로 10 ∼ 40 초 동안 실시하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
게이트전극을 형성하는 다결정실리콘막과 실리사이드막의 계면 특성을 향상시키기 위하여, 다결정실리콘막에 질소이온을 주입하고 그 상부에 실리사이드용 금속박막을 증착한 다음, 열처리공정으로 상기 질소이온을 실리사이드용 금속박막에 확산시킴으로써 그레인 크기가 작고 낮은 그레인 바운더리 에너지를 갖게 되며 실리사이드막과 다결정실리콘막의 계면 에너지를 증가시켜 계면특성이 향상되는 등 실리사이드와 다결정실리콘막 적층구조가 열적으로 안정되게 하여 반도체소자를 형성하는 후속 열처리공정시에도 특성 열화되지않도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(1)의 소자 분리 영역에 소자분리막(2)을 형성하고, 반도체기판의 액티브(active)영역에 게이트산화막(3)과 다결정실리콘막(4)의 적층구조를 형성하고 이를 패터닝한다. 이때, 상기 다결정실리콘막(4)은 500 ∼ 2000 Å 정도의 두께로 형성한다. (도 1a)
그 다음에, 상기 다결정실리콘막(4) 상측에 질소이온을 이온주입하여 질소이온주입영역(5)을 형성한다. 이때, 상기 질소이온주입영역(5)은14N+나28N2 +를 사용하되, 상기14N+를 사용하는 경우는 2×1014∼ 2×1016이온/㎠ 의 농도를 2 ∼ 25 keV 의 에너지로 이온주입하여 형성하고, 상기28N2 +를 사용하는 경우는 1×1014∼ 1×1016이온/㎠ 의 농도를 5 ∼ 50 keV 의 에너지로 이온주입하여 형성한다. (도 1b)
그리고, 상기 다결정실리콘막(4)의 표면에 형성된 산화막을 제거하기 위한 세정공정을 실시한다. 이때, 상기 세정공정은 RCA 세정, 유.브이. 오존 ( ultra violate ozone ) 세정, HF 세정 또는 이들의 혼합으로 행해질 수 있다. (도 1c)
그 다음에, 상기 다결정실리콘막(4) 상부만 선택적으로 실리사이드용 금속박막(6)을 일정두께 형성한다. 이때, 상기 금속박막(6)은 티타늄이나 코발트를 사용하여 물리기상증착 방법으로 형성한다. 여기서, 상기 금속박막(6)은 200 ∼ 1000 Å 정도의 두께로 형성한다. (도 1c)
그리고, 열처리공정을 실시하여 상기 금속박막(6)을 실리사이드화시킴으로써 상기 다결정실리콘막(4)에 주입된 질소이온이 실리사이드막(7)으로 확산되어 그레인 크기가 작고 낮은 그레인 바운더리 에너지를 가지며 실리사이드막과 다결정실리콘막의 계면 에너지가 높아져 계면특성이 향상된 다결정실리콘막(4)과 실리사이드막(7) 적층구조를 형성한다.
이때, 열처리공정은 RTP 로 실시하되, 질소가스나 아르곤 가스 분위기에서 750 ∼ 900 ℃ 의 온도로 10 ∼ 40 초 동안 실시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 게이트전극 형성방법은, 다결정실리콘막과 실리사이드막의 적층구조로 게이트 전극을 형성하되, 다결정실리콘막에 질소이온주입영역을 형성하고 그 상부에 실리사이드막을 형성한 다음, RTP 공정으로 질소이온을 실리사이드막으로 확산시켜 실리사이드막의 그레인 크기과 그레인 바운더리 에너지를 감소시키고 적층구조의 계면 에너지를 증가시킴으로써 상기 적층구조를 열적으로 안정화시켜 후속 열처리공정시 특성열화를 방지할 수 있도록 하는 효과를 갖는다.
Claims (10)
- 반도체기판 상에 게이트전극용 다결정실리콘막을 정의하는 공정과,상기 다결정실리콘막 상측에 질소이온을 주입하여 질소이온주입영역을 형성하는 공정과,상기 다결정실리콘막 표면을 세정하는 공정과,상기 다결정실리콘막 상부에 선택적으로 실리사이드용 금속박막을 증착하여 다결정실리콘막과 실리사이드용 금속박막의 적층구조를 형성하는 공정과,상기 적층구조를 RTP 하여 상기 질소이온을 실리사이드용 금속박막으로 확산시켜 질소이온이 함유된 실리사이드막을 형성함으로써 다결정실리콘막과 실리사이드막의 적층구조를 형성하는 공정을 포함하는 반도체소자의 게이트전극 제조방법.
- 제 1 항에 있어서,상기 다결정실리콘막은 500 ∼ 2000 Å 의 두께로 형성하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 질소이온은14N+가 사용되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 3 항에 있어서,상기14N+를 사용하는 경우는 2×1014∼ 2×1016이온/㎠ 의 농도를 2 ∼ 25 keV 의 에너지로 이온주입하여 질소이온주입영역을 형성하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 질소이온은28N2 +가 사용되는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 5 항에 있어서,상기28N2 +를 사용하는 경우는 1×1014∼ 1×1016이온/㎠ 의 농도를 5 ∼ 50 keV 의 에너지로 이온주입하여 질소이온주입영역을 형성하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 세정공정은 RCA 세정, UV 오존 세정, HF 세정 또는 이들을 혼합하여 사용하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 실리사이드용 금속박막은 Ti 이나 Co 를 선택적인 물리기상증착방법으로 증착하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항 또는 제 8 항에 있어서,상기 실리사이드용 금속박막은 200 ∼ 1000 Å 의 두께로 형성하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
- 제 1 항에 있어서,상기 RTP 공정은 질소가스나 아르곤 가스 분위기에서 750 ∼ 900 ℃ 의 온도로 10 ∼ 40 초 동안 실시하는 것을 특징으로하는 반도체소자의 게이트전극 형성방법.
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