JPS63289867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので、特にＭ
Ｏ３型集積回路等の多結晶導電体膜と低抵抗の導電体膜
によって構成される低抵抗化したゲート電極の電気的特
性の改良と、ゲート絶縁膜の絶縁破壊を防止した製造方
法に係るものである。
Ｏ３型集積回路等の多結晶導電体膜と低抵抗の導電体膜
によって構成される低抵抗化したゲート電極の電気的特
性の改良と、ゲート絶縁膜の絶縁破壊を防止した製造方
法に係るものである。
従来の技術
電界効果型半導体集積回路において微細で高性能なトラ
ンジスタを得るために、多結晶導電体膜で構成されたゲ
ート電極上に低抵抗導電体膜を形成し熱処理を施して、
ゲート電極の低抵抗化をするこ七が一般的手法となって
きている。
ンジスタを得るために、多結晶導電体膜で構成されたゲ
ート電極上に低抵抗導電体膜を形成し熱処理を施して、
ゲート電極の低抵抗化をするこ七が一般的手法となって
きている。
発明が解決しようとする問題点
多結晶導電体膜で構成されたゲート電極上に低抵抗導電
体膜を形成し熱処理を施すと、多結晶導電体膜と低抵抗
導電体膜との界面で相互の構成原子が移動して界面付近
が合金化し、低抵抗化する。しかし、多結晶導電体の結
晶粒と結晶粒との界面、すなわち結晶粒界では多結晶導
電体構成原子相互の結合力が弱いために、低抵抗導電体
膜構成原子との原子の置換が結晶粒内より速（進行し、
結晶粒界に沿って針状の低抵抗導電体が成長しやすい。
体膜を形成し熱処理を施すと、多結晶導電体膜と低抵抗
導電体膜との界面で相互の構成原子が移動して界面付近
が合金化し、低抵抗化する。しかし、多結晶導電体の結
晶粒と結晶粒との界面、すなわち結晶粒界では多結晶導
電体構成原子相互の結合力が弱いために、低抵抗導電体
膜構成原子との原子の置換が結晶粒内より速（進行し、
結晶粒界に沿って針状の低抵抗導電体が成長しやすい。
この針状の低抵抗導電体が大きくなると、ゲート電極下
の絶縁膜を破るためにゲート電極が他の電極と短絡し、
トランジスタの信頼性および製造歩留を下げる原因とな
っていた。
の絶縁膜を破るためにゲート電極が他の電極と短絡し、
トランジスタの信頼性および製造歩留を下げる原因とな
っていた。
本発明はこのような問題点を解決するもので、多結晶導
電体構成原子と低抵抗導電体膜構成原子相互の原子の置
換を双方の膜の界面および反応層の限定した部分のみで
均質に起こすことで、ゲート電極の電気抵抗を均一に低
減すると同時に、結晶粒界に沿った針状の低抵抗導電体
の成長を防ぎ信頼性を高めた半導体装置の製造方法を提
供するものである。
電体構成原子と低抵抗導電体膜構成原子相互の原子の置
換を双方の膜の界面および反応層の限定した部分のみで
均質に起こすことで、ゲート電極の電気抵抗を均一に低
減すると同時に、結晶粒界に沿った針状の低抵抗導電体
の成長を防ぎ信頼性を高めた半導体装置の製造方法を提
供するものである。
問題点を解決するための手段
この問題点を解決するために本発明は、絶縁膜上に多結
晶導電体膜を形成する工程と、前記多結晶導電体膜内部
に原子を導入して多結晶導電体よりも低抵抗導電体と反
応しやすい反応層を形成する工程と、前記反応層が形成
された多結晶導電体膜上に低抵抗導電体薄膜を形成する
工程と、前記多結晶導電体膜上に形成された低抵抗導電
体薄膜を熱処理する工程からなり、多結晶導電体膜表面
から侵入する低抵抗導電体膜の原子を反応層内で極在化
させることを特徴とする半導体装置の製造方法を提供す
る。
晶導電体膜を形成する工程と、前記多結晶導電体膜内部
に原子を導入して多結晶導電体よりも低抵抗導電体と反
応しやすい反応層を形成する工程と、前記反応層が形成
された多結晶導電体膜上に低抵抗導電体薄膜を形成する
工程と、前記多結晶導電体膜上に形成された低抵抗導電
体薄膜を熱処理する工程からなり、多結晶導電体膜表面
から侵入する低抵抗導電体膜の原子を反応層内で極在化
させることを特徴とする半導体装置の製造方法を提供す
る。
作用
本発明の方法により、例えばイオン注入して多結晶導電
体膜内部に反応層を形成する。反応層を構成する物質が
多結晶導電体結晶よりも低抵抗を有する金属、金属ケイ
化物等の導電体膜原子と置換しやすく、反応層の構成物
と低抵抗導電体原子との合成物が導電性を示すものを用
いることによって１．原子の置換領域を反応層で停止す
ることが可能となり、均質な合金化部位を形成するため
、電気抵抗を均一性良く低減でき、また、結晶粒界に沿
った針状の低抵抗導電体の成長を防ぐことが可能となっ
た。
体膜内部に反応層を形成する。反応層を構成する物質が
多結晶導電体結晶よりも低抵抗を有する金属、金属ケイ
化物等の導電体膜原子と置換しやすく、反応層の構成物
と低抵抗導電体原子との合成物が導電性を示すものを用
いることによって１．原子の置換領域を反応層で停止す
ることが可能となり、均質な合金化部位を形成するため
、電気抵抗を均一性良く低減でき、また、結晶粒界に沿
った針状の低抵抗導電体の成長を防ぐことが可能となっ
た。
実施例
以下、本発明の製造方法をゲート電極に多結晶シリコン
とチタンを組合せた電界効果型トランジスタによる第１
の実施例について第１図（ａ）〜（ｆ）を参照して詳細
に説明する。
とチタンを組合せた電界効果型トランジスタによる第１
の実施例について第１図（ａ）〜（ｆ）を参照して詳細
に説明する。
（１）シリコン基板１００のトランジスタ形成予定部以
外の表面に選択酸化法により 約７００ｎｍの酸化膜１
１０を形成し、トランジスタ形成予定部の表面に約１０
ｎｍのゲート酸化膜１２０を形成した後、シリコン基板
１００上に約２００ｎｍの多結晶シリコン膜１３０を堆
積後、ｐｏｃｔａを用いて拡散し多結晶シリコン膜１３
０を低抵抗化した［第１図（ａ）］。
外の表面に選択酸化法により 約７００ｎｍの酸化膜１
１０を形成し、トランジスタ形成予定部の表面に約１０
ｎｍのゲート酸化膜１２０を形成した後、シリコン基板
１００上に約２００ｎｍの多結晶シリコン膜１３０を堆
積後、ｐｏｃｔａを用いて拡散し多結晶シリコン膜１３
０を低抵抗化した［第１図（ａ）］。
（Ｉｆ）次いで、多結晶シリコン膜１３０に窒素イオン
を加速エネルギ２０ｋｅＶで、■×１０１５〜１×１０
１８ｃｍ−２注入し、多結晶シリコン膜１３０の中間に
反応層１４０を形成した［第１図（ｂ）］。
を加速エネルギ２０ｋｅＶで、■×１０１５〜１×１０
１８ｃｍ−２注入し、多結晶シリコン膜１３０の中間に
反応層１４０を形成した［第１図（ｂ）］。
（ＩＩ［）次いで、物理蒸着法により約１１００ｎのチ
タン薄膜１５０を堆積した［第１図（ｃ）］。
タン薄膜１５０を堆積した［第１図（ｃ）］。
（■）次いで、５００〜１０００℃、１０秒の光焼鈍を
行うと窒化チタンおよびチタンシリサイドが生成され、
合金化層１６０が形成された［第１図（ｄ）］。
行うと窒化チタンおよびチタンシリサイドが生成され、
合金化層１６０が形成された［第１図（ｄ）］。
この時、反応層１４０の窒素は、多結晶シリコンよりも
チタンと反応しやすく、合金化の大部分は反応層１４０
およびその上の部分で起こった。従って合金化層の厚さ
が均一となるためにゲート電極の電気抵抗が均一となり
、また針状低抵抗導電体が生成されにく（なりゲート酸
化膜の破壊を防ぐことができた。
チタンと反応しやすく、合金化の大部分は反応層１４０
およびその上の部分で起こった。従って合金化層の厚さ
が均一となるためにゲート電極の電気抵抗が均一となり
、また針状低抵抗導電体が生成されにく（なりゲート酸
化膜の破壊を防ぐことができた。
（Ｖ）次いで、ホトマスク工程でレジストパターンを形
成し、ゲート電極形成予定部及びその周辺部分以外の部
分をドライエツチングしてゲート電極を形成した［第１
図（ｅ）］。
成し、ゲート電極形成予定部及びその周辺部分以外の部
分をドライエツチングしてゲート電極を形成した［第１
図（ｅ）］。
（Ｖｌ）次いで、Ａｓを加速エネルギ８０ｋｅＶで、４
×１０１５ ｃ ｍ −２イオン注入し、ソース領域１
７０およびドレイン領域１８０を形成した［第１図（ｆ
）］。
×１０１５ ｃ ｍ −２イオン注入し、ソース領域１
７０およびドレイン領域１８０を形成した［第１図（ｆ
）］。
以上の一連の工程によって、所望する電界効果型トラン
ジスタが形成された。
ジスタが形成された。
尚、第１の実施例第（Ｉｔ）の工程において、ホトマス
クエ穆により、ゲート電極形成予定部及びその周辺部分
に選択的に反応層を形成して、以降の工程においてゲー
ト電極形成予定部及びその周辺を除いた部分を配線領域
として用いると、この部分では低抵抗導電体膜との合金
化層が多結晶シリコン膜のほぼ全域に及び、配線抵抗の
より低抵抗化が図れる。配線領域下の酸化膜は厚いので
針状低抵抗導電体が成長しても問題は生じない。
クエ穆により、ゲート電極形成予定部及びその周辺部分
に選択的に反応層を形成して、以降の工程においてゲー
ト電極形成予定部及びその周辺を除いた部分を配線領域
として用いると、この部分では低抵抗導電体膜との合金
化層が多結晶シリコン膜のほぼ全域に及び、配線抵抗の
より低抵抗化が図れる。配線領域下の酸化膜は厚いので
針状低抵抗導電体が成長しても問題は生じない。
次に、本発明の製造方法をゲート電極に多結晶シリコン
とチタンシリサイドを組合せた電界効果型トランジスタ
による第２の実施例について第２図（ａ）〜（ｄ）を参
照して詳細に説明する。
とチタンシリサイドを組合せた電界効果型トランジスタ
による第２の実施例について第２図（ａ）〜（ｄ）を参
照して詳細に説明する。
（Ｉ）シリコン基板２００のトランジスタ形成予定部以
外の表面に選択酸化法により 約７００ｎｍの酸化膜２
１０を形成し、トランジスタ形成予定部の表面に約１０
ｎｍのゲート酸化膜２２０を形成した後、シリコン基板
２００上に約１１００ｎの多結晶シリコン膜２３０を堆
積後、ＰＯＣｌ ｓを用いて拡散し多結晶シリコン膜２
３０を低抵抗化した［第２図（ａ）］。
外の表面に選択酸化法により 約７００ｎｍの酸化膜２
１０を形成し、トランジスタ形成予定部の表面に約１０
ｎｍのゲート酸化膜２２０を形成した後、シリコン基板
２００上に約１１００ｎの多結晶シリコン膜２３０を堆
積後、ＰＯＣｌ ｓを用いて拡散し多結晶シリコン膜２
３０を低抵抗化した［第２図（ａ）］。
（Ｉ［）次いで、多結晶シリコン膜２３０に窒素イオン
を加速エネルギ２ ｋｅＶで、１×１０１５〜ｌｘ１０
１８ｃｍ−２注入し、多結晶シリコン膜２３０表面に反
応層２４０を形成した［第２図（ｂ）］。
を加速エネルギ２ ｋｅＶで、１×１０１５〜ｌｘ１０
１８ｃｍ−２注入し、多結晶シリコン膜２３０表面に反
応層２４０を形成した［第２図（ｂ）］。
（ＩＩＩ）次いで、物理蒸着法により約１００ｎｍのチ
タンシリサイド薄膜２５０を堆積した［第２図（Ｃ）］
。
タンシリサイド薄膜２５０を堆積した［第２図（Ｃ）］
。
く■）次いで、５００〜１Ｏｏｏ℃、１０秒の光焼鈍を
行うと窒化チタンが生成され、合金化層２６０が形成さ
れた［第２図（ｄ）］。
行うと窒化チタンが生成され、合金化層２６０が形成さ
れた［第２図（ｄ）］。
この時、反応層２４０の窒素は、多結晶シリコンよりも
チタンと反応しゃす（、合金化の大部分は反応層２４０
で起こった。従って合金化層の厚さが均一となるために
ゲート電極の電気抵抗が均一となり、また針状低抵抗導
電体が生成されにく（なりゲート酸化膜の破壊を防ぐこ
とができた。
チタンと反応しゃす（、合金化の大部分は反応層２４０
で起こった。従って合金化層の厚さが均一となるために
ゲート電極の電気抵抗が均一となり、また針状低抵抗導
電体が生成されにく（なりゲート酸化膜の破壊を防ぐこ
とができた。
以下、第１の実施例の工程（Ｖ）〜（ＩＶ）と同様にし
て所望する電界効果型トランジスタを形成した。
て所望する電界効果型トランジスタを形成した。
本発明の実施例において、低抵抗導電体とじてチタンお
よびチタンシリサイドを用い、反応層構成原子として窒
素を用いたが、低抵抗導電体として他の高融点金属等や
そのシリサイドを用いてもよく、反応層構成原子として
酸素やシリコン等を用いても同様の効果がある。
よびチタンシリサイドを用い、反応層構成原子として窒
素を用いたが、低抵抗導電体として他の高融点金属等や
そのシリサイドを用いてもよく、反応層構成原子として
酸素やシリコン等を用いても同様の効果がある。
従来方法では、多結晶シリコンを熱処理にて合金化した
ものをゲート電極材として用いて電界効果型トランジス
タを形成した場合、前述したように合金化層の厚さが不
均一となり、また針状低抵抗導電体が成長してゲート絶
縁膜を破壊して良好なトランジスタが得られなかった。
ものをゲート電極材として用いて電界効果型トランジス
タを形成した場合、前述したように合金化層の厚さが不
均一となり、また針状低抵抗導電体が成長してゲート絶
縁膜を破壊して良好なトランジスタが得られなかった。
発明の効果
本発明による製造方法によれば、多結晶導電体膜で構成
されたゲート電極上に低抵抗導電体膜を形成し熱処理を
施して、ゲート電極の低抵抗化をする際に多結晶導電体
構成原子と低抵抗導電体膜構成原子相互の原子の置換を
双方の膜の界面の限定した部分のみで均質に起こすこと
ができた。さらにゲート電極の電気抵抗の均一な低減化
と同時に、結晶粒界に沿った針状の低抵抗導電体の成長
を防ぐことができたので信頼性を高めた半導体装置の提
供が可能となった。
されたゲート電極上に低抵抗導電体膜を形成し熱処理を
施して、ゲート電極の低抵抗化をする際に多結晶導電体
構成原子と低抵抗導電体膜構成原子相互の原子の置換を
双方の膜の界面の限定した部分のみで均質に起こすこと
ができた。さらにゲート電極の電気抵抗の均一な低減化
と同時に、結晶粒界に沿った針状の低抵抗導電体の成長
を防ぐことができたので信頼性を高めた半導体装置の提
供が可能となった。
第１図は本発明による第１の実施例の工程手順を示す概
略断面図、第２図は本発明による第２の実施例の工程手
順を示す概略断面図である。 １３０・・・多結晶シリコン膜、１４０・・・反応層、
１５０・・・チタン薄膜、１６０・・・合金化層、２３
０・・・多結晶シリコン膜、２４０・・・反応層、２５
０・・・チタンシリサイド薄膜、２６０・・・合金化層
。 代理人の氏名 弁理士 中尾敏男 はが１名第１図 １３０ ラ紹晶シリコン頑 輩禾イオンヅ主入 第１図 第２図 ２３０ 少Ｈ晶シリコン廣 第 ２ 図
略断面図、第２図は本発明による第２の実施例の工程手
順を示す概略断面図である。 １３０・・・多結晶シリコン膜、１４０・・・反応層、
１５０・・・チタン薄膜、１６０・・・合金化層、２３
０・・・多結晶シリコン膜、２４０・・・反応層、２５
０・・・チタンシリサイド薄膜、２６０・・・合金化層
。 代理人の氏名 弁理士 中尾敏男 はが１名第１図 １３０ ラ紹晶シリコン頑 輩禾イオンヅ主入 第１図 第２図 ２３０ 少Ｈ晶シリコン廣 第 ２ 図
Claims (4)
- （１）絶縁膜上に多結晶導電体膜を形成する工程と、前
記多結晶導電体膜内部に原子を導入して反応層を形成す
る工程と、前記反応層が形成された多結晶導電体膜上に
低抵抗導電体薄膜を形成する工程と、前記多結晶導電体
膜上に形成された低抵抗導電体薄膜を熱処理する工程か
らなり、多結晶導電体膜表面から侵入する低抵抗導電体
膜の原子を前記反応層内で極在化させることを特徴とす
る半導体装置の製造方法。 - （２）絶縁膜をゲート絶縁膜として使用することを特徴
とする特許請求の範囲第１項記載の 半導体装置の製造方法。 - （３）ゲート絶縁膜上と、その近傍の多結晶導電体膜内
部のみに選択的に反応層を形成することを特徴とする特
許請求の範囲第１項または第２項記載の半導体装置の製
造方法。 - （４）原子の導入をイオン注入ですることによって多結
晶導電体膜内部に反応層を形成することを特徴とする特
許請求の範囲第１項ないし第３項のいずれかに記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124221A JPS63289867A (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
| KR1019880005839A KR920002350B1 (ko) | 1987-05-21 | 1988-05-19 | 반도체장치의 제조방법 |
| US07/195,836 US4897368A (en) | 1987-05-21 | 1988-05-19 | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62124221A JPS63289867A (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289867A true JPS63289867A (ja) | 1988-11-28 |
Family
ID=14879991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62124221A Pending JPS63289867A (ja) | 1987-05-21 | 1987-05-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63289867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043194A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 게이트전극 형성방법 |
| US6939771B2 (en) | 1999-02-04 | 2005-09-06 | International Business Machines Corporation | Discontinuous dielectric interface for bipolar transistors |
-
1987
- 1987-05-21 JP JP62124221A patent/JPS63289867A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043194A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 게이트전극 형성방법 |
| US6939771B2 (en) | 1999-02-04 | 2005-09-06 | International Business Machines Corporation | Discontinuous dielectric interface for bipolar transistors |
| US7008852B2 (en) | 1999-02-04 | 2006-03-07 | International Business Machines Corporation | Discontinuous dielectric interface for bipolar transistors |
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