JPH01238144A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01238144A JPH01238144A JP6546988A JP6546988A JPH01238144A JP H01238144 A JPH01238144 A JP H01238144A JP 6546988 A JP6546988 A JP 6546988A JP 6546988 A JP6546988 A JP 6546988A JP H01238144 A JPH01238144 A JP H01238144A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
以Fの順序に従って本発明を説明する。
A、産業上の利用分野
B0発明の概要
C0従来技術[第2図、第3図]
01発明か解決しようとする問題点
E9問題点を解決するための手段
F1作用
G、実施例[第1図]
■1発明の効果
(A、産業上の利用分野)
本発明は半導体装置の製造方法、特に半導体層と高融点
金属シリコン化合物層の積層膜を配線として有する半導
体装置の製造方法に関する。
金属シリコン化合物層の積層膜を配線として有する半導
体装置の製造方法に関する。
(B、発明の概要)
本発明は、上記の半導体装置の製造方法において、
゛V−導体層の低抵抗化のために導入した不純物が半導
体層を突き抜は過ぎてチャネリングを起したり、半導体
層表面に自然酸化膜か生じてこの自然酸化膜によって半
導体層1−の高融点金属シリコン化合物層が剥れ易くな
ったりすることを防1トするため、 ’r−Q体層]−に高融点金属シリコン化合物層を形成
した後に高融点金属シリコン化合物層越しに半導体層に
イオン注入により不純物を導入してf:導体層の低抵抗
化を図るものである。
体層を突き抜は過ぎてチャネリングを起したり、半導体
層表面に自然酸化膜か生じてこの自然酸化膜によって半
導体層1−の高融点金属シリコン化合物層が剥れ易くな
ったりすることを防1トするため、 ’r−Q体層]−に高融点金属シリコン化合物層を形成
した後に高融点金属シリコン化合物層越しに半導体層に
イオン注入により不純物を導入してf:導体層の低抵抗
化を図るものである。
(C,従来技j4j)[第2図、第3図」MO3ICで
構成したスターティックRAMには第2図に示すような
コンタクト部をイj゛するものか多い。
構成したスターティックRAMには第2図に示すような
コンタクト部をイj゛するものか多い。
同図において、aはP型の半導体基体、bはt導体基体
aを選択酸化することによりjL成されたフィール)”
M!、縁1摸、Cは半導体基体aの選択酸化されなかっ
た部分の表面りに形成されたゲート絶縁膜、dは第1の
配線層で、この一部はMOSFETのケートとして機「
1シシており、第2図に示す部分は配線として機能する
。eはゲートid!!、縁11U cをエツチングする
ことにより形成された開11、fは゛i導体基体aの表
面部に開D eを通してN型の不純物を添加することに
より形成されたN°型の拡散層、gは層間絶縁膜、hは
該層間絶縁膜gに対する選択的エツチングにより形成さ
れた開1−+て、該開[−1hは拡散層fの−・部分上
から第1の配線層dの端部上に渡って形成されている。
aを選択酸化することによりjL成されたフィール)”
M!、縁1摸、Cは半導体基体aの選択酸化されなかっ
た部分の表面りに形成されたゲート絶縁膜、dは第1の
配線層で、この一部はMOSFETのケートとして機「
1シシており、第2図に示す部分は配線として機能する
。eはゲートid!!、縁11U cをエツチングする
ことにより形成された開11、fは゛i導体基体aの表
面部に開D eを通してN型の不純物を添加することに
より形成されたN°型の拡散層、gは層間絶縁膜、hは
該層間絶縁膜gに対する選択的エツチングにより形成さ
れた開1−+て、該開[−1hは拡散層fの−・部分上
から第1の配線層dの端部上に渡って形成されている。
iは例えばアルミニウムあるいは多結晶シリコンにより
形成された第2の配線層で、開口りを通して−[2拡散
層f及び第1の配線層dに接続されている。
形成された第2の配線層で、開口りを通して−[2拡散
層f及び第1の配線層dに接続されている。
ところで、上記第1の配線層dは当初においては多結晶
シリコンにより形成される場合が多かったか、月間Se
+++1conducjor Worldの1987年
12月号135〜138頁「vLSIへの高融点金属・
シソサイドの通用」、同じく139〜147 ((rシ
リサイド形成プロセス−スパッタリングとCVDの比較
を中心に−」に記載されているように近年ケート配線の
低抵抗化を図る必要性が高まり、配線層dを多結晶シリ
コン層と高融点金属シリサイド(例えばタングステンシ
リサイド)層の二層構造にする場合が多くなっている。
シリコンにより形成される場合が多かったか、月間Se
+++1conducjor Worldの1987年
12月号135〜138頁「vLSIへの高融点金属・
シソサイドの通用」、同じく139〜147 ((rシ
リサイド形成プロセス−スパッタリングとCVDの比較
を中心に−」に記載されているように近年ケート配線の
低抵抗化を図る必要性が高まり、配線層dを多結晶シリ
コン層と高融点金属シリサイド(例えばタングステンシ
リサイド)層の二層構造にする場合が多くなっている。
ところで、配線層dが二層構造にされたスターティック
RAMは、従来においては第3図(A)乃至(E)に>
1(す方法で形成された。
RAMは、従来においては第3図(A)乃至(E)に>
1(す方法で形成された。
(A)先ず、゛i導体基体aを選択酸化してフィールド
絶縁11Q bを形成し、半導体基体aのフィールド絶
縁膜すに囲繞された部分の表面に加熱酸化によりゲート
絶縁膜Cを形成する。同図(A)はケート絶縁膜C形成
後の状態を示す。
絶縁11Q bを形成し、半導体基体aのフィールド絶
縁膜すに囲繞された部分の表面に加熱酸化によりゲート
絶縁膜Cを形成する。同図(A)はケート絶縁膜C形成
後の状態を示す。
(B)次に、同図(B)に示すようにフォトレジスト膜
jをマスクとしてケート絶縁膜Cをエツチングして開[
Ieを形成する。
jをマスクとしてケート絶縁膜Cをエツチングして開[
Ieを形成する。
(C)次に、同図(C)に示すように第1の配線層の下
層を成す多結晶シリコン層kを半導体基体aの表面トに
全血的に形成する。
層を成す多結晶シリコン層kを半導体基体aの表面トに
全血的に形成する。
(D)次に、同図(D)に小すようにP(あるいはAs
)をイオン注入あるいは気相拡散により多結晶シリコン
層kにドーピングし、その後、熱処理して多結晶シリコ
ン層にの低抵抗化を図ると共に多結晶シリコン層kから
半導体基体aの開(−1eに露出する部分にその不純物
を拡散して拡散層fを形成する。これによって配線層d
と拡散層fのベリラドコンタクトかとられることになる
。
)をイオン注入あるいは気相拡散により多結晶シリコン
層kにドーピングし、その後、熱処理して多結晶シリコ
ン層にの低抵抗化を図ると共に多結晶シリコン層kから
半導体基体aの開(−1eに露出する部分にその不純物
を拡散して拡散層fを形成する。これによって配線層d
と拡散層fのベリラドコンタクトかとられることになる
。
(E)その後、同図(E)に示すように第1の配線層d
のF層を成すタングステンシリサイド層2をスパッタあ
るいはCVDにより形成する。
のF層を成すタングステンシリサイド層2をスパッタあ
るいはCVDにより形成する。
尚、その後、タングステンシリサイド層1、多結晶シリ
コン層にの選択的エツチング、層間絶縁11莫gの形成
、第2の配線層iの形成か行われて第2図に小すような
コンタクト部が形成されるが、こわ等については本発明
の本質と関係かないので説明を省略する。
コン層にの選択的エツチング、層間絶縁11莫gの形成
、第2の配線層iの形成か行われて第2図に小すような
コンタクト部が形成されるが、こわ等については本発明
の本質と関係かないので説明を省略する。
(D、発明か解決しようとする問題点)ところで、第2
図に示すように多結晶シリコン層kを形成した後不純物
をドーピングし、しかる後、タングステンシリサイド層
lを形成する方法にはト記の問題があった。
図に示すように多結晶シリコン層kを形成した後不純物
をドーピングし、しかる後、タングステンシリサイド層
lを形成する方法にはト記の問題があった。
先ず第1に、多結晶シリコン層kにリンPあるいは砒素
As等の不純物をトープするとその不純物がゲート絶!
j膜Cを突き抜けて゛r−導体J↓体ak面部に拡散す
るチャネリングか生しることがあった。特に、多結晶シ
リコン層kが薄い場合にはチャネリングが生じるii(
能性が大きくなり、多結晶シリコン層にの薄flu化の
要請に応えることの妨げになる。
As等の不純物をトープするとその不純物がゲート絶!
j膜Cを突き抜けて゛r−導体J↓体ak面部に拡散す
るチャネリングか生しることがあった。特に、多結晶シ
リコン層kが薄い場合にはチャネリングが生じるii(
能性が大きくなり、多結晶シリコン層にの薄flu化の
要請に応えることの妨げになる。
第2に、多結晶シリコン層kに不純物をドーピングする
と高温処理したときにその表面に成長する自然酸化膜の
成長速度が速くなり、そして、厚い自然酸化膜が生じる
と多結晶シリコン層kl−に形成したタングステンシリ
サイド層1が多結晶シリコン層kから剥れ易くなるとい
う問題かあった。
と高温処理したときにその表面に成長する自然酸化膜の
成長速度が速くなり、そして、厚い自然酸化膜が生じる
と多結晶シリコン層kl−に形成したタングステンシリ
サイド層1が多結晶シリコン層kから剥れ易くなるとい
う問題かあった。
また、不純物を気相拡散法により多結晶シリコン層k、
半導体基体aの表面部に拡散するようにした場合には、
不純物濃度の均一性、+li現性か悪くなるという間x
0があった。
半導体基体aの表面部に拡散するようにした場合には、
不純物濃度の均一性、+li現性か悪くなるという間x
0があった。
本発明はこのような各袖問題点を解決すべく1)された
ものであり、半導体層と高融点金属シリコン化合物層の
積層1摸を配線として有する半導体装置の製造方法にお
いて、半導体層の低抵抗化のために導入した不純物が半
導体層を突き抜は過ぎてチャネリングを起すのを防止し
、半導体層上に高融点金属シリコン化合物層を形成する
際に半導体層表面にPJい自然酸化膜が出来て高融点金
属シリコン化合物層が半導体層から剥れ易くなるのを防
1]二し、史には半導体層の形成濃度の均一性、再現性
か高くなるようにすることを目的とする。
ものであり、半導体層と高融点金属シリコン化合物層の
積層1摸を配線として有する半導体装置の製造方法にお
いて、半導体層の低抵抗化のために導入した不純物が半
導体層を突き抜は過ぎてチャネリングを起すのを防止し
、半導体層上に高融点金属シリコン化合物層を形成する
際に半導体層表面にPJい自然酸化膜が出来て高融点金
属シリコン化合物層が半導体層から剥れ易くなるのを防
1]二し、史には半導体層の形成濃度の均一性、再現性
か高くなるようにすることを目的とする。
(E、問題点を解決するための手段)
本発明半導体装置の製造方法は上記問題点を解決するた
め、単導体層上に高融点金属シリコン化合物層を形成し
た後半導体層にイオン注入により高融点金属シリコン化
合物層越しに不純物を導入して半導体層の低抵抗化を図
ることを特徴とする。
め、単導体層上に高融点金属シリコン化合物層を形成し
た後半導体層にイオン注入により高融点金属シリコン化
合物層越しに不純物を導入して半導体層の低抵抗化を図
ることを特徴とする。
(F、作用)
本発明半導体装置の製造方法によれば、半導体層に対し
て高融点金属シリコン化合物層越しに不純物をドープす
るので、半導体層に直接に不純物をドープする場合とは
異なり不純物の突き抜けが起きにくくなる。従って、チ
ャネリングが起きなくなる。また、高融点金属シリコン
化合物層を形成する段階ではこれの−F地である多結晶
シリコン層には不純物がドープされていないので、高融
点金属シリコン化合物層の形成時に厚い自然酸化膜が形
成される虞れがない。従って、高融点金属シリコン化合
物層が厚い自然酸化膜によって多結晶シリコン層から剥
れ易くなるという虞れもなくなる。そして、多結晶シリ
コン層への不純物のドーピングをイオンtL人により行
うので、気相拡散によりドーピングする場合よりも不純
物濃度の均一性、再現性を高くすることができる。
て高融点金属シリコン化合物層越しに不純物をドープす
るので、半導体層に直接に不純物をドープする場合とは
異なり不純物の突き抜けが起きにくくなる。従って、チ
ャネリングが起きなくなる。また、高融点金属シリコン
化合物層を形成する段階ではこれの−F地である多結晶
シリコン層には不純物がドープされていないので、高融
点金属シリコン化合物層の形成時に厚い自然酸化膜が形
成される虞れがない。従って、高融点金属シリコン化合
物層が厚い自然酸化膜によって多結晶シリコン層から剥
れ易くなるという虞れもなくなる。そして、多結晶シリ
コン層への不純物のドーピングをイオンtL人により行
うので、気相拡散によりドーピングする場合よりも不純
物濃度の均一性、再現性を高くすることができる。
(G、実施例)′「第1図」
以下、本発明半導体装置の製造方法を図示実施例に従っ
て詳細に説明する。
て詳細に説明する。
第1図(A)乃’M (E)は本発明半導体装置の製造
方法の一つの実施例を工程順に、I(す断面図である。
方法の一つの実施例を工程順に、I(す断面図である。
(A)’t!−導体基体1の表面部を選択的に酸化する
ことによりフィールド絶縁膜2を形成し、次に半導体基
体lの表面部にゲート絶縁1模3を形成する。第1図(
A)はゲート絶縁膜3形成後の状態を示す。
ことによりフィールド絶縁膜2を形成し、次に半導体基
体lの表面部にゲート絶縁1模3を形成する。第1図(
A)はゲート絶縁膜3形成後の状態を示す。
(B)次に、同図(B)に示すようにフォトシスト膜4
をマスクとしてゲート絶縁膜3をエツチングして開口5
を形成する。エツチング液としてフッ酸又はフッ酸、I
I衝液(バッファドフッ酸)を用いる。
をマスクとしてゲート絶縁膜3をエツチングして開口5
を形成する。エツチング液としてフッ酸又はフッ酸、I
I衝液(バッファドフッ酸)を用いる。
(C)次に、同図<C>に示すようにゲート配線の−F
層を成す多結晶シリコン層(1000〜2000人)6
を形成する。該多結晶シリコン層6は不純物が全くドー
ピングされていないものである。
層を成す多結晶シリコン層(1000〜2000人)6
を形成する。該多結晶シリコン層6は不純物が全くドー
ピングされていないものである。
(D)次に、多結晶シリコン層6に不純物をドープする
ことなく同図(D)に示すように該多結晶シリコン層6
上にタングステンシリサイド層7をCVD法(あるいは
スパッタ法)により形成する。このとき多結晶シリコン
層6七には自然酸化膜か出来るか、多結晶シリコン層6
には不純物か全くトープされていないので、自然酸化膜
の成長速度か遅い。従って、多結晶シリコン層6トにで
きる自然酸化膜は非常に薄い無視できる程度の厚さであ
り、多結晶シリコン層6とタングステンシリサイド層7
との密着性を低Fせしめるに至らない。依って、タング
ステンシリサイド層7が多結晶シリコン層6から剥れ易
くなる虞れもない。
ことなく同図(D)に示すように該多結晶シリコン層6
上にタングステンシリサイド層7をCVD法(あるいは
スパッタ法)により形成する。このとき多結晶シリコン
層6七には自然酸化膜か出来るか、多結晶シリコン層6
には不純物か全くトープされていないので、自然酸化膜
の成長速度か遅い。従って、多結晶シリコン層6トにで
きる自然酸化膜は非常に薄い無視できる程度の厚さであ
り、多結晶シリコン層6とタングステンシリサイド層7
との密着性を低Fせしめるに至らない。依って、タング
ステンシリサイド層7が多結晶シリコン層6から剥れ易
くなる虞れもない。
(E)次に、同図(E)にボすようにタングステンシリ
サイド層7越しにPあるいはAsを多結晶シリコン層6
にイオン注入する。この場合、タングステンシリサイド
層7がアモルファスの状態を維持するように品質化する
温度(650℃)以トでの熱処理は行わず、低加速エネ
ルギーでイオン注入をすることか必要である。ドーズ1
tは例えば1.10110l5’程度でよい。その後、
熱処理で不純物を多結晶シリコン層6内へ拡散してその
導体化を図ると共に開[]5を通して半導体基板1の表
面部にも不純物を拡散して拡散層8を形成する。
サイド層7越しにPあるいはAsを多結晶シリコン層6
にイオン注入する。この場合、タングステンシリサイド
層7がアモルファスの状態を維持するように品質化する
温度(650℃)以トでの熱処理は行わず、低加速エネ
ルギーでイオン注入をすることか必要である。ドーズ1
tは例えば1.10110l5’程度でよい。その後、
熱処理で不純物を多結晶シリコン層6内へ拡散してその
導体化を図ると共に開[]5を通して半導体基板1の表
面部にも不純物を拡散して拡散層8を形成する。
このような゛i専鉢体装置製造方法によれば、タングス
テンシリサイド層7がアモルファスなので不純物の注入
深さが浅く、チャネリングが起きない。従って、多結晶
シリコン層6をより薄く1−ることができ、高融点金属
シリサイド層、多結晶シリコン層を薄くするという要請
に応えることかiiJ能となる。そして、イオン注入に
より不純物を行うので、多結晶シリコン層6及び拡散層
8の不純物濃度の均一性、+jf現性か高い。また、多
結晶シリコン層6の表面に生じる自然酸化膜も薄いので
タングステンシリサイド層7の多結晶シリコン層6から
の剥れも起きにくくなる。
テンシリサイド層7がアモルファスなので不純物の注入
深さが浅く、チャネリングが起きない。従って、多結晶
シリコン層6をより薄く1−ることができ、高融点金属
シリサイド層、多結晶シリコン層を薄くするという要請
に応えることかiiJ能となる。そして、イオン注入に
より不純物を行うので、多結晶シリコン層6及び拡散層
8の不純物濃度の均一性、+jf現性か高い。また、多
結晶シリコン層6の表面に生じる自然酸化膜も薄いので
タングステンシリサイド層7の多結晶シリコン層6から
の剥れも起きにくくなる。
([(1発明の効果)
以トに述べたように5本発明半導体装置の製造方法は、
半導体層と高融点金属シリコン化合物層の積層II5!
を配線として有する半導体装置の製造方法において、単
導体基体−ヒにf、導体層を形成する工程と、該半導体
層上に高融点金属シリコン化合物層を形成する工程と、
該高融点金属シリコン化合物層越しに上記を導体層にイ
オン注入により不純物を導入する工程からなるものであ
る。
半導体層と高融点金属シリコン化合物層の積層II5!
を配線として有する半導体装置の製造方法において、単
導体基体−ヒにf、導体層を形成する工程と、該半導体
層上に高融点金属シリコン化合物層を形成する工程と、
該高融点金属シリコン化合物層越しに上記を導体層にイ
オン注入により不純物を導入する工程からなるものであ
る。
従って、本発明半導体装置の製造方法によりば、半導体
層に対して高融点金属シリコン化合物層越しに不純物を
ドープするので、゛1導体層に直接に不純物をドープす
る場合とは異なり不純物の突き抜けが起きにくくなる。
層に対して高融点金属シリコン化合物層越しに不純物を
ドープするので、゛1導体層に直接に不純物をドープす
る場合とは異なり不純物の突き抜けが起きにくくなる。
従って、チャネリングが起きなくなる。また、高融点金
属シリコン化合物層を形成する段階ではこれのF地であ
る゛r−導体層には不純物がドープされていないので、
高融点金属シリコン化合物層の形成時に厚い自然酸化膜
が形成される虞れがない。従って、高を故点金属シリコ
ン化合物層が厚い自然酸化膜によって゛を導体層から剥
わ易くなるという虞れもなくなる。そして、゛1導体層
への不純物のドーピングをイオン11人により行うので
、気相拡散によりドーピングする場合よりも不純物濃度
の均一性、+11現性を高くすることがてきる。
属シリコン化合物層を形成する段階ではこれのF地であ
る゛r−導体層には不純物がドープされていないので、
高融点金属シリコン化合物層の形成時に厚い自然酸化膜
が形成される虞れがない。従って、高を故点金属シリコ
ン化合物層が厚い自然酸化膜によって゛を導体層から剥
わ易くなるという虞れもなくなる。そして、゛1導体層
への不純物のドーピングをイオン11人により行うので
、気相拡散によりドーピングする場合よりも不純物濃度
の均一性、+11現性を高くすることがてきる。
第1図(A)乃値(E)は本発明不導体装置の製造方法
の一つの実施例を工程順に示す断面図、第2図は背景技
術(スターティックRAMのコンタクト部)を示す断面
図、第3図(A)乃至(E)は半導体装置の製造方法の
従来例の−を工程順に示す断面図である。 符号の説明 1・・・を導体基体、6・・・を導体層、7・・・高融
点金属シリコン化合物層。 \ノ −ノ
−ノ〜 1 一ノ ()背景
液#↑芝示す断面図 第2図 従呆伊贈工程頂に示1断面図 第3図 P(あう口はAs)のイオン打ぎ 従来タイ工程1項に示す#r面図 第3図
の一つの実施例を工程順に示す断面図、第2図は背景技
術(スターティックRAMのコンタクト部)を示す断面
図、第3図(A)乃至(E)は半導体装置の製造方法の
従来例の−を工程順に示す断面図である。 符号の説明 1・・・を導体基体、6・・・を導体層、7・・・高融
点金属シリコン化合物層。 \ノ −ノ
−ノ〜 1 一ノ ()背景
液#↑芝示す断面図 第2図 従呆伊贈工程頂に示1断面図 第3図 P(あう口はAs)のイオン打ぎ 従来タイ工程1項に示す#r面図 第3図
Claims (1)
- (1)半導体層と高融点金属シリコン化合物層の積層膜
を配線として有する半導体装置の製造方法において、 半導体基体上に半導体層を形成する工程と、上記半導体
層上に高融点金属シリコン化合物層を形成する工程と、 上記高融点金属シリコン化合物層越しに上記半導体層に
イオン注入により不純物を導入する工程と、 からなることを特徴とする半導体装置の製造方法
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6546988A JPH01238144A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6546988A JPH01238144A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01238144A true JPH01238144A (ja) | 1989-09-22 |
Family
ID=13288005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6546988A Pending JPH01238144A (ja) | 1988-03-18 | 1988-03-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01238144A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5316977A (en) * | 1991-07-16 | 1994-05-31 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device comprising metal silicide |
US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
KR100241170B1 (ko) * | 1990-10-23 | 2000-03-02 | 칼 하인쯔 호르닝어 | 반도체 기판 상에 도핑된 폴리시드층을 생성시키는 방법 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60775A (ja) * | 1983-06-16 | 1985-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-03-18 JP JP6546988A patent/JPH01238144A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60775A (ja) * | 1983-06-16 | 1985-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100241170B1 (ko) * | 1990-10-23 | 2000-03-02 | 칼 하인쯔 호르닝어 | 반도체 기판 상에 도핑된 폴리시드층을 생성시키는 방법 |
US5316977A (en) * | 1991-07-16 | 1994-05-31 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device comprising metal silicide |
US5721175A (en) * | 1991-07-16 | 1998-02-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
US5536684A (en) * | 1994-06-30 | 1996-07-16 | Intel Corporation | Process for formation of epitaxial cobalt silicide and shallow junction of silicon |
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