KR100256256B1 - 반도체장치의 금속배선형성 방법 - Google Patents
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Abstract
본 발명은 W계 전이금속을 사용하여 Al계 금속의 건식 식각때 고선택도(High Selecti-vity)로 BPSG막의 손실을 방지하고, W계 전이 금속이 어닐링을 동하여 실리사이드가 될때 실리콘이 다량 함유된 실리사이드를 형성하기 위하여 이온 주입을 실시하여 실리사이드와 Al계 금속과의 접착 능력을 개선시키고, 실리사이드와 실리콘 기판을 접촉시키는 금속 배선 제조 방법에 관한 것으로 반도체 기판(21)상에 N+확산층(22)이 있고 상기 반도체 기판(21)과 N+확산층(22) 상부에 절연막(23)이 있고 상기 절연막(23) 상부에 BPSG막이 있는 상태에서 사진 식각법으로 금속 배선 형성을 위한 접촉부를 형성하는 제1단계, 상기 제1단계 후에 W계 전이 금속막(24)과 산화막(25)을 순차적으로 형성하는 제2단계, 상기 제2단계 후에 열처리(어닐링)로 N+확산층(22)내로 W계 전이 금속막(24)을 침투시켜 실리사이드(26)를 성형하는 제3단계, 상기 제3단계 후에 상기 산화막(25)을 제거하고 실리사이드(26)로 변하지 않은 W계 전이 금속막(24)을 산화로에서 산화시켜 W계 전이 금속 산화막(27)을 형성한 후에 후속 공정인 금속막 증착시 접착력을 향상시키기 위하여 Si원자를 이온 주입하는 제4단계, 상기 제4단계 후에 HF로 금속 접촉 부위의 자연 산화막을 제거하고 금속막(28)을 소정의 두께로 증착한 후에 사진 식각법으로 금속 배선을 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.
Description
제1도는 종래의 금속 배선 형성 단면도.
제2도는 본 발명에 따른 금속 배선 형성 공정 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
11, 21 : 반도체 기판 12, 23 : 절연막
13 : 금속 배선 A : 접합 스파이킹(Spiking) 발생 부위
B : BPSG(Boro-Phospho-Silicate-Glass) 손실
22 : N+확산층 24 : W계 전이 금속막
25 : 산화막 26 : 실리사이드
27 : W계 전이 금속 산화막 28 : 금속막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
제1도는 기존의 N+확산층이 있는 반도체 기판(11)과 BPSG막을 포함한 절연막(12)에 알루미늄(Al)으로 금속 배선(13)을 형성한 상태의 단면도이다. 도면에서 11은 반도체 기판, 12는 절연막, 13은 금속 배선, A는 접합 스파이킹 발생 부위, B는 BPSG 손실을 각각 나타낸다.
상기 종래와 같은 금속 배선 형성 방법은 Al과 Si의 용해 특성으로 인하여 접합 스파이킹(A)이 발생한다. 상기 접합 스파이킹을 최소화하기 위하여 1%정도의 Si을 Al에 첨가하여 Al을 증착하나 불완전하여 접합 스파이킹이 계속되고 Al증착 후 사진 식각법에 의하여 금속 배선 형성시 과도 식각으로 BPSG막의 상당 부분(B)이 손실되는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 Al계 금속과 건식 식각때 높은 식각 선택비를 갖는 W계 전이금속을 사용하여 BPSG막의 손실을 방지하고, W계 전이 금속이 어닐링을 통하여 실리사이드가 형성될 때, 실리콘이 다량 함유된 실리사이드를 형성하기 위하여 이온 주입을 실시하여 실리사이드와 Al계 금속과의 접착 능력을 개선시키고, 실리사이드와 실리콘 기판을 접촉시키는 금속 배선 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치의 금속 배선 형성 방법에 있어서, 소정의 불순물 도핑 영역이 형성된 반도체 기판 상에 BPSG를 포함한 절연막을 형성한 후 선택적으로 식각하여 상기 불순물 도핑 영역을 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀 및 절연막 상에 W계 전이 금속막을 형성하는 단계; 상기 W계 전이 금속막을 열처리하여 상기 불순물 도핑 영역 내로 W계 전이 금속막을 침투시켜 실리사이드를 형성하는 단계; 상기 W계 전이 금속막 중 실리사이드로 변하지 않은 W계 전이 금속막을 산화시켜 W계 전이 금속 산화막을 형성한 후에 후 속 공정인 금속막 증착시 접착력을 향상시키기 위하여 Si를 이온 주입하는 단계; 및 상기 콘택홀 및 W계 전이 금속 산화막 상에 금속막을 형성하고 패터닝하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명한다.
제2도는 본 발명의 일실시예를 나타낸 것으로 도면에서 21은 반도체 기판, 22는 N+확산층, 23은 절연막, 24는 W계 전이 금속막, 25는 산하막, 26은 실리사이드, 27는 W계 전이 금속 산화막, 28은 금속막을 각각 나타낸다.
제2도(a)는 반도체 기판(21)상에 N+확산층(22)이 있고 상기 반도체 기판(21)과 N+확산층 상부에 형성된 BPSG막을 포함한 절연막(23)을 선택적으로 식각하여 금속 배선 형성을 위한 접촉부를 형성한 상태의 단면도이다.
제2도(b)는 W계 전이금속막(24)과 100∼1000Å 두께의 산화막(25)을 순차적으로 형성한 상태의 단면도이다. 상기 단계에서는 W계 전이 금속막(24)이 후속 열공정에 의하여 다른 가스와 반응하는 것을 방지하기 위하여 산화막(25)을 형성시킨다.
제2도(C)는 500∼1000℃ 온도의 열처리(어닐링)로 N+확산층(22)내로 W계 전이 금속막(24)이 침투하여 실리사이드(26)가 형성된 상태의 단면도이다.
제2도(d)는 상기 산화막(25)을 제거하고 실리사이드로 변하지 않은 W계 전이 금속막(24)을 500∼1000℃로 산화로에서 산화시켜 W계 전이금속 산화막(27)을 형성한 후에 후속 공정인 금속막(28) 증착시 접착력을 향상시키기 위하여 에너지 10∼50KeV, 도즈량 1014×1019cm-2로 Si을 이온 주입하는 공정을 나타내는 단면도이다.
제2도(e)는 HF로 금속 접촉 부위의 자연 산화막을 제거하고 금속막(28)을 소정이 두께로 증착한 후에 사진 식각법으로 금속 배선을 형성한 상태의 단면도이다.
본 발명의 다른 실시 예는 W계 금속막(24)과 산화막의 접착력을 향상시키기 위하여 W계 전이 금속막(24) 증착전에 Si를 에너지 1013∼1019KeV에서 103∼1019cm-2조건으로 절연막(23)에 이온 주입한다.
상기와 같이 이루어지는 본 발명은 BPSG막의 손실을 방지하고접촉 스파이킹 현상을 없애고 접속 저항을 감소시키는 효과가 있다.
Claims (7)
- 반도체 소자의 금속 배선 형성 방법에 있어서, 소정의 불순물 도핑 영역이 형성된 반도체 기판 상에 BPSG를 포함한 절연막을 형성한 후 선택적으로 식각하여 상기 불순물 도핑 영역을 노출하는 콘택홀을 형성하는 단계; 상기 콘택홀 및 절연막 상에 W계 전이 금속막을 형성하는 단계; 상기 W계 전이 금속막을 열처리하여 상기 불순물 도핑 영역 내로 W계 전이 금속막을 침투시켜 실리사이드를 형성하는 단계; 상기 W계 전이 금속막 중 실리사이드로 변하지 않은 W계 전이 금속막을 산화시켜 W계 전이 금속산화막을 형성한 후에 후속 공정인 금속막 증착시 접착력을 향상시키기 위하여 Si를 이온 주입하는 단계; 및 상기 콘택홀 및 W계 전이 금속 산화막상에 금속을 형성하고 패터닝하는 단계를 포함하여 이루어지는 반도체 장치의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 W계 전이 금속막을 형성하는 단계 후, 상기 W계 전이 금속막 상에 100∼1000Å 두께의 산화막을 형성하는 단계; 및 상기 실리사이드를 형성하는 단계 후 상기 산화막을 제거하는 단계를 더 포함하는 반도체 장치의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 Si를 이온 주입하는 단계 후, HF로 자연 산화막을 제거하는 단계를 더 포함하는 반도체 장치의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 열처리와 산화로에서의 산화를 500∼1000℃ 온도에서 실시하는 반도체 장치의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 Si 원자의 이온 주입을 에너지 10∼50KeV, 도즈량 1014∼1019cm-2인 조건으로 실시하는 반도체 장치의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 절연막을 형성하는 단계 후, 상기 절연막에 이온 주입을 에너지 10∼50KeV, 도즈량 1013×1019cm-2조건으로 Si을 이온 주입하는 단계를 더 포함하는 반도체 장치의 금속 배선 형성 방법.
- 제1항에 있어서, 상기 금속막은 Al계 금속 및 Ti계 금속 중 적어도 어느 하나로 형성하는 반도체 장치의 금속 배선 형성 방법.
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