KR920004777B1 - 콘택부위의 불순물 확산방지방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래 반도체 메모리소자의 제조공정도.
제 2 도는 이 발명에 따른 반도체 메모리소자의 제조공정도이다
* 도면의 주요부분에 대한 부호의 설명
1 : 필드산화막층 2 : 게이트층
3 : 절연층 4 : 콘택
5 : 코발트층 6 : 폴리실리콘층
7 : 타이타늄 8 : 타이타늄 실리사이드층
11 : 코발트 실리사이드층
이 발명은 반도체 소자의 제조공정에 관한 것으로, 특히, 메모리소자의 제조공정에서 콘텍(접속창)을 통하여 각 소자들이 연결될 때에 생기는 콘택부위의 불순물을 확산 방지하는 방법에 관한 것이다.
반도체 제조공정이 진행됨에 따라 여러가지층과 패턴이 형성되고 복합한 회로의 고밀도 집적소자의 경우에는 더욱 여러가지층과 패턴이 요구된다.
따라서, 반도체 제조공정중에서 고밀도 집적소자인 메모리소자들을 제조시 여러 가지 공정을 수행하여 생기는 다수의 층에 의하여 캐패시터와 MOS 트랜지스터소자를형성시키고, 콘택부위를 형성시켜 메모리회로를 구성하는 비트라인(BIT LINE)에 연결시켜야만 한다. 이때, 기존의 4메가급 메모리소자(DRAM)의 경우에는 이 비트라인을 텅스텐 실리사이드가 사용되고 있지만, 고밀도 집적이 요구되는 16메가급 메모리소자의 경우 비저항이 더 낮은 타이타늄 실리사이드가 요구된다.
그러나 종래의 제조공정으로 비저항이 낮은 물질인 타이타늄 실리사이드를 비트라인에 적용하고자 할때에 콘택 부위의 n형 불순물이 열처리공정을 가지는 동안 타이타늄 실리사이드쪽으로 확산되어 콘택저항이 증가되는 단점이 생기는 것이었다.
이 발명은 이와 같은 단점을 해소하기 위한 것으로, 이 발명의 목적은 반도체 메모리소자에서 타이타늄 실리사이드(TiSi2)물질을 비트라인에 적용시키고자 할때 타이타늄 실리사이드측으로 불순물이 확산되는 것을 방지할 수 있는 콘택부위의 불순물 확산방지방법을 제공하고자 하는 것이다. 이때, 부수적으로 콘택부위에 콘택 접촉저항을 낮출 수 있는 장벽(BARRIER)물질이 형성되는 장점도 있다.
이와 같은 목적은 타아타늄 실리사이드층을 형성하기 전에 콘택부위에 코발트 실리사이드층을 먼저 형성시킴으로써 달성될 수 있다.
이 발명의 특징은 기판위에 메모리회로가 구성되는 각 소자들을 형성시키는 공정 후, 절연층을 도포시키는 공정과, 콘택부위 형성과 불순물이 주입되는 공정과, 폴리실리콘층의 도포후 타이타늄층을 도포시키고 급속어닐링 처리하는 공정과로 되는 방법에 있어서, 코발트층을 데포시키는 공정과, 급속어닐링 처리하여 콘택부위에 코발트 실리사이드층을 형성시키는 공정과, 타이타늄 실리사이드충을 형성하는 공정시 먼저 폴리실리콘을 데포지션(Deposition)하는 공정과, 그 위에 타이타늄을 도포시킨 후 급속어닐링 처리로 타이타늄 실리사이드층이 형성되게 한 것에 있다.
이하, 첨부도면에 의하여 상세히 설명하면 다음과 같다.
먼저 제 1 도에서 반도체 메모리소자의 제조공정을 살펴보면, (a)도와 같이 기판위에 메모리회로를 구성하는 소자인 MOS 트랜지스터의 게이트층(2)과 필드산화막층(1)을 형성시키는 것으로, 이 제조공정은 일반적인 메모리소자(DRAM)의 공정과 동일하다.
그후 (b)도와 같이 절연층(3)을 도포시킨다. 이때의 절연층은 대개 산화층 또는 BPSG층이 된다.
다음, (c)도와 같이 소자간의 연결부위를 만들기 위해 일반적인 사진공정과 식각공정을 통해 콘택(4)부위를 형성시킨다.
다음 공정에서 (d)도와 같이 콘택저항을 줄이기 위하여 인(P)을 1E16 도오스(DOSE), 100KeV로 이온주입한 후 850℃에서 30분정도 어닐링(ANNEALING)을 행한다.
(e)도처럼 폴리실리콘층(6)을 도포시킨 후 그 위에 (f)도와 같이 타이타늄(7)을 상온에서 4×10파스칼 압력으로 700Å전도 데포시키고 급속어닐링 장치에서 700℃에서 10초이상 어닐링시켜 (g)도와 같이 타이타늄 실리사이드(8)가 형성되게 한다.
그러나 (g)도에서와 같이 콘택저항을 감소시키기 위하여 불순물로 주입된 인(P)들이 어닐링공정에 의하여 타이타늄 실리사이드(8)층으로 형성되는 동안 타이타늄 실리사이드(8)층 내로 확산되어 콘택저항을 증가시키게 되므로 타이타늄 실리사이드 사용시의 문제점으로 대두된다.
그러나 이 발명에서는 다음과 같은 공정에 의하여 타이타늄 실리사이드를 사용할 수 있게 된다.
상기 공정에서 (a)도, (b)도, (c)도, (d)도에 나타난 공정들은 이 발명에서 그대로 적용된다.
그리고 (e)도에서와 같이 코발트를 스파터링 방식으로 상온에서 4×10 파스칼 압력으로 아르곤(Ar)분위기에서 500Å정도 데포시켜 코발트층(5)을 형성시킨다. 이 코발트층(5)은 화학기상 도포방식(CVD)이나 증착방식등으로도 형성시킬 수 있다.
다음(f)도와 같이 급속어닐링장치에서 700℃, 아르곤(Ar)분위기에서 10초 이상 어닐링시켜 콘택(4)부위에만 코발트와 실리콘이 결합하여 코발트 실리사이드층(11)이 형성되고 절연층(3)위에는 코발트층(5)이 그대로 존재하게 된다.
따라서 어닐링 공정에 의하여 코발트 실리사이드층(11)으로 형성되는 동안 콘택저항을 감소하기 위하여 불순뭍로 주입된 인(P)은 코발트 실리사이드층(11)내로 확산하지 않는 반면에 코발트(Co)는 인(P)이 주입된 실리콘층으로 확산하게 되어 콘택저항의 증가를 방지하게 된다.
이때에 급속어닐링공정 대신에 확산로에서 실리사이데이션(SILICIDATION)시키는 공정을 사용할 수 있다. (g)도와 같이 식각공정을 행하는 것으로 이때의 식각 용액은 염산과 과산화수소를 3 : 1로 혼합하여 식각시켜 절연층(3)위의 코발트층(5)만 선택적으로 식각시킨다.
그후 (h)도의 공정은 625℃에서 저압기상 도포장치를 사용하여 폴리실리콘층(6)을 도포시킬때 실렌가스(SiH4)를 주입시켜 0.3Torr 기압하에서 2000Å정도 데포시키고 그 위에 타이타늄층(7)을 스퍼터링 방식으로 4×10 파스칼 압력으로 상온에서 아르곤(Ar)분위기로 700Å정도 데포시킨다.
다음 (i)도의 공정으로 급속어닐링 장치에서 700℃에서 10초이상 어닐링시켜 타이타늄 실리사이드층(8)이 폴리실리콘층(6)상에 형성되게 한다. 이때 콘택(4)부위에 주입된 인 원자들은 전혀 타이타늄 실리사이드층으로 확산되지 못하므로 콘택저항이 아주 낮은 값이 된다.
따라서, 타이타늄 실리사이드층(8)을 형성하기 전에 불순물이 실리사이드쪽으로 확산되지 않는 물질인 코발트 실리사이드층(11)을 콘택(4)부위에만 형성시키는 공정후에 비트라인으로 사용되는 타이타늄 실리사이드층을 도포시키므로써, 실리콘 기관의 불순물이 타이타늄 실리사이드층으로 확산되는 것을 방지할 뿐 아니라, 코발트 실리사이드층(11)이 장벽물질의 역할을 하기 때문에 콘택 저항값을 크게 낮출 수 있는 것이다.
이상에서와 같이 본 발명은 16메가급 메모리소자에서 비저항이 가장 낮은 물질인 타이타늄 실리사이드를 비트라인으로 사용하는 경우, 먼저 코발트 실리사이드를 도포함으로써 소자 연결홈인 콘택부위에 불순물이 타이타늄 실리사이드쪽으로 확산되는 것을 방지할 수 있고, 코발트 실리사이드가 장벽 메탈 역할을 하여 안정된 콘택저항을 얻을 수가 있는 것이다.
Claims (2)
- 반도체 메모리소자의 비트라인을 형성시키는 다음의 공정 : (ㄱ) 기판위에 메모리회로가 구성되는 각 소자들을 형성시키는 공정 후 절연층(3)을 도포시키는 공정 ; (ㄴ) 콘택(4)부위 형성과 불순물(p)이 주입되는 공정 : (ㄷ) 폴리실리콘층(6)의 도포 후 타이타늄층(7)을 도포시키고 급속어닐링 처리하는 공정 : 방법에 있어서, 상기 (ㄱ) (ㄴ)의 공정과, 코발트층(5)을 데포시키는 공정과, 급속어닐링처리하여 콘택(4)부위에 코발트 실리사이드층(11)을 형성시키는 공정과, 상기 (ㄷ)의 공정시 폴리실리콘층(6)에 타이타늄을 데포시켜서 급속 열처리를 하여 타이타늄 실리사이드를 형성시키는 공정을 포함하는 콘택부위의 불순물 확산방지방법.
- 제 1 항에 있어서, 콘택(4)부위에 코발트 실리사이드충(11)을 형성시키는 공정은, 코발트층(5)을 화학기상 도포방식(CVD), 스퍼터리방식(SPUTTERING), 증착방식들 중 하나의 공정을 선택하여된 콘택부위의 불순물 확산방지 방법.
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