JP2850883B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳトランジスタと称する）の拡散層やゲート電
極等の表面に自己整合的に高融点金属のシリサイド層を
形成する方法に関する。
法に関し、特に絶縁ゲート電界効果トランジスタ（以
下、ＭＯＳトランジスタと称する）の拡散層やゲート電
極等の表面に自己整合的に高融点金属のシリサイド層を
形成する方法に関する。
【０００２】
【従来の技術】半導体素子の微細化や高密度化に伴い、
現在では０．１５〜０．２５μｍの寸法基準で設計され
たメモリデバイスやロジックデバイス等の超高集積化の
半導体装置が提供されている。このような半導体装置の
高集積化に伴い、ＭＯＳトランジスタのゲート電極長
や、ソース・ドレイン等の拡散層幅の縮小や、これらの
膜厚の低減が要求されるようになる。ところが、これら
ゲート電極長や拡散層幅の縮小や膜厚の低減は、必然的
にこれらの電気抵抗の増加をまねき、回路の遅延に大き
な影響をおよぼすことになる。そこで、微細化された素
子においては、高融点金属シリサイドを利用したゲート
電極の低抵抗化は必須の技術とされている。特に高融点
金属としてチタン金属を用いたサリサイド（Self-align
-silicide ）化技術は、微細なＭＯＳトランジスタにと
って重要な技術となっている。また、このような構造の
ＭＯＳトランジスタにおいて、前記した半導体デバイス
の高集積化の傾向に沿って拡散層を形成する不純物の拡
散を抑制してトランジスタの短チャネル効果を抑制しな
ければならない。その結果として拡散層の接合面がシリ
サイド領域層と接するようになると、結晶欠陥リーク電
流が増加し、トランジスタのスイッチング動作が不可能
になってくる。したがって、拡散層の浅接合化に伴いシ
リサイド層の薄膜化が必須となってくる。
現在では０．１５〜０．２５μｍの寸法基準で設計され
たメモリデバイスやロジックデバイス等の超高集積化の
半導体装置が提供されている。このような半導体装置の
高集積化に伴い、ＭＯＳトランジスタのゲート電極長
や、ソース・ドレイン等の拡散層幅の縮小や、これらの
膜厚の低減が要求されるようになる。ところが、これら
ゲート電極長や拡散層幅の縮小や膜厚の低減は、必然的
にこれらの電気抵抗の増加をまねき、回路の遅延に大き
な影響をおよぼすことになる。そこで、微細化された素
子においては、高融点金属シリサイドを利用したゲート
電極の低抵抗化は必須の技術とされている。特に高融点
金属としてチタン金属を用いたサリサイド（Self-align
-silicide ）化技術は、微細なＭＯＳトランジスタにと
って重要な技術となっている。また、このような構造の
ＭＯＳトランジスタにおいて、前記した半導体デバイス
の高集積化の傾向に沿って拡散層を形成する不純物の拡
散を抑制してトランジスタの短チャネル効果を抑制しな
ければならない。その結果として拡散層の接合面がシリ
サイド領域層と接するようになると、結晶欠陥リーク電
流が増加し、トランジスタのスイッチング動作が不可能
になってくる。したがって、拡散層の浅接合化に伴いシ
リサイド層の薄膜化が必須となってくる。
【０００３】図１０及び図１１は特開平３−６５６５８
号公報に記載されたＭＯＳトランジスタの製造方法を工
程順に示す図であり、特にそのサリサイドの形成方法を
示す図である。先ず、図１０（ａ）のように、シリコン
基板１０１の所定の領域にＬＯＣＯＳ法により素子分離
絶縁膜１０２が形成される。次に、シリコン基板１０１
の素子領域の周囲には図示は省略するがチャネルストッ
パ用の不純物がイオン注入される。さらに、シリコン基
板１０１の表面に熱酸化法によりゲート絶縁膜１０３が
形成され、次いで、ＣＶＤ法により全面に膜厚１５０ｎ
ｍ程度のポリシリコン膜が形成され、リン等の不純物が
ドープされて低抵抗化される。その後、フォトリソグラ
フィ技術によりパターン形成し、ゲート電極１０４が形
成される。しかる上で、ＣＶＤ法により全面にシリコン
酸化膜が堆積され、かつ異方性エッチングによりこのシ
リコン酸化膜をエッチングすることで、ゲート電極１０
４の側面にスペーサ１０５が形成される。そして、シリ
コン基板１０１に対して砒素やボロン等の不純物がイオ
ン注入され、８００ないし１０００℃の熱処理によりソ
ース・ドレイン領域としての拡散層１０６が形成され
る。
号公報に記載されたＭＯＳトランジスタの製造方法を工
程順に示す図であり、特にそのサリサイドの形成方法を
示す図である。先ず、図１０（ａ）のように、シリコン
基板１０１の所定の領域にＬＯＣＯＳ法により素子分離
絶縁膜１０２が形成される。次に、シリコン基板１０１
の素子領域の周囲には図示は省略するがチャネルストッ
パ用の不純物がイオン注入される。さらに、シリコン基
板１０１の表面に熱酸化法によりゲート絶縁膜１０３が
形成され、次いで、ＣＶＤ法により全面に膜厚１５０ｎ
ｍ程度のポリシリコン膜が形成され、リン等の不純物が
ドープされて低抵抗化される。その後、フォトリソグラ
フィ技術によりパターン形成し、ゲート電極１０４が形
成される。しかる上で、ＣＶＤ法により全面にシリコン
酸化膜が堆積され、かつ異方性エッチングによりこのシ
リコン酸化膜をエッチングすることで、ゲート電極１０
４の側面にスペーサ１０５が形成される。そして、シリ
コン基板１０１に対して砒素やボロン等の不純物がイオ
ン注入され、８００ないし１０００℃の熱処理によりソ
ース・ドレイン領域としての拡散層１０６が形成され
る。
【０００４】次いで、図１０（ｂ）のように、スパッタ
法により全面に５０ｎｍ程度の膜厚のチタン膜１０７が
形成される。そして、常圧の窒素雰囲気中でランプアニ
ール装置等を用いて６００から６５０℃の温度で３０秒
から６０秒間の熱処理が行われる。これにより、チタン
膜１０７はゲート電極１０４や拡散層１０６等のシリコ
ンに接触されている領域でシリサイド化反応が行われ、
図１０（ｃ）のように、その界面にチタンシリサイド層
１０９が形成される。以下、この熱処理を第１熱処理と
称する。このチタンシリサイド層１０９は、６０μΩ・
ｃｍ程度の電気抵抗率の高い結晶構造のＣ４９構造チタ
ンシリサイド層である。また、前記第１熱処理により、
チタン膜１０７はチタンと窒素の組成比が１：１の窒化
チタン膜（ＴｉＮ）１０８Ｂとされる。
法により全面に５０ｎｍ程度の膜厚のチタン膜１０７が
形成される。そして、常圧の窒素雰囲気中でランプアニ
ール装置等を用いて６００から６５０℃の温度で３０秒
から６０秒間の熱処理が行われる。これにより、チタン
膜１０７はゲート電極１０４や拡散層１０６等のシリコ
ンに接触されている領域でシリサイド化反応が行われ、
図１０（ｃ）のように、その界面にチタンシリサイド層
１０９が形成される。以下、この熱処理を第１熱処理と
称する。このチタンシリサイド層１０９は、６０μΩ・
ｃｍ程度の電気抵抗率の高い結晶構造のＣ４９構造チタ
ンシリサイド層である。また、前記第１熱処理により、
チタン膜１０７はチタンと窒素の組成比が１：１の窒化
チタン膜（ＴｉＮ）１０８Ｂとされる。
【０００５】しかる後、図１１（ａ）のように、アンモ
ニア水溶液と過酸化水素水の混合した化学薬液でシリサ
イド化されていない窒化チタン膜１０８Ｂをエッチング
除去する。これにより、前記チタンシリサイド層１０９
のみがシリコンの表面に残される。さらに、常圧の窒素
雰囲気中で８５０℃程度の第２の熱処理を６０秒程度行
うと、図１１（ｂ）のように、前記したＣ４９構造のチ
タンシリサイド層１０９は、２０μΩ・ｃｍ程度の電気
抵抗率の低い結晶構造のＣ５４構造のチタンシリサイド
層１１１に変えられる。以下、この熱処理を第２熱処理
と称する。
ニア水溶液と過酸化水素水の混合した化学薬液でシリサ
イド化されていない窒化チタン膜１０８Ｂをエッチング
除去する。これにより、前記チタンシリサイド層１０９
のみがシリコンの表面に残される。さらに、常圧の窒素
雰囲気中で８５０℃程度の第２の熱処理を６０秒程度行
うと、図１１（ｂ）のように、前記したＣ４９構造のチ
タンシリサイド層１０９は、２０μΩ・ｃｍ程度の電気
抵抗率の低い結晶構造のＣ５４構造のチタンシリサイド
層１１１に変えられる。以下、この熱処理を第２熱処理
と称する。
【０００６】また、他のＭＯＳトランジスタにおけるシ
リサイドの形成方法として、例えば、特開平３−７３５
３３号公報に記載の技術がある。この製造方法は、図１
０（ａ）で説明した工程と同様に、図１２（ａ）のよう
に、シリコン基板１０１に素子分離絶縁膜１０２、ゲー
ト酸化膜１０３、ゲート電極１０４、ストッパ１０５を
形成した後、図１２（ｂ）のように、アルゴンガスを用
いたスパッタ法等により全面に、それぞれ２０ｎｍより
も厚いチタン膜１０７と、窒化チタン膜１０８Ｃとを積
層状態に形成する。しかる上で、窒素雰囲気で第１熱処
理を行い、図１２（ｃ）のように、シリコンとチタン膜
１０７との界面にチタンシリサイド層１０９を形成す
る。このときチタン膜１０７の上に窒化チタン膜１０８
Ｃが存在した状態で窒素雰囲気での熱処理を行っている
ため、チタン膜１０７の表面にチタン酸化物が形成され
ることはなく、層抵抗が低抵抗化（１５μΩ・ｃｍ）で
きる。その後は、図１３（ａ）及び（ｂ）に示すよう
に、アンモニア水溶液により窒化チタン膜１０８Ｃと窒
素が拡散されたチタン膜１０７を除去し、第２熱処理を
行ってＣ４９構造をＣ５４構造のチタンシリサイド層１
１１に変えることで、チタンシリサイド層が形成され
る。
リサイドの形成方法として、例えば、特開平３−７３５
３３号公報に記載の技術がある。この製造方法は、図１
０（ａ）で説明した工程と同様に、図１２（ａ）のよう
に、シリコン基板１０１に素子分離絶縁膜１０２、ゲー
ト酸化膜１０３、ゲート電極１０４、ストッパ１０５を
形成した後、図１２（ｂ）のように、アルゴンガスを用
いたスパッタ法等により全面に、それぞれ２０ｎｍより
も厚いチタン膜１０７と、窒化チタン膜１０８Ｃとを積
層状態に形成する。しかる上で、窒素雰囲気で第１熱処
理を行い、図１２（ｃ）のように、シリコンとチタン膜
１０７との界面にチタンシリサイド層１０９を形成す
る。このときチタン膜１０７の上に窒化チタン膜１０８
Ｃが存在した状態で窒素雰囲気での熱処理を行っている
ため、チタン膜１０７の表面にチタン酸化物が形成され
ることはなく、層抵抗が低抵抗化（１５μΩ・ｃｍ）で
きる。その後は、図１３（ａ）及び（ｂ）に示すよう
に、アンモニア水溶液により窒化チタン膜１０８Ｃと窒
素が拡散されたチタン膜１０７を除去し、第２熱処理を
行ってＣ４９構造をＣ５４構造のチタンシリサイド層１
１１に変えることで、チタンシリサイド層が形成され
る。
【０００７】
【発明が解決しようとする課題】ここで、前記各技術に
おいて前記チタンシリサイド層１０９の形成を窒素雰囲
気で行うのは次の理由による。チタンとシリコンのシリ
サイド反応においては、拡散種はシリコンである。ここ
で、シリコンは拡散によって素子分離絶縁膜１０２等の
酸化膜上にも拡散され、この酸化膜上にまで拡散された
シリコンがチタンと反応すると、酸化膜の上にもチタン
シリサイド層が形成されてしまい、酸化膜による絶縁が
不良となり、いわゆるオーバーグロースが発生する。こ
れを防止するためには、窒素雰囲気での熱処理を行うこ
とにより、チタンと窒素を反応させて窒化チタンを形成
させる。この窒化チタンの反応温度はシリサイド反応温
度よりも低いため、酸化膜上のチタンは窒化チタンの成
膜に消費され、シリコンと反応しなくなり、前記したチ
タンシリサイド層が形成されない。これにより、シリコ
ン領域にのみ自己整合的にチタンシリサイド層を形成す
ることが可能となる。
おいて前記チタンシリサイド層１０９の形成を窒素雰囲
気で行うのは次の理由による。チタンとシリコンのシリ
サイド反応においては、拡散種はシリコンである。ここ
で、シリコンは拡散によって素子分離絶縁膜１０２等の
酸化膜上にも拡散され、この酸化膜上にまで拡散された
シリコンがチタンと反応すると、酸化膜の上にもチタン
シリサイド層が形成されてしまい、酸化膜による絶縁が
不良となり、いわゆるオーバーグロースが発生する。こ
れを防止するためには、窒素雰囲気での熱処理を行うこ
とにより、チタンと窒素を反応させて窒化チタンを形成
させる。この窒化チタンの反応温度はシリサイド反応温
度よりも低いため、酸化膜上のチタンは窒化チタンの成
膜に消費され、シリコンと反応しなくなり、前記したチ
タンシリサイド層が形成されない。これにより、シリコ
ン領域にのみ自己整合的にチタンシリサイド層を形成す
ることが可能となる。
【０００８】しかしながら、このような従来の製造方法
では、自己整合的にチタンシリサイド層を形成するには
有効であるが、半導体装置の微細化に伴いチタンシリサ
イド層の薄膜化を図った場合に、チタンシリサイド層が
好適に製造できないことがあるという問題が生じる。す
なわち、半導体装置の微細化に伴い、チタンシリサイド
層を形成するためのチタン膜も薄膜化が要求される。こ
こで、チタン膜を薄膜化すると、チタンにおける窒化反
応とシリサイド反応とが競合し易くなる。特に、シリコ
ンに砒素不純物が存在される場合には、シリサイド反応
速度が低下され、相対的に窒化反応が増加され、その結
果としてシリサイド層の厚さが極端に減少される。ま
た、場合によってはチタンが全て窒化反応に消費され、
シリサイド層が形成されない場合も生じてしまう。
では、自己整合的にチタンシリサイド層を形成するには
有効であるが、半導体装置の微細化に伴いチタンシリサ
イド層の薄膜化を図った場合に、チタンシリサイド層が
好適に製造できないことがあるという問題が生じる。す
なわち、半導体装置の微細化に伴い、チタンシリサイド
層を形成するためのチタン膜も薄膜化が要求される。こ
こで、チタン膜を薄膜化すると、チタンにおける窒化反
応とシリサイド反応とが競合し易くなる。特に、シリコ
ンに砒素不純物が存在される場合には、シリサイド反応
速度が低下され、相対的に窒化反応が増加され、その結
果としてシリサイド層の厚さが極端に減少される。ま
た、場合によってはチタンが全て窒化反応に消費され、
シリサイド層が形成されない場合も生じてしまう。
【０００９】例えば、７００℃でチタン中に窒素が拡散
できる深さである３０〜５０ｎｍ以上にチタン膜厚が厚
ければ、チタン膜のシリサイド反応は競合することなく
それぞれが独立に形成される。しかしながら、窒素が拡
散できる深さである３０〜５０ｎｍ以下にチタン膜厚が
薄膜化すると、チタンシリサイド反応と窒化チタン反応
の反応速度の影響が膜厚に影響する。さらに、シリコン
中に不純物が含有しているとシリサイド反応が抑制さ
れ、特に砒素がシリコン中に含有されている場合には、
シリサイド反応速度が低下され、前記した膜厚以下にチ
タン膜厚が薄膜化されると、相対的にシリサイド反応よ
りも窒化チタン形成の反応速度が増加し、その結果とし
てシリサイド膜厚が極端に減少されてしまう。
できる深さである３０〜５０ｎｍ以上にチタン膜厚が厚
ければ、チタン膜のシリサイド反応は競合することなく
それぞれが独立に形成される。しかしながら、窒素が拡
散できる深さである３０〜５０ｎｍ以下にチタン膜厚が
薄膜化すると、チタンシリサイド反応と窒化チタン反応
の反応速度の影響が膜厚に影響する。さらに、シリコン
中に不純物が含有しているとシリサイド反応が抑制さ
れ、特に砒素がシリコン中に含有されている場合には、
シリサイド反応速度が低下され、前記した膜厚以下にチ
タン膜厚が薄膜化されると、相対的にシリサイド反応よ
りも窒化チタン形成の反応速度が増加し、その結果とし
てシリサイド膜厚が極端に減少されてしまう。
【００１０】また、後者の従来技術では、窒化チタン膜
を積層しているために、次のような問題が生じている。
すなわち絶縁膜で囲まれた領域でのシリサイド反応はシ
リサイド層の形成に伴い、シリサイド層自身がシリコン
中に沈み込む現象が起きる。これは、シリサイド反応に
起因したシリコン拡散による。さらに、このシリサイド
層の沈み込みが起こる場合、シリサイドの変形に伴いチ
タン膜や窒化チタン膜の塑性変形も生じる。この時点
で、細い線幅を有するシリコンでは、絶縁膜に支持され
るスパン長が減少するため、チタン膜および窒化チタン
膜の高融点金属膜の塑性変形に必要な力が増加する。こ
の細線でのシリサイド形成における高融点金属膜の構造
的強度の増加に起因して、高融点金属膜の変形が抑制さ
れることにより、シリサイド反応速度が低下する。この
細線でのシリサイド反応速度の低下により、競合反応で
ある窒化チタンの形成反応が優勢となり、シリサイドは
形成されず窒化チタンのみが形成されることになる。
を積層しているために、次のような問題が生じている。
すなわち絶縁膜で囲まれた領域でのシリサイド反応はシ
リサイド層の形成に伴い、シリサイド層自身がシリコン
中に沈み込む現象が起きる。これは、シリサイド反応に
起因したシリコン拡散による。さらに、このシリサイド
層の沈み込みが起こる場合、シリサイドの変形に伴いチ
タン膜や窒化チタン膜の塑性変形も生じる。この時点
で、細い線幅を有するシリコンでは、絶縁膜に支持され
るスパン長が減少するため、チタン膜および窒化チタン
膜の高融点金属膜の塑性変形に必要な力が増加する。こ
の細線でのシリサイド形成における高融点金属膜の構造
的強度の増加に起因して、高融点金属膜の変形が抑制さ
れることにより、シリサイド反応速度が低下する。この
細線でのシリサイド反応速度の低下により、競合反応で
ある窒化チタンの形成反応が優勢となり、シリサイドは
形成されず窒化チタンのみが形成されることになる。
【００１１】さらに、窒化チタンはエッチングされ難い
物質であり、特に前記した従来方法のように窒化チタン
膜の形成後に熱処理を行う工程を含む方法では、この熱
処理によって窒化チタンが焼結されるため、その膜強度
は特に高くなり、かつ均一性の高い窒化チタン膜とな
る。その結果としてアンモニアの混合液ではチタンは除
去できるものの、窒化チタン膜をエッチング除去するこ
とが困難となる。そのため、窒化チタン膜に対してオー
バエッチングを行ったり、ドライエッチングを行う等の
工程が付加されているが、いずれのエッチングもチタン
シリサイドと窒化チタンとのエッチング選択比が低いこ
とから、薄膜のシリサイド層をエッチングしてしまうこ
とになり、層抵抗のばらつきが増加するとともに、シリ
サイド層の層厚が極端に薄くなり、層抵抗の低抵抗化を
図ることが難しいものとなる。
物質であり、特に前記した従来方法のように窒化チタン
膜の形成後に熱処理を行う工程を含む方法では、この熱
処理によって窒化チタンが焼結されるため、その膜強度
は特に高くなり、かつ均一性の高い窒化チタン膜とな
る。その結果としてアンモニアの混合液ではチタンは除
去できるものの、窒化チタン膜をエッチング除去するこ
とが困難となる。そのため、窒化チタン膜に対してオー
バエッチングを行ったり、ドライエッチングを行う等の
工程が付加されているが、いずれのエッチングもチタン
シリサイドと窒化チタンとのエッチング選択比が低いこ
とから、薄膜のシリサイド層をエッチングしてしまうこ
とになり、層抵抗のばらつきが増加するとともに、シリ
サイド層の層厚が極端に薄くなり、層抵抗の低抵抗化を
図ることが難しいものとなる。
【００１２】本発明の目的は、微細な素子に対する高融
点金属シリサイド層の形成を可能とし、かつ高温熱処理
による素子の特性劣化を防止することを可能とした半導
体装置の製造方法を提供することにある。
点金属シリサイド層の形成を可能とし、かつ高温熱処理
による素子の特性劣化を防止することを可能とした半導
体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の表面に高融点金属膜を被着
し、熱処理してシリコンと高融点金属膜との界面に高融
点金属シリサイド層を形成する半導体装置の製造方法に
おいて、前記高融点金属膜上にこれと同一の高融点金属
でかつ窒素を組成比で３０％から５０％より少なく含む
高融点金属膜を形成する工程を含み、前記熱処理を窒素
原子を含まない雰囲気で行うことを特徴とする。あるい
は、２０ｎｍの膜厚の高融点金属膜上にこれと同一の高
融点金属の窒化高融点金属膜を２０ｎｍ以下の膜厚に形
成する工程を含み、前記熱処理を窒素原子を含まない雰
囲気で行うことを特徴とする。ここで、高融点金属膜は
チタン膜であり、窒化高融点金属膜は窒化チタン膜であ
ることが好ましい。また、窒素原子を含まない雰囲気
は、アルゴン等の不活性ガスの雰囲気或いは真空雰囲気
である。
造方法は、シリコン基板の表面に高融点金属膜を被着
し、熱処理してシリコンと高融点金属膜との界面に高融
点金属シリサイド層を形成する半導体装置の製造方法に
おいて、前記高融点金属膜上にこれと同一の高融点金属
でかつ窒素を組成比で３０％から５０％より少なく含む
高融点金属膜を形成する工程を含み、前記熱処理を窒素
原子を含まない雰囲気で行うことを特徴とする。あるい
は、２０ｎｍの膜厚の高融点金属膜上にこれと同一の高
融点金属の窒化高融点金属膜を２０ｎｍ以下の膜厚に形
成する工程を含み、前記熱処理を窒素原子を含まない雰
囲気で行うことを特徴とする。ここで、高融点金属膜は
チタン膜であり、窒化高融点金属膜は窒化チタン膜であ
ることが好ましい。また、窒素原子を含まない雰囲気
は、アルゴン等の不活性ガスの雰囲気或いは真空雰囲気
である。
【００１４】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１及び図２は本発明の第１の
実施形態を工程順に示す断面図である。先ず、図１
（ａ）のように、Ｐ導電型あるいはＰウェルが形成され
たシリコン基板１０１の所定の領域にＬＯＣＯＳ法によ
り素子分離絶縁膜１０２が形成される。また、シリコン
基板１０１の素子領域には図外のチャネルストッパ用の
不純物がイオン注入され、その上で熱酸化法により膜厚
８ｎｍ程度のゲート絶縁膜１０３が形成される。
面を参照して説明する。図１及び図２は本発明の第１の
実施形態を工程順に示す断面図である。先ず、図１
（ａ）のように、Ｐ導電型あるいはＰウェルが形成され
たシリコン基板１０１の所定の領域にＬＯＣＯＳ法によ
り素子分離絶縁膜１０２が形成される。また、シリコン
基板１０１の素子領域には図外のチャネルストッパ用の
不純物がイオン注入され、その上で熱酸化法により膜厚
８ｎｍ程度のゲート絶縁膜１０３が形成される。
【００１５】次いで、ＣＶＤ法により全面に膜厚１００
ｎｍ程度のポリシリコン膜が形成され、リン等の不純物
がドープされて低抵抗化される。その後、フォトリソグ
ラフィ技術によりパターン形成し、ゲート電極１０４が
形成される。しかる上で、ＣＶＤ法により全面に膜厚１
００ｎｍ程度のシリコン酸化膜が堆積され、かつ異方性
エッチングによりこのシリコン酸化膜をエッチングする
ことで、ゲート電極１０４の側面にスペーサ１０５が形
成される。そして、シリコン基板１０１に対して砒素や
ボロン等の不純物がイオン注入され、９００温度程度の
熱処理によりソース・ドレイン領域としての拡散層１０
６が形成される。ここで、砒素イオンのドーズ量は１×
１０15イオン／ｃｍ2 程度に設定される。
ｎｍ程度のポリシリコン膜が形成され、リン等の不純物
がドープされて低抵抗化される。その後、フォトリソグ
ラフィ技術によりパターン形成し、ゲート電極１０４が
形成される。しかる上で、ＣＶＤ法により全面に膜厚１
００ｎｍ程度のシリコン酸化膜が堆積され、かつ異方性
エッチングによりこのシリコン酸化膜をエッチングする
ことで、ゲート電極１０４の側面にスペーサ１０５が形
成される。そして、シリコン基板１０１に対して砒素や
ボロン等の不純物がイオン注入され、９００温度程度の
熱処理によりソース・ドレイン領域としての拡散層１０
６が形成される。ここで、砒素イオンのドーズ量は１×
１０15イオン／ｃｍ2 程度に設定される。
【００１６】次いで、図１（ｂ）のように、スパッタ法
により全面に２０ｎｍ程度の薄い膜厚のチタン膜１０７
が形成され、続いて窒素含有チタン膜１０８が５０ｎｍ
程度の膜厚に形成される。そして、アルゴン雰囲気中で
ランプアニール装置等を用いて７００℃で３０秒の熱処
理が行われる。これにより、チタン膜１０７はゲート電
極１０４や拡散層１０６等のシリコンに接触されている
領域でシリサイド化反応が行われ、図１（ｃ）のよう
に、その界面に２０ｎｍの膜厚のＣ４９構造のチタンシ
リサイド層１０９が形成される。
により全面に２０ｎｍ程度の薄い膜厚のチタン膜１０７
が形成され、続いて窒素含有チタン膜１０８が５０ｎｍ
程度の膜厚に形成される。そして、アルゴン雰囲気中で
ランプアニール装置等を用いて７００℃で３０秒の熱処
理が行われる。これにより、チタン膜１０７はゲート電
極１０４や拡散層１０６等のシリコンに接触されている
領域でシリサイド化反応が行われ、図１（ｃ）のよう
に、その界面に２０ｎｍの膜厚のＣ４９構造のチタンシ
リサイド層１０９が形成される。
【００１７】このとき、素子分離絶縁膜を構成する酸化
膜１０２上においては、チタン膜１０７の上に窒素含有
チタン膜１０８が存在しているため、熱処理時に窒素含
有チタン膜１０８からの窒素がチタン膜１０７に拡散さ
れてチタン膜１０７の上面側に窒素含有チタン膜１１０
が形成されるため、チタン膜１０７におけるチタンの窒
化反応が進められ、拡散されてきたシリコンとチタンと
が酸化膜１０２上で反応することによるオーバーグロー
スが抑制される。
膜１０２上においては、チタン膜１０７の上に窒素含有
チタン膜１０８が存在しているため、熱処理時に窒素含
有チタン膜１０８からの窒素がチタン膜１０７に拡散さ
れてチタン膜１０７の上面側に窒素含有チタン膜１１０
が形成されるため、チタン膜１０７におけるチタンの窒
化反応が進められ、拡散されてきたシリコンとチタンと
が酸化膜１０２上で反応することによるオーバーグロー
スが抑制される。
【００１８】図３に酸化膜上でのアルゴン熱処理と、窒
素雰囲気での熱処理後における窒素含有チタン膜１１０
とチタン膜１０７の窒素原子の深さ分布を示す。アルゴ
ン雰囲気での熱処理では、窒素が雰囲気から供給されな
いためチタン膜１０７へ窒素が拡散する一方で、窒化含
有チタン膜１０８中の窒素濃度は低減される。さらに、
アルゴン雰囲気の熱処理はチタン膜１０７中への窒素の
拡散深さも窒素雰囲気の熱処理に比較して浅くなる。こ
のようにチタン膜１０７中における窒素の拡散が抑制さ
れることで、チタン膜１０７がシリコンに接触されてい
る下面側の領域におけるチタンの窒化反応が抑制され
る。したがって、素子の微細化に伴ってチタン膜１０７
の膜厚が低下された場合でも、シリコンとの接触領域で
は必要な量のチタンによるシリサイド反応が確保され、
好適な薄さのシリサイド層が形成される。
素雰囲気での熱処理後における窒素含有チタン膜１１０
とチタン膜１０７の窒素原子の深さ分布を示す。アルゴ
ン雰囲気での熱処理では、窒素が雰囲気から供給されな
いためチタン膜１０７へ窒素が拡散する一方で、窒化含
有チタン膜１０８中の窒素濃度は低減される。さらに、
アルゴン雰囲気の熱処理はチタン膜１０７中への窒素の
拡散深さも窒素雰囲気の熱処理に比較して浅くなる。こ
のようにチタン膜１０７中における窒素の拡散が抑制さ
れることで、チタン膜１０７がシリコンに接触されてい
る下面側の領域におけるチタンの窒化反応が抑制され
る。したがって、素子の微細化に伴ってチタン膜１０７
の膜厚が低下された場合でも、シリコンとの接触領域で
は必要な量のチタンによるシリサイド反応が確保され、
好適な薄さのシリサイド層が形成される。
【００１９】図４に層抵抗の窒素含有チタン膜の組成比
依存性を調べた。この結果より、窒素の組成比を５０％
以下にすると層抵抗が１０Ω以下に安定化する。この原
因は、シリサイド反応がチタンの窒化反応により優勢に
なったことに加えて、窒化チタン膜の膜強度が１桁程度
弱くなることに起因していると考えられる。一方、窒素
含有量の下限はシリサイドのオーバーグロースにより制
限される。オーバーグロースをゲートと拡散層間に流れ
るリーク電流により調べた結果をを示す、ゲートと拡散
層間リード電流の良品率窒素含有チタン膜る組成比依存
性を図５に示す。窒素の組成比を３０％以下にすると、
シリサイドが自己整合的に形成できなくなり、ゲートと
拡散層間リーク電流が増加し良品率が低下される。した
がって、窒素の組成比を３０％から５０％までの場合が
もっとも層抵抗が低抵抗化できて、ゲートと拡散層間リ
ーク電流が発生しない自己整合なシリサイドを形成でき
る条件であることが判る。
依存性を調べた。この結果より、窒素の組成比を５０％
以下にすると層抵抗が１０Ω以下に安定化する。この原
因は、シリサイド反応がチタンの窒化反応により優勢に
なったことに加えて、窒化チタン膜の膜強度が１桁程度
弱くなることに起因していると考えられる。一方、窒素
含有量の下限はシリサイドのオーバーグロースにより制
限される。オーバーグロースをゲートと拡散層間に流れ
るリーク電流により調べた結果をを示す、ゲートと拡散
層間リード電流の良品率窒素含有チタン膜る組成比依存
性を図５に示す。窒素の組成比を３０％以下にすると、
シリサイドが自己整合的に形成できなくなり、ゲートと
拡散層間リーク電流が増加し良品率が低下される。した
がって、窒素の組成比を３０％から５０％までの場合が
もっとも層抵抗が低抵抗化できて、ゲートと拡散層間リ
ーク電流が発生しない自己整合なシリサイドを形成でき
る条件であることが判る。
【００２０】しかる後、図２（ａ）のように、アンモニ
ア水溶液と過酸化水素水の混合した化学薬液で窒素含有
チタン膜１０８及び窒素含有チタン膜１１０をエッチン
グ除去する。これにより、前記チタンシリサイド層１０
９のみがゲート電極１０４や拡散層１０６等のシリコン
の表面に残される。ここで、窒素含有チタン膜１０８の
エッチングレートの、窒素含有チタン膜のスパッタ工程
における窒素とアルゴンの流量比依存性を図６に示す。
窒素含有チタン膜１０８のエッチングレートは、窒素と
アルゴン流量比を１対１程度にすると、エッチングレー
トは０．６ｎｍ／ｍｉｎから８ｎｍ／ｍｉｎ以上に増加
できる。したがって、シリサイドのエッチングレートが
２ｎｍ／ｍｉｎであることから、窒化チタンとシリサイ
ドの選択比が１以下であった状態から、窒素含有チタン
膜を用いることによりシリサイドとの選択比が改善でき
る。これにより、薄膜シリサイドの膜厚の均一性が向上
される。
ア水溶液と過酸化水素水の混合した化学薬液で窒素含有
チタン膜１０８及び窒素含有チタン膜１１０をエッチン
グ除去する。これにより、前記チタンシリサイド層１０
９のみがゲート電極１０４や拡散層１０６等のシリコン
の表面に残される。ここで、窒素含有チタン膜１０８の
エッチングレートの、窒素含有チタン膜のスパッタ工程
における窒素とアルゴンの流量比依存性を図６に示す。
窒素含有チタン膜１０８のエッチングレートは、窒素と
アルゴン流量比を１対１程度にすると、エッチングレー
トは０．６ｎｍ／ｍｉｎから８ｎｍ／ｍｉｎ以上に増加
できる。したがって、シリサイドのエッチングレートが
２ｎｍ／ｍｉｎであることから、窒化チタンとシリサイ
ドの選択比が１以下であった状態から、窒素含有チタン
膜を用いることによりシリサイドとの選択比が改善でき
る。これにより、薄膜シリサイドの膜厚の均一性が向上
される。
【００２１】その後、アルゴン雰囲気中で８００℃程度
の第２の熱処理を１０秒間行うと、図２（ｂ）のよう
に、前記したＣ４９構造のチタンシリサイド層１０９は
Ｃ５４構造のチタンシリサイド層１１１に変えられる。
このように、この第１の実施形態では、チタン膜の上に
窒素含有チタン膜が形成され、その上で窒素を含まない
雰囲気において熱処理してシリサイド層を形成している
ため、オーバーグロースが抑制されると共に、素子の微
細化に伴ってチタン膜の膜厚を低減させた場合でも、チ
タン膜がシリコンに接触されている下面側の領域におけ
るチタンの窒化反応が抑制され、好適な薄さのシリサイ
ド層が形成され、しかもその膜厚の均一性が向上され
る。
の第２の熱処理を１０秒間行うと、図２（ｂ）のよう
に、前記したＣ４９構造のチタンシリサイド層１０９は
Ｃ５４構造のチタンシリサイド層１１１に変えられる。
このように、この第１の実施形態では、チタン膜の上に
窒素含有チタン膜が形成され、その上で窒素を含まない
雰囲気において熱処理してシリサイド層を形成している
ため、オーバーグロースが抑制されると共に、素子の微
細化に伴ってチタン膜の膜厚を低減させた場合でも、チ
タン膜がシリコンに接触されている下面側の領域におけ
るチタンの窒化反応が抑制され、好適な薄さのシリサイ
ド層が形成され、しかもその膜厚の均一性が向上され
る。
【００２２】図７及び図８は本発明の第２の実施形態を
製造工程順に示す断面図である。この実施形態では、窒
素とチタンの組成比が１対１の窒化チタン（ＴｉＮ）の
膜厚を減少させることにより、窒化チタンの膜強度を低
下させている。先ず、図７（ａ）のように、Ｐ導電型あ
るいはＰウェルが形成されたシリコン基板１０１の所定
の領域にＬＯＣＯＳ法により３００ｎｍの膜厚の素子分
離絶縁膜１０２が形成される。また、シリコン基板１０
１の素子領域にはチャネルストッパ用の不純物がイオン
注入され、その上で熱酸化法により膜厚８ｎｍ程度のゲ
ート絶縁膜１０３が形成される。
製造工程順に示す断面図である。この実施形態では、窒
素とチタンの組成比が１対１の窒化チタン（ＴｉＮ）の
膜厚を減少させることにより、窒化チタンの膜強度を低
下させている。先ず、図７（ａ）のように、Ｐ導電型あ
るいはＰウェルが形成されたシリコン基板１０１の所定
の領域にＬＯＣＯＳ法により３００ｎｍの膜厚の素子分
離絶縁膜１０２が形成される。また、シリコン基板１０
１の素子領域にはチャネルストッパ用の不純物がイオン
注入され、その上で熱酸化法により膜厚８ｎｍ程度のゲ
ート絶縁膜１０３が形成される。
【００２３】次いで、ＣＶＤ法により全面に膜厚１００
ｎｍ程度のポリシリコン膜が形成され、リン等の不純物
がドープされて低抵抗化される。その後、フォトリソグ
ラフィ技術によりパターン形成し、ゲート電極１０４が
形成される。しかる上で、ＣＶＤ法により膜厚１００ｎ
ｍ程度の全面にシリコン酸化膜が堆積され、かつ異方性
エッチングによりこのシリコン酸化膜をエッチングする
ことで、ゲート電極１０４の側面にスペーサ１０５が形
成される。そして、シリコン基板１０１に対して砒素や
ボロン等の不純物がイオン注入され、９００温度程度の
熱処理によりソース・ドレイン領域としての拡散層１０
６が形成される。
ｎｍ程度のポリシリコン膜が形成され、リン等の不純物
がドープされて低抵抗化される。その後、フォトリソグ
ラフィ技術によりパターン形成し、ゲート電極１０４が
形成される。しかる上で、ＣＶＤ法により膜厚１００ｎ
ｍ程度の全面にシリコン酸化膜が堆積され、かつ異方性
エッチングによりこのシリコン酸化膜をエッチングする
ことで、ゲート電極１０４の側面にスペーサ１０５が形
成される。そして、シリコン基板１０１に対して砒素や
ボロン等の不純物がイオン注入され、９００温度程度の
熱処理によりソース・ドレイン領域としての拡散層１０
６が形成される。
【００２４】次いで、図７（ｂ）のように、スパッタ法
により全面に２０ｎｍ程度の薄い膜厚のチタン膜１０７
が形成される。続いて、図７（ｃ）のように、窒化チタ
ン膜１０８Ａを１５ｎｍの薄い膜厚に形成する。続い
て、図８（ａ）のように、アルゴンガス雰囲気で７００
℃で３０秒の熱処理が行われる。これにより、前記チタ
ン膜１０７の下面においてゲート電極１０４や拡散層１
０６等のシリコンに接触されている領域でシリサイド化
反応が行われ、その界面にＣ４９構造のチタンシリサイ
ド層１０９が形成される。このとき、素子分離絶縁膜１
０２等の酸化膜上においては、チタン膜１０７が窒素含
有チタン膜１１０として形成されるため、窒素含有チタ
ン膜１１０におけるチタンの窒化反応が進められ、拡散
されてきたシリコンとチタンとが酸化膜１０２上で反応
することによるオーバーグロースが抑制される。
により全面に２０ｎｍ程度の薄い膜厚のチタン膜１０７
が形成される。続いて、図７（ｃ）のように、窒化チタ
ン膜１０８Ａを１５ｎｍの薄い膜厚に形成する。続い
て、図８（ａ）のように、アルゴンガス雰囲気で７００
℃で３０秒の熱処理が行われる。これにより、前記チタ
ン膜１０７の下面においてゲート電極１０４や拡散層１
０６等のシリコンに接触されている領域でシリサイド化
反応が行われ、その界面にＣ４９構造のチタンシリサイ
ド層１０９が形成される。このとき、素子分離絶縁膜１
０２等の酸化膜上においては、チタン膜１０７が窒素含
有チタン膜１１０として形成されるため、窒素含有チタ
ン膜１１０におけるチタンの窒化反応が進められ、拡散
されてきたシリコンとチタンとが酸化膜１０２上で反応
することによるオーバーグロースが抑制される。
【００２５】図９にシリサイド層抵抗の窒化チタン膜厚
依存性を示す。窒化チタン膜１０８Ａの膜厚を２０ｎｍ
以下にすることにより、線幅が０．２μｍまでシリサイ
ドの層抵抗が１０ｏｈｍ／ｓｑに低減できる。この理由
は、０．２μｍ線幅での窒化チタンの膜強度よりシリサ
イドの反応が優位であることからシリサイド形成ができ
るためである。したがって、線幅が細くなるに従い、窒
化チタン１０８Ａの膜厚も減少させる必要がある。しか
る後、図８（ｂ）のように、アンモニア水溶液と過酸化
水素水の混合した化学薬液で窒化チタン膜１０８Ａをエ
ッチング除去する。これにより、前記チタンシリサイド
層１０９のみがシリコンの表面に残される。さらに、ア
ルゴン雰囲気中で８００℃程度の第２の熱処理を１０秒
間行うと、前記したＣ４９構造のチタンシリサイド層１
０９はＣ５４構造のチタンシリサイド層１１１に変えら
れる。
依存性を示す。窒化チタン膜１０８Ａの膜厚を２０ｎｍ
以下にすることにより、線幅が０．２μｍまでシリサイ
ドの層抵抗が１０ｏｈｍ／ｓｑに低減できる。この理由
は、０．２μｍ線幅での窒化チタンの膜強度よりシリサ
イドの反応が優位であることからシリサイド形成ができ
るためである。したがって、線幅が細くなるに従い、窒
化チタン１０８Ａの膜厚も減少させる必要がある。しか
る後、図８（ｂ）のように、アンモニア水溶液と過酸化
水素水の混合した化学薬液で窒化チタン膜１０８Ａをエ
ッチング除去する。これにより、前記チタンシリサイド
層１０９のみがシリコンの表面に残される。さらに、ア
ルゴン雰囲気中で８００℃程度の第２の熱処理を１０秒
間行うと、前記したＣ４９構造のチタンシリサイド層１
０９はＣ５４構造のチタンシリサイド層１１１に変えら
れる。
【００２６】この第２の実施形態では、窒化チタン膜１
０８Ａの膜厚を薄くすることで、シリサイド反応速度が
改善される。また、窒化チタン膜のエッチング除去が容
易となり、薄膜のシリサイド層をエッチングすることが
なく、層抵抗の安定化が実現できる。
０８Ａの膜厚を薄くすることで、シリサイド反応速度が
改善される。また、窒化チタン膜のエッチング除去が容
易となり、薄膜のシリサイド層をエッチングすることが
なく、層抵抗の安定化が実現できる。
【００２７】ここで、前記各実施形態では、アルゴン雰
囲気においてシリサイド反応を行っているが、不活性ガ
スの雰囲気、例えばネオンやヘリウム等のガス雰囲気、
或いは真空雰囲気においても本発明を同様に適用するこ
とが可能である。また、高融点金属は、前記したチタン
以外にもタングステン、モリブデン等の他の金属を利用
することも可能である。
囲気においてシリサイド反応を行っているが、不活性ガ
スの雰囲気、例えばネオンやヘリウム等のガス雰囲気、
或いは真空雰囲気においても本発明を同様に適用するこ
とが可能である。また、高融点金属は、前記したチタン
以外にもタングステン、モリブデン等の他の金属を利用
することも可能である。
【００２８】
【発明の効果】以上説明したように本発明は、シリコン
基板上に形成した高融点金属膜上にこれと同一の高融点
金属でかつ窒素を組成比で３０％から５０％より少なく
含む高融点金属膜を形成し、その上で窒素原子を含まな
い雰囲気で熱処理して高融点シリサイド層を形成してい
るので、酸化膜上におけるオーバーグロースが抑制され
ると共に、素子の微細化に伴ってチタン膜の膜厚を低減
させた場合でも、チタン膜がシリコンに接触されている
下面側の領域におけるチタンの窒化反応が抑制され、好
適な薄さのシリサイド層が形成され、しかもその膜厚の
均一性が向上される。また、２０ｎｍの膜厚の高融点金
属膜の上にその窒化高融点金属膜を２０ｎｍ以下の膜厚
に形成し、窒素原子を含まない雰囲気で熱処理して高融
点シリサイド層を形成しているので、前記オーバーグロ
ースが抑制されると共に、シリサイド反応速度が改善さ
れ、さらに、窒化チタン膜のエッチング除去が容易とな
り、薄膜のシリサイド層をエッチングすることがなく、
層抵抗の安定化が実現できる。
基板上に形成した高融点金属膜上にこれと同一の高融点
金属でかつ窒素を組成比で３０％から５０％より少なく
含む高融点金属膜を形成し、その上で窒素原子を含まな
い雰囲気で熱処理して高融点シリサイド層を形成してい
るので、酸化膜上におけるオーバーグロースが抑制され
ると共に、素子の微細化に伴ってチタン膜の膜厚を低減
させた場合でも、チタン膜がシリコンに接触されている
下面側の領域におけるチタンの窒化反応が抑制され、好
適な薄さのシリサイド層が形成され、しかもその膜厚の
均一性が向上される。また、２０ｎｍの膜厚の高融点金
属膜の上にその窒化高融点金属膜を２０ｎｍ以下の膜厚
に形成し、窒素原子を含まない雰囲気で熱処理して高融
点シリサイド層を形成しているので、前記オーバーグロ
ースが抑制されると共に、シリサイド反応速度が改善さ
れ、さらに、窒化チタン膜のエッチング除去が容易とな
り、薄膜のシリサイド層をエッチングすることがなく、
層抵抗の安定化が実現できる。
【図１】本発明の第１の実施形態の製造方法を工程順に
示す断面図のその１である。
示す断面図のその１である。
【図２】本発明の第１の実施形態の製造方法を工程順に
示す断面図のその２である。
示す断面図のその２である。
【図３】アルゴン雰囲気と窒素雰囲気での熱処理後の窒
素原子の拡散深さを比較して示す図である。
素原子の拡散深さを比較して示す図である。
【図４】窒素含有チタンのスパッタにおける組成比依存
性を示す図である。
性を示す図である。
【図５】良品率の窒素組成比の依存性を示す図である。
【図６】窒素含有チタンのエッチングレートの窒素組成
比の依存性を示す図である。
比の依存性を示す図である。
【図７】本発明の第２の実施形態の製造方法を工程順に
示す断面図のその１である。
示す断面図のその１である。
【図８】本発明の第２の実施形態の製造方法を工程順に
示す断面図のその２である。
示す断面図のその２である。
【図９】シリサイド層抵抗の窒化チタン膜厚依存性を示
す図である。
す図である。
【図１０】従来の製造方法の一例を工程順に示す断面図
のその１である。
のその１である。
【図１１】従来の製造方法の一例を工程順に示す断面図
のその２である。
のその２である。
【図１２】従来の製造方法の他の例を工程順に示す断面
図のその１である。
図のその１である。
【図１３】従来の製造方法の他の例を工程順に示す断面
図のその２である。
図のその２である。
１０１ シリコン基板 １０２ 素子分離絶縁膜 １０３ ゲート酸化膜 １０４ ゲート電極 １０５ ストッパ １０６ 拡散層 １０７ チタン膜 １０８，１０８Ａ〜１０８Ｃ 窒化チタン膜 １０９ Ｃ４９構造シリサイド層 １１０ 窒素含有チタン膜 １１１ Ｃ５４構造シリサイド層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/78
Claims (6)
- 【請求項１】 シリコン基板の表面に高融点金属膜を被
着し、熱処理してシリコンと高融点金属膜との界面に高
融点金属シリサイド層を形成する半導体装置の製造方法
において、前記高融点金属膜上にこれと同一の高融点金
属でかつ窒素を組成比で３０％から５０％より少なく含
む高融点金属膜を形成する工程を含み、前記熱処理を窒
素原子を含まない雰囲気で行うことを特徴とする半導体
装置の製造方法。 - 【請求項２】 シリコン基板に素子分離用の酸化膜とゲ
ート酸化膜を形成し、ゲート酸化膜上にゲート電極を形
成する工程と、前記ゲート電極の側面に絶縁膜からなる
ストッパを形成する工程と、前記シリコン基板に不純物
を導入してソース・ドレインの拡散層を形成する工程
と、全面に第１の高融点金属膜を被着する工程と、その
上に第１の高融点金属と同一でかつ窒素を組成比で３０
％から５０％より少なく含む第２の高融点金属膜を被着
する工程と、窒素原子を含まない雰囲気で熱処理を行っ
て前記第１の高融点金属膜とゲート電極及び拡散層との
接触界面に高融点金属シリサイド層を形成する工程と、
前記第１および第２の高融点金属膜を除去する工程と、
熱処理して前記高融点金属シリサイド層を相転移させる
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 シリコン基板の表面に２０ｎｍの膜厚の
高融点金属膜を被着し、熱処理してシリコンと高融点金
属膜との界面に高融点金属シリサイド層を形成する半導
体装置の製造方法において、前記高融点金属膜上にこれ
と同一の高融点金属の窒化高融点金属膜を２０ｎｍ以下
の膜厚に形成する工程を含み、前記熱処理を窒素原子を
含まない雰囲気で行うことを特徴とする半導体装置の製
造方法。 - 【請求項４】 シリコン基板に素子分離用の酸化膜とゲ
ート酸化膜を形成し、ゲート酸化膜上にゲート電極を形
成する工程と、前記ゲート電極の側面に絶縁膜からなる
ストッパを形成する工程と、前記シリコン基板に不純物
を導入してソース・ドレインの拡散層を形成する工程
と、全面に２０ｎｍの膜厚の高融点金属膜を被着する工
程と、この高融点金属膜上に同一の高融点金属の窒化高
融点金属膜を２０ｎｍ以下の膜厚に形成する工程と、窒
素を含まない雰囲気で熱処理を行って前記高融点金属膜
とゲート電極及び拡散層との接触界面に高融点金属シリ
サイド層を形成する工程と、前記高融点金属膜および窒
化高融点金属膜を除去する工程と、熱処理して前記高融
点金属シリサイド層を相転移させる工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項５】 前記高融点金属膜はチタン膜であり、前
記窒化高融点金属膜は窒化チタン膜である請求項３また
は４に記載の半導体装置の製造方法。 - 【請求項６】 窒素原子を含まない雰囲気は、アルゴン
等の不活性ガスの雰囲気或いは真空雰囲気である請求項
１ないし５のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8263906A JP2850883B2 (ja) | 1995-10-28 | 1996-10-04 | 半導体装置の製造方法 |
| TW085113222A TW329541B (en) | 1996-10-04 | 1996-10-28 | Refractory metal silicide layer forming method |
| KR1019960051613A KR100217453B1 (ko) | 1995-10-28 | 1996-10-28 | 내화금속 실리사이드층을 형성하기 위한 방법 |
| US09/593,384 US6277735B1 (en) | 1995-10-28 | 2000-06-14 | Method for forming a refractory metal silicide layer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-303928 | 1995-10-28 | ||
| JP30392895 | 1995-10-28 | ||
| JP8263906A JP2850883B2 (ja) | 1995-10-28 | 1996-10-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186104A JPH09186104A (ja) | 1997-07-15 |
| JP2850883B2 true JP2850883B2 (ja) | 1999-01-27 |
Family
ID=26546255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8263906A Expired - Fee Related JP2850883B2 (ja) | 1995-10-28 | 1996-10-04 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2850883B2 (ja) |
| KR (1) | KR100217453B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3221480B2 (ja) | 1997-08-22 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3248570B2 (ja) * | 1997-10-09 | 2002-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100555541B1 (ko) | 2003-12-23 | 2006-03-03 | 삼성전자주식회사 | 코발트 실리사이드막 형성방법 및 그 형성방법을 이용한반도체 장치의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3234002B2 (ja) * | 1992-09-25 | 2001-12-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07273066A (ja) * | 1994-03-29 | 1995-10-20 | Toshiba Corp | 半導体装置の製造方法 |
| JPH08250716A (ja) * | 1995-03-07 | 1996-09-27 | Toshiba Corp | 半導体装置の製造方法および半導体装置の製造装置 |
-
1996
- 1996-10-04 JP JP8263906A patent/JP2850883B2/ja not_active Expired - Fee Related
- 1996-10-28 KR KR1019960051613A patent/KR100217453B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186104A (ja) | 1997-07-15 |
| KR100217453B1 (ko) | 1999-09-01 |
| KR970023745A (ko) | 1997-05-30 |
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