KR100310494B1 - 상전이를사용한반도체장치제조방법 - Google Patents
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Abstract
반도체 장치 제조에서, 제 1 상 구조를 갖는 내열성 금속 실리사이드 층이 형성된다. 이 경우에, 제 1 상 구조를 갖는 내열성 금속 실리사이드 층은 반도체 기판이 가열되는 상태에서, 내열성 금속의 증착 작업을 수행하는 동안 형성될 수도 있다. 대신에, 내열성 금속막이 진공 상태에서 먼저 증착되고, 그후 내열성 금속막을 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층으로 변화시키기 위해 반도체 기판이 진공 상태에서 가열될 수도 있다. 제 1 상 구조를 갖는 내열성 금속 실리사이드 층이 형성된후, 열 처리가 수행되어 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화시킨다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 절연 게이트형 전계 효과 트랜지스터 (MOS 트랜지스터) 의 소오스 또는 드레인 확산층의 표면상에 또는 게이트 전극의 표면상에 실리사이드 층을 형성하는 방법에 관한 것이다.
미세한 패턴 크기 및 높은 밀도를 갖는 반도체 장치의 개발은 여전히 다이나믹하게 수행된다. 현재, 메모리 장치 및 로직 디바이스와 같은 초고집적화 반도체 장치는 0.15 내지 0.25 ㎛ 의 설계 규칙에 기초하여 개발되어 왔다. 반도체 장치의 고집적화로, 게이트 전극 폭 및 확산층 폭을 감소하는 것과 각각의 반도체 장치의 구성 성분의 막 두께를 감소하는 것이 매우 중요하게 된다.
확산층이 얕은 접합을 갖도록 형성될 때, MOS 트랜지스터의 기생 저항이 증가하여 MOS 트랜지스터의 구동 능력을 감소시킨다. 또한, 게이트 전극의 막 두께의 감소 또는 배선 폭의 감소는 필연적으로 배선 저항을 증가시켜 회로 동작의 지연에 커다란 영향을 준다.
따라서, 미세한 패턴을 갖는 반도체 장치에서, 확산층의 표면상에 또는 게이트 전극의 표면상에 고융점 또는 내열성 금속 실리사이드를 형성하는 기술이 중요해진다. 특히, 실리사이드 층 형성 기술 또는 살리사이드 층 형성 기술에서, 코발트와 같은 고융점 금속이 미세한 패턴을 갖는 MOS 트랜지스터에 필수적으로 된다. 이 경우에, 실리사이드 층의 저항값을 일정하게 유지하는 것이 어렵기 때문에, 각종의 방법이 연구되고 제안된다. 예를 들어, 코발트 실리사이드 층을 형성하는 경우에, 실리콘과 코발트의 열 반응을 제어하는 것이 특히 어렵다.
코발트 실리사이드 층을 형성하는 종래 방법은 일본국 특개평 (JP-A-Heisei 2-45923 : 이하, 제 1 종래예라고 함) 에 개시되어 있다. 또는, 일본국 특개평 (JP-A-Heisei 7-86559 : 이하, 제 2 종래예라고 함) 에 설명된 방법이 알려져 있다.
도 1 을 참조하여 제 1 종래예를 설명한다. 도 1 은 코발트의 살리사이드 형성 공정을 나타낸다.
도 1 의 (a) 에서 나타낸 바와 같이, N 웰 (102) 을 공지된 방법에 의해 P형 실리콘 기판 (101) 에 형성한다. 다음으로, 필드 산화막 (103) 을 선택적인 산화 방법에 의해 P형 실리콘 기판 (101) 의 표면상에 형성한다. 실리콘 산화막 및 폴리실리콘막과 같은 게이트 산화막 (104) 을 필드 산화막 (103) 에 의해 둘러싸인 활성 영역에 차례로 형성한다. 불순물로서 인 이온은 공지된 기술에 의해 폴리실리콘막에 도핑된다. 따라서, 폴리실리콘막의 저항값은 감소된다.
다음으로, 상술한 폴리실리콘막은 공지된 포토리소그래피법 및 건식 에칭법에 의해 패터닝되어 게이트 전극 (105) 이 형성된다. 그 후, 저농도의 N형 불순물 확산층 (107) 및 저농도의 P형 불순물 확산층 (108) 이 포토리소그래피법 및 이온 주입법에 의해 형성된다. 다음으로, 실리콘 산화막 또는 실리콘 질화막으로 이루어진 측벽 스페이서 (106) 는 공지된 화학 기상 증착법 (CVD) 및 건식 에칭법을 사용하여 게이트 전극 (105) 의 측벽상에 형성된다.
다음으로, 도 1 의 (b) 에 나타낸 바와 같이, 고농도의 P형 불순물 확산층 및 고농도의 N형 불순물 확산층은 포토리소그래피법 및 이온 주입법에 의해 형성된다. 따라서, N형 소오스 및 드레인 확산층 (109) 과 P형 소오스 및 드레인 확산층 (110) 이 LDD (Lightly Doped Drain) 구조를 갖도록 형성된다. 다음으로, 게이트 전극으로서의 폴리실리콘막의 표면상에 그리고 실리콘 기판의 표면상에 자연 산화막 (도시하지 않음) 은 제거되고 코발트막 (111) 은 실리콘 기판을 가열하지 않고 스퍼터링된다. 그후, 실리콘 기판은 실리콘 기판의 표면을 대기에 노출시키지 않는 진공 장치내에서 CoSi2막 (112) 이 형성되는 온도로 가열된다. 이 경우에, 가열 온도는 500 ℃ 내지 800 ℃ 사이의 범위내에 있다.
다음으로, 도 1 의 (c) 에 나타낸 바와 같이, 습식 에칭이 황산 용액 및 과산화수소 용액의 혼합 용액에 의해 수행되어 필드 산화막 (103) 및 측벽 스페이서 (106) 상에 존재하는 코발트막 (111) 의 미반응 부분을 선택적으로 제거한다. 따라서, CoSi2막 (112) 은 절연막의 표면상에 즉, 필드 산화막 (103) 및 측벽 스페이서 (106) 의 표면상에, 어떠한 코발트 실리사이드 층도 형성하지 않고 MOS 트랜지스터의 게이트 전극 (105) 의 표면상에, N형 소오스 및 드레인 확산층 (109) 의 표면 및 P형 소오스 및 드레인 확산층 (110) 의 표면상에 선택적으로 형성된다.
다음으로, 도 2 를 참조하여 제 2 종래예를 설명한다. 도 2 는 코발트막과 같은 금속막을 사용하는 살리사이드 형성 공정을 나타낸다.
도 2 의 (a) 에 나타낸 바와 같이, 소자 분리 영역 (202) 은 실리콘 기판 (201) 의 표면상에 형성된다. 다음으로, 실리콘 산화막과 같은 게이트 산화막 (203) 및 폴리실리콘막은 소자 분리 영역 (202) 에 의해 둘러싸인 활성 영역에서 차례로 성장된다. 그후, 불순물로서 인 이온이 공지된 기술에 의해 폴리실리콘막에 도핑된다. 따라서, 폴리실리콘막의 저항값은 감소된다. 다음으로, 상술한 폴리실리콘막은 공지된 포토리소그래피법 및 건식 에칭법에 의해 패터닝되어 폴리실리콘 게이트 (204) 가 형성된다. 다음으로, 측벽 스페이서 (205) 는 공지된 방법에 의해 폴리실리콘 게이트 (204) 의 측벽상에 형성된다.
다음으로, 코발트막 (206) 및 티타늄막 (207) 이 스퍼터링법에 의해 전체표면상에 연속적으로 증착된다. 이 경우에, 각각의 금속막의 막 두께는 10 ㎚ 정도로 설정된다. 다음으로, 급속 열적 어닐링법 (rapid thermal annealing : RTA) 과 같은 열 처리가 질소 분위기로 약 700 ℃ 정도의 온도에서 수행된다. 따라서, 도 2 의 (b) 에 나타낸 바와 같이, 코발트 실리사이드막 (208) 은 실리콘 기판 (201) 의 표면 및 폴리실리콘 게이트 (204) 의 표면상에 형성된다. 이때, 소자 분리 영역 (202) 및 측벽 스페이서 (205) 의 실리콘 산화막상의 코발트막 (206) 은 실리사이드화 되지 않고 실리사이드화 되지 않은 상태로 남는다. 또한, 전체 티타늄막 (207) 은 상술한 열 처리를 통해 티타늄 질화막 (209) 으로 변화된다. 다음으로, 습식 에칭이 상술한 실리사이드화 되지 않은 코발트막 (206) 및 티타늄 질화막 (209) 에 대해서 선택적으로 수행된다. 따라서, 도 2 의 (c) 에 나타낸 바와 같이, 코발트 실리사이드막 (208) 이 실리콘 기판 (201) 상에 형성된 MOS 트랜지스터의 게이트, 소오스 및 드레인 영역에 선택적으로 형성된다.
그러나, 상술한 제 1 종래예에서, 코발트와 실리콘의 반응이 발생하여 필드 산화막 (103) 및 측벽 스페이서 (106) 와 같은 절연막상에, CoSi2막이 형성되는 온도에서 CoSix막을 형성한다. CoSix막이 이 방법으로 일단 형성되면, 습식 에칭법에 의해 CoSix막을 제거하기는 어렵다. 예를 들어, 염산 용액 및 과산화수소 용액의 혼합 용액을 사용하여 절연막상에 형성된 CoSix막이 에칭될 때,게이트 또는 확산층상에 형성된 CoSi2막도 에칭된다. 이 때문에, 소오스 및 드레인 확산층과 게이트 전극의 저항값, 특히 소오스 및 드레인 확산층과 게이트 전극의 시이트 저항값은 미세한 패턴을 갖는 MOS 트랜지스터의 형성시 증가한다.
따라서, 형성된 코발트 실리사이드 층의 막 두께 제어도 어렵다. 결과적으로, 반도체 장치가 형성되는 반도체 칩 또는 반도체 웨이퍼에서 MOS 트랜지스터의 게이트 전극과 소오스 및 드레인 확산층의 시이트 저항값의 편차를 감소시키는 것이 어렵다. 이 때문에, MOS 트랜지스터의 특성 편차가 증가한다.
또한, 상술한 제 2 종래예에서, 코발트막 (206) 및 티타늄막 (207) 을 스퍼터링법에 의해 증착한다. 열 처리의 조건에 의존하여, 코발트막 및 티타늄막의 열 반응을 통해 코발트 및 티타늄의 혼합 결정 실리사이드막을 형성하는 경우가 있다. 결과적으로, 실리사이드 공정의 수가 증가하고 제조 공정은 복잡해진다.
또한, 이 경우에, 코발트 실리사이드 층의 막 두께를 제어하는 것도 어렵다. 이 때문에, 상술한 바와 같이, 반도체 칩 또는 반도체 웨이퍼에서 MOS 트랜지스터의 특성 편차가 증가한다.
MOS 트랜지스터의 소형화와 고집적화로, 게이트 전극과 소오스 및 드레인 확산층의 최소 패턴 크기는 0.5 ㎛ 이하가 된다. 이 경우에, 게이트 전극 또는 확산층의 시이트 저항값은 게이트 전극 폭 또는 확산층 폭이 넓을 때의 CoSi2막의 시이트 저항값에 비하여 높아지게 된다. 즉, 완성된 실리사이드 층의 저항값은 패턴 크기 의존성을 갖는다. 결과적으로, MOS 트랜지스터 또는 반도체 장치의 설계가 어려워진다.
본 발명은 상술한 문제를 해결하고자 한다. 따라서, 본 발명의 목적은 미세한 패턴 구조를 갖는 반도체 장치에서 게이트 전극 또는 확산층의 저항값이 작아질 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 코발트와 같은 고융점 금속과 절연막의 열 반응이 억제될 수 있어서 CoSi2막이 게이트 전극 및/또는 확산층상에 선택적으로 형성될 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 실리사이드 층 폭이 0.1 ㎛ 정도로 좁아지더라도 고품질의 실리사이드 층이 형성될 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 실리사이드 형성 공정이 안정화되고 제조 비용이 감소될 수 있도록 실리사이드 층을 MOS 트랜지스터 제조 공정에서 단순한 공정으로 형성할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
도 1 은 제 1 종래예에서 실리사이드 층을 갖는 반도체 장치를 형성 공정 순으로 나타낸 단면도.
도 2 는 제 2 종래예에서 실리사이드 층을 갖는 반도체 장치를 형성 공정 순으로 나타낸 단면도.
도 3 은 본 발명의 제 1 실시예에 따라 실리사이드 층을 형성하는 방법에서 실리사이드 층을 갖는 반도체 장치를 형성 공정 순으로 나타낸 단면도.
도 4 는 본 발명의 제 2 실시예에 따라 실리사이드 층을 형성하는 방법에서 실리사이드 층을 갖는 반도체 장치를 형성 공정 순으로 나타낸 단면도.
도 5 는 실리사이드 층이 본 발명의 제 2 실시예에 따라 실리사이드 층을 형성하는 방법으로 형성될 때 시이트 저항의 편차 및 접합 누설 전류 와 스퍼터링 막 형성 속도의 관계를 나타낸 그래프.
도 6 은 본 발명의 제 3 실시예에 따라 실리사이드 층을 형성하는 방법에서 실리사이드 층을 갖는 MOS 트랜지스터를 형성 공정 순으로 나타낸 단면도.
도 7 은 상기 제 3 실시예의 효과를 나타낸 그래프.
※도면의 주요부분에 대한 부호의 설명※
1 : 실리콘 기판
2 : 소자 분리 절연막
3 : 확산층
4 : 배리어막
5 : 코발트막
6 : Co2Si 막
7 : CoSi 막
8 : CoSi2막
본 발명의 일 태양에 따르면, 반도체 장치 제조 방법에서, 제 1 상 구조를 갖는 내열성 금속 실리사이드 층이 형성되고, 그후 열 처리가 수행되어 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화시킨다.
제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성하기 위해, 반도체 기판이 가열되는 상태에서, 내열성 금속의 증착 작업을 수행하는 동안, 내열성 금속 실리사이드 층은 제 1 상 구조를 갖게 된다. 이 경우에, 내열성 금속의 증착 속도는 내열성 금속이 내열성 금속 실리사이드로 되는 상 전이 속도보다 작은 것이 바람직하다. 특히, 내열성 금속의 증착 속도는 0.05 ㎚/sec 내지 0.3 ㎚/sec 의 범위내에 있는 것이 바람직하다.
또한, 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성하기 위해, 내열성 금속막은 진공 상태에서 증착될 수도 있다. 그후, 반도체 기판은 진공 상태에서 가열되어 내열성 금속막을 제 1 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화시킨다.
더욱이, 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성하기 위해, 배리어막이 반도체 기판의 실리콘 함유 층상에 형성될 수도 있다. 배리어막은 내열성 금속의 원자가 배리어막을 통과하도록 허용하고 실리콘 함유 층내의 실리콘 원자가 배리어막을 통과하지 못하도록 작용한다. 그후, 반도체 기판은 가열되어 배리어막상에 증착된 내열성 금속의 원자 및 실리콘 함유 층내의 실리콘 원자로부터 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성한다. 이 경우에, 배리어막은 다공성 실리콘 산화막인 것이 바람직하다. 또한, 내열성 금속은 반도체 기판이 400 내지 500 ℃ 사이의 범위내의 온도로 가열되는 동안 배리어막상에 증착되는 것이 바람직하다.
상기 방법은 내열성 금속의 실리사이드화 되지 않은 부분을 제거하기 위해반도체 기판을 세정하는 단계를 더 포함할 수도 있다. 이 경우에, 반도체 기판은 내열성 금속의 실리사이드화 되지 않은 부분을 제거하기 위해 황산 용액 및 과산화수소 용액의 혼합 용액으로 세정된다.
이 방법에서, 열 처리가 수행되어 제 1 상 구조를 갖는 내열성 금속 실리사이드 층은 제 3 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되고, 그후, 제 3 상 구조를 갖는 내열성 금속 실리사이드 층은 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화될 수도 있다. 이 경우에, 내열성 금속은 코발트 및 니켈중 하나가 되는 것이 바람직하다. 또한, 제 1 상 구조를 갖는 내열성 금속 실리사이드 층은 Co2Si 막이고, 제 3 상 구조를 갖는 내열성 금속 실리사이드 층은 CoSi 막이며, 제 2 상 구조를 갖는 내열성 금속 실리사이드 층은 CoSi2막인 것이 바람직하다. 이 경우에, 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로서 CoSi2막이 에피택셜 성장된다.
본 발명의 다른 태양에 따르면, 반도체 장치 제조 방법은
반도체 기판이 가열되는 상태에서 내열성 금속을 증착하는 단계,
증착 작업을 수행하는 동안 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성하는 단계,
제 1 상 구조를 갖는 내열성 금속 실리사이드 층이 소정의 막 두께를 갖도록 증착되는 내열성 금속의 양을 제어하는 단계, 및
제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화시키기 위해 열 처리를 수행하는 단계를 포함한다.
더욱이, 본 발명의 또 다른 태양에 따르면, 반도체 장치 제조 방법은
반도체 기판의 실리콘 함유 층상에, 내열성 금속의 원자가 배리어막을 통과하도록 하고 실리콘 함유 층내의 실리콘 원자가 배리어막을 통과하지 못하도록 작용하는 배리어막을 형성하는 단계,
배리어막상에 증착된 내열성 금속의 원자 및 실리콘 함유 층내의 실리콘 원자로부터 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성하기 위해 반도체 기판을 가열하는 단계,
내열성 금속의 실리사이드화 되지 않은 부분을 제거하기 위해 반도체 기판을 세정하는 단계, 및
제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화시키기 위해 열 처리를 수행하는 단계를 포함한다.
제 1 상 구조를 갖는 내열성 금속 실리사이드 층이 제 3 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되고 그후, 제 3 상 구조를 갖는 내열성 금속 실리사이드 층이 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되도록 열 처리가 수행된다. 제 1 상 구조를 갖는 내열성 금속 실리사이드 층은 Co2Si 막이고, 제 3 상 구조를 갖는 내열성 금속 실리사이드 층은 CoSi 막이며, 제 2상 구조를 갖는 내열성 금속 실리사이드 층은 CoSi2막이다. 이 경우에, 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로서 CoSi2막이 에피택셜 성장된다.
다음으로, 첨부된 도면을 참조하여 본 발명의 실리사이드 층 형성 방법을 설명한다.
도 3 은 코발트 실리사이드 층이 본 발명의 제 1 실시예에 따른 제조 방법에 따라 형성된 경우의 MOS 트랜지스터의 단면도이다.
도 3 의 (a) 에 나타낸 바와 같이, 소자 분리 절연막 (2) 은 P형 실리콘 기판 (1) 의 표면상에 선택적으로 형성된다. 이 경우에, 소자 분리 절연막 (2) 은 통상의 LOCOS법 또는 트렌치 소자 분리법에 의해 형성된다. 그후, MOS 트랜지스터의 소오스 및 드레인 영역을 위한 확산층 (3) 은 소자 분리 절연막 (2) 이 형성되지 않은 영역내에 실리콘 기판 (1) 의 표면상에 형성된다. 이 경우에, 확산층 (3) 은 비소 이온을 불순물로서 포함하는 N형 확산층이다.
다음으로, 확산층 (3) 상의 자연 산화막은 묽은 불산 용액과 같은 화학 용액으로 제거된다. 배리어막 (4) 은 확산층 (3) 상에 형성된다. 배리어막 (4) 은 후에 언급될 실리콘 원자의 확산을 방지하는 작용을 한다. 배리어막 (4) 은 1 ㎚ 정도의 막 두께를 갖고 다공성 실리콘 산화막으로 이루어진다. 이와 같은 다공성 실리콘 산화막은 질산 용액에서 실리콘 기판 (1) 을 가열함에 의해 형성될 수 있다. 대신에, 암모니아 용액 및 과산화수소 용액의 혼합 용액내에서 실리콘 기판 (1) 을 가열함에 의해 다공성 실리콘 산화막을 형성하는 것이 가능하다.
배리어막 (4) 이 실리콘 기판 (1) 의 표면상에 형성된후, 코발트막 (5) 은 다중 챔버로 이루어진 다중챔버 장치에서 스퍼터링법에 의해 형성된다. 다중챔버 장치는 10-9Torr 정도의 고진공 상태로 설정될 수 있다. 스퍼터링법에 의한 막 형성은 450 ℃ 정도의 고온에서 수행된다. 코발트막 (5) 의 막 두께는 10 ㎚ 정도로 설정된다. 또한, 스퍼터링 막 형성 속도는 0.5 ㎚/sec 정도로 설정된다.
이와 같은 온도에서의 스퍼터링에서, 확산층 (3) 의 일부 표면만이 실리사이드화 된다. 실리사이드화시, Co2Si 막이 형성된다. 코발트막 (5) 의 코발트 원자는 배리어막 (4) 을 통해 실리콘 기판 (1) 의 표면으로 이동한다. 그러나, 실리콘 기판 (1) 의 표면에서의 실리콘 원자는 코발트막 (5) 으로 확산하지 않는다. 이것은 배리어막 (4) 이 형성되어 실리콘 원자의 확산을 방지하기 때문이다. 스퍼터링법에 의한 막 형성의 온도는 400 에서 500 ℃ 의 범위에서 매우 효과적이라는 것을 주의해야 한다.
다음으로, 실리콘 기판 (1) 은 진공 상태에서 상술한 다중챔버 장치의 다른 챔버로 이송되고 10-9Torr 정도의 고진공에서 열 처리가 수행된다. 코발트막은 산화되기가 매우 쉽고, 산화가 코발트의 실리사이드화를 방지한다. 그러나, 본 발명에서 실리콘 기판은 대기에 노출되지 않고 진공 상태에서 옮겨지기 때문에, 그와 같은 문제는 없다.
이 경우에, 열 처리 온도는 450 ℃ 정도로 설정되고, 열 처리 시간은 30 sec 정도이다. 도 3 의 (b) 에서 나타낸 바와 같이, 열 처리는 전체 코발트막 (5) 의 코발트 원자가 배리어막 (4) 을 통해 확산층 (3) 의 표면으로 확산하게 하여 확산층 (3) 의 표면상에 Co2Si 막 (6) 을 완전하게 형성한다. Co2Si 막 (6) 은 제 1 상 구조의 고융점 금속 실리사이드 층이다. 실리사이드 층은 사방정계의 다결정 구조를 갖는다. 확산층 (3) 의 표면으로부터 코발트막 (5) 으로 실리콘 원자의 이동은 열 처리 동안 배리어막 (4) 에 의해 억제되는 것을 주의해야 한다. 이 때문에, 어떠한 Co2Si 막 (6) 도 배리어막 (4) 상에 또는 소자 분리 절연막 (2) 상에 전혀 형성되지 않는다.
다음으로, 실리콘 기판 (1) 은 소자 분리 절연막 (2) 상의 코발트막 (5) 이 선택적으로 에칭되도록 황산 용액 및 과산화수소 용액의 혼합 용액에 소정의 시간 동안 침지된다. 이 방법으로, 도 3 의 (c) 에 나타낸 바와 같이, Co2Si 막 (6) 은 실리콘 기판 (1) 의 표면상에 형성되었던 확산층 (3) 상에만 형성된다. 어떠한 Co2Si 막 (6) 도 절연막으로서의 소자 분리 절연막 (2) 상에 완전하게 형성되지는 않는다. 또한, 배리어막 (4) 은 확산층 (3) 상에 제공된 Co2Si 막 (6) 상에 잔존한다.
다음으로, 실리콘 기판은 염산 용액 및 과산화수소 용액의 혼합 용액과 암모니아 용액 및 과산화수소 용액의 혼합 용액으로 세정된다. 이 경우에, 배리어막 (4) 은 Co2Si 막 (6) 이 상술한 혼합 용액으로 부식되는 것을 방지한다. 통상, Co2Si 막은 염산 용액 및 과산화수소 용액의 혼합 용액으로 에칭된다.
다음으로, 제 1 RTA 소결이 질소 분위기에서 수행된다. 제 1 소결의 조건은 600 ℃ 의 온도 및 60 sec 정도의 공정 시간이다.
도 3 의 (d) 에 나타낸 바와 같이, Co2Si 막 (6) 으로부터 CoSi 막 (7) 으로 상 전이가 수행된다. 이 방법으로, CoSi 막 (7) 이 확산층 (3) 의 표면상에 형성된다. CoSi 막 (7) 은 제 2 상 구조의 고융점 (내열성) 금속 실리사이드 층이다. 실리사이드 층은 입방정계의 다결정 구조를 가진다.
다음으로, 재차, 제 2 RTA 소결이 질소 분위기에서 수행된다. 제 2 소결의 조건은 800 ℃ 의 온도 및 10 sec 정도의 공정 시간이다.
도 3 의 (e) 에 나타낸 바와 같이, 이번에는 CoSi 막 (7) 으로부터 CoSi2막 (8) 으로 상 전이가 수행된다. CoSi2막 (8) 은 제 3 상 구조의 고융점 (내열성) 금속 실리사이드 층이다. 실리사이드 층은 에피택셜 성장에 의해 형성되고 입방정계의 단결정 구조를 갖는다. CoSi2결정의 격자 상수는 실리콘 결정의 격자 상수에 매우 가깝다는 것을 주의해야 한다. 그후, 배리어막 (4) 은 습식 에칭법에 의해 제거된다.
상술한 바와 같이, 이 방법에서, 최종적으로, CoSi2막은 실리콘 기판 (1) 상의 확산층 (3) 의 표면상에 선택적으로 형성된다. 어떠한 CoSi2막 (8)도 소자 분리 절연막 (2) 상에 전혀 형성되지 않는다. 또한, 이 방법에서 CoSi2막 (8) 이 에피택셜 성장에 의해 형성되기 때문에, CoSi2막은 저항이 낮은 층이다.
제 1 실시예에서, 배리어막 (4) 은 다공성 실리콘 산화막으로서 형성된다. 이와 같은 배리어막으로서, 0.5 ㎚ 정도의 막 두께를 갖는 실리콘 질화막이 사용될 수도 있다. 대신에, 절연막뿐 아니라 금속막으로 배리어막 (4) 이 형성될 수도 있다. 배리어막 (4) 은 Co2Si 막 (6) 이 형성되는 온도에서 코발트 원자는 통과시키고 실리콘 원자는 통과시키지 않는 특성을 가진다는 것이 중요하다.
제 1 실시예의 실리사이드 형성 방법에서, 배리어막은 실리콘 기판과 같이 실리사이드화 되는 물질 표면상에 형성되고, 코발트막은 배리어막상에 형성된다. 상술한 바와 같이, Co2Si 막이 형성되고 소결이 수행된다. 최종적으로, CoSi2막은 에피택셜 성장되고 실리사이드 층은 확산층 표면에서만 선택적으로 형성된다.
이와 같은 방법으로, 실리사이드화된 물질 표면상의 전체 코발트막은 코발트 실리사이드 층으로 변화된다. 이 때문에, CoSi2막의 최종 막 두께는 스퍼터링 공정에 의해 형성된 코발트막의 막 두께에 의존한다. 따라서, 코발트 실리사이드 층의 막 두께 제어가 매우 용이해진다. MOS 트랜지스터내에 게이트 전극과 소오스 및 드레인 확산층의 시이트 저항 편차는 반도체 장치가 형성되는 반도체 칩 또는 반도체 웨이퍼에서 용이하게 감소될 수 있다. 더욱이, MOS 트랜지스터의 특성 편차가 감소될 수 있다.
더욱이, 이 방법에서, 코발트 실리사이드 층은 에피택셜 성장에 의해 형성된다. 따라서, 게이트 전극과 소오스 및 드레인 확산층 패턴의 최소 패턴 크기는 MOS 트랜지스터의 소형화 및 고집적화와 더불어 작아지는 경우가 있다. 이 경우에, 좁은 패턴 폭을 갖는 영역에서 형성된 코발트 실리사이드 층은 넓은 패턴 폭을 갖는 영역에 형성된 코발트 실리사이드 층의 막 두께와 동일한 막 두께를 갖도록 형성될 수 있다. 즉, 완성된 코발트 실리사이드 층의 저항값은 패턴 크기 의존성을 갖지 않는다. 따라서, MOS 트랜지스터 또는 반도체 장치의 설계가 매우 용이해진다.
또한, 상술한 배리어막 (6) 은 Co2Si 막이 산 세정 공정시 에칭되는 것을 방지하는 작용을 한다. 또한, 에피택셜 성장으로 형성되는 코발트 실리사이드 층은 열 처리에 대한 내성을 향상시킨다. 즉, 코발트 실리사이드 층은 고내열성을 갖게 되어서 통상의 경우에 발생되는 응집이 이 방법에서 결코 발생되지 않는다. 이 때문에, MOS 트랜지스터의 제조 공정에서 실리사이드 층을 형성하는 공정이 용이하고 안정적으로 이루질 수 있어서 제조 비용이 감소될 수 있다.
다음으로, 도 4 및 도 5 를 참조하여 본 발명의 제 2 실시예에 따른 실리사이드 층을 형성하는 방법을 이하 자세히 설명한다. 도 4 는 코발트 실리사이드 층이 형성될 때 또 다른 제조 공정을 나타낸다. 도 5 는 이 경우에 코발트막 형성 조건을 지정하는 실험 결과의 그래프이다. 다음 설명에서, 제 1 실시예와 동일한 구성 성분은 동일한 참조 번호에 의해 지시된다.
제 1 실시예에서 설명된 바와 같이, 도 4 의 (a) 에서 소자 분리 절연막 (2) 은 P형 실리콘 기판 (1) 의 표면상에 선택적으로 형성된다. 확산층 (3) 은 소자 분리 절연막 (2) 이 형성되지 않은 영역에서 실리콘 기판 (1) 의 표면상에 형성된다. 확산층 (3) 은 N형 확산층이다.
다음으로, 코발트막 (5) 은 스퍼터링 장치에서 10 ㎚ 의 막 두께를 갖도록 스퍼터링법에 의해 실리콘 기판 (1) 의 표면상에 형성된다. 스퍼터링 장치는 10-9Torr 정도의 고진공으로 설정될 수 있다. 스퍼터링에 의한 막 형성은 400 ℃ 정도의 고온에서 수행된다.
스퍼터링법에 의한 막 형성에서 중요한 것은 코발트막의 막 형성 속도, 즉, 스퍼터링 막 형성 속도가 Co2Si 막으로의 실리사이드화 속도보다 작게 설정되는 것이다. 이 경우에, 스퍼터링 막 형성 공정에서 확산층 (3) 의 표면에 도달하는 모든 코발트 원자는 확산층 (3) 의 표면상의 실리콘 원자와 열 반응을 수행한다. 즉, Co2Si 막 (6) 은 스퍼터링 막 형성 공정이 수행됨과 동시에 형성된다. 또한, 코발트막 (5) 은 스퍼터링 막 형성 공정에서, 절연막으로서의 소자 분리 절연막 (2) 상에 그대로 증착된다. Co2Si 막 (6) 은 확산층 (3) 의 표면상에 선택적으로 성장된다. Co2Si 막 (6) 은 14 ㎚ 정도의 막 두께를 갖도록 설정된다. 이 경우에 스퍼터링 막 형성 속도는 제 1 실시예에서의 스퍼터링 막 형성 속도보다 작게 되는 것에 주의해야 한다.
제 2 실시예의 방법에서, 스퍼터링 막 형성 속도를 적절한 값으로 설정하는 것이 필수적이다. 이것을 도 5 를 참조하여 설명한다.
도 5 에서, 수평축은 스퍼터링 막 형성 속도이고, 좌종축 (左縱軸) 은 최종 CoSi2막의 시이트 저항 편차이며, 우종축 (右縱軸) 은 코발트 실리사이드 확산층의 접합 누설 전류이다.
도 5 로부터 알 수 있듯이, 웨이퍼에서 시이트 저항의 편차는 스퍼터링 막 형성 속도가 0.3 ㎚/sec 이하일 때 실질적으로 일정하게 되는 3 % 이다. 한편, 스퍼터링 막 형성 속도가 0.3 ㎚/sec 보다 클 때 편차는 급속히 증가한다.
그러나, 스퍼터링 막 형성 속도가 작아지면, 확산층의 접합 누설 전류는 점차 증가한다. 스퍼터링 막 형성 속도가 0.05 ㎚/sec 보다 작아지면, 확산층의 접합 누설 전류는 급속히 증가한다. 이것은 스퍼터링 막 형성 속도가 너무 작아지면, 공정 시간이 길어져서 소자 분리 절연막 (2) 상에 다량의 코발트막 (5) 의 코발트 원자가 도 5 에 나타낸 바와 같이, 확산층 (3) 으로 들어가기 때문이다. 이 때, 과도한 실리사이드화가 소자 분리 절연막 (2) 의 끝에서 진행되어 접합면이 열화된다.. 상술한 바와 같이, 제 2 실시예에서 코발트의 스퍼터링 막 형성 속도는 0.05 ㎚/sec 이상이고, 3 ㎚/sec 이하로 설정되어야 한다.
다음으로, 제 1 실시예에서 설명한 바와 같이, 제 1 소결은 질소 분위기에서 수행된다. 이 방법으로, 도 4 의 (b) 에 나타낸 바와 같이, 확산층 (3) 상의 Co2Si 막 (6) 이 CoSi 막 (7) 으로의 상 전이가 수행된다. 이 경우에, 코발트막 (5) 은 소자 분리 절연막 (2) 상에 잔존한다. 코발트막 (5) 의 표면은 약간 산화될 수도 있다는 것을 주의해야 한다.
다음으로, 실리콘 기판 (1) 은 소정의 시간 동안 황산 용액 및 과산화수소 용액의 혼합 용액에 침지되어, 소자 분리 절연막 (2) 상의 코발트막 (5) 이 에칭에 의해 선택적으로 제거된다.
다음으로, 제 2 소결이 수행된다. 제 2 소결의 조건은 800 ℃ 의 온도이고 공정 시간은 10 sec 정도로 설정된다. 도 4 의 (c) 에 나타낸 바와 같이, 확산층 (3) 상의 CoSi 막 (7) 이 CoSi2막 (8) 으로의 상 전이가 수행된다.
이 방법으로, CoSi2막 (8) 은 최종적으로 실리콘 기판 (1) 상의 확산층 (3) 의 표면상에 선택적으로 형성된다. 어떠한 CoSi2막 (8) 도 소자 분리 절연막 (2) 상에 형성되지 않는다.
제 2 실시예의 경우에, 실리사이드화 되는 막 표면의 전체 코발트막은 코발트 실리사이드 층으로 변화된다. 따라서, 코발트 실리사이드 층의 막 두께 제어가 매우 용이해진다. 반도체 웨이퍼에서 MOS 트랜지스터의 게이트 전극과 소오스 및 드레인 확산층의 시이트 저항 편차는 용이하게 감소될 수 있어서 MOS 트랜지스터의 특성 편차가 감소될 수 있다.
다음으로, 도 6 및 도 7 을 참조하여 본 발명의 제 3 실시예에 따른 실리사이드 형성 방법을 설명한다. 도 6 은 살리사이드 층이 CMOS 트랜지스터에 형성시 제조 공정을 나타낸다. 또한, 도 7 은 실리사이드 층이 본 발명의 방법에의해 형성시 효과를 설명하는 확산층의 시이트 저항의 그래프이다.
도 6 의 (a) 에 나타낸 바와 같이, N 웰 (22) 은 P 채널 MOS 트랜지스터가 P형 실리콘 기판 (21) 상에 형성되는 영역에서 이온 주입 및 열 처리에 의해 형성된다. 다음으로, 소자 분리 절연막 (23) 이 실리콘 기판 (21) 의 표면상에 형성되어 350 ㎚ 정도의 막 두께를 갖는다. 그후, 게이트 산화막 (24) 은 소자 분리 절연막 (23) 에 의해 둘러싸인 활성 영역에서 형성되어 10 ㎚ 의 막 두께를 갖는다. 그후, 게이트 전극 물질로서 폴리실리콘이 성장되어 150 ㎚ 의 막 두께를 갖는다. 이 경우에, 폴리실리콘막은 고농도의 인 이온 불순물을 포함한다.
다음으로, 상술한 폴리실리콘막은 공지된 포토리소그래피 기술 및 이온 주입 기술에 의해 패터닝되어 게이트 전극 (25) 을 형성한다. 저농도의 N형 확산층 (26) 및 저농도의 P형 확산층 (27) 이 이온 주입 기술에 의해 차례로 형성된다. 계속적으로, 실리콘 산화막은 전체 표면상에 증착되어 70 ㎚ 의 막 두께를 갖는다. 그후, 측벽 스페이서 (28) 가 이방성 건식 에칭을 사용하는 에칭백 방법에 의해 게이트 전극 (25) 의 측면상에 형성된다.
다음으로, 도 6 의 (b) 에 나타낸 바와 같이, 고농도의 P형 확산층 및 고농도의 N형 확산층은 포토리소그래피 기술 및 이온 주입 기술에 의해 형성된다. 이 방법으로, N형 소오스 및 드레인 확산층 (29) 과 P형 소오스 및 드레인 확산층 (30) 이 형성되어 LDD 구조를 완성한다.
다음으로, 폴리실리콘으로 이루어진 게이트 전극 (25) 의 표면 및 실리콘기판 (21) 의 표면상의 자연 산화막은 묽은 불산 용액으로 에칭하여 제거된다.
계속적으로, 제 1 실시예에서와 같이, 배리어막 (31) 은 N형 소오스 및 드레인 확산층 (29) 상에, P형 소오스 및 드레인 확산층 (30) 및 게이트 전극 (25) 의 표면상에 형성된다.
다음으로, 제 1 실시예에서와 동일한 방법으로, 코발트막 (32) 이 다중챔버 장치에서 스퍼터링에 의해 형성된다. 이 경우에, 스퍼터링 막 형성은 450 ℃ 정도의 고온에서 수행된다. 코발트막 (32) 의 막 두께는 15 ㎚ 정도로 설정된다. 실리콘 기판 (21) 은 동일한 진공 상태에서 상술한 다중챔버 장치의 다른 챔버로 이송되고 10-9Torr 정도의 고진공 상태에서 열 처리가 수행된다. 이 경우에, 열 처리 온도는 450 ℃ 정도로 설정되고 열 처리 시간은 30 sec 정도이다. 열 처리를 거쳐, 코발트막 (32) 의 코발트 원자는 배리어막 (31) 을 통해 N형 소오스 및 드레인 확산층 (29) 의 표면, P형 소오스 및 드레인 확산층 (30) 의 표면 그리고 게이트 전극 (25) 의 표면으로 확산하여 이들 표면상에 Co2Si 막 (33) 을 형성한다.
다음으로, 실리콘 기판 (21) 은 황산 용액 및 과산화수소 용액의 혼합 용액에 침지되어 습식 에칭에 의해 소자 분리 절연막 (23) 상의 그리고 측벽 스페이서 (28) 상의 코발트막 (32) 을 선택적으로 제거한다. 이 방법으로, Co2Si 막 (33) 은 N형 소오스 및 드레인 확산층 (29) 의 표면, P형 소오스 및 드레인 확산층 (30) 의 표면 및 게이트 전극 (25) 의 표면상에만 잔존하게 된다. 이 경우에,절연막으로서의 소자 분리 절연막 (23) 및 측벽 스페이서 (28) 상에는 어떠한 Co2Si 막도 형성되어 있지 않다.
다음으로, 세정 공정이 수행된다. 그후, 제 1 실시예에서와 같이, 제 1 소결 공정이 질소 분위기에서 수행된다. 결과적으로, 도 6 의 (c) 에 나타낸 바와 같이, Co2Si 막 (33) 으로부터 CoSi 막 (34) 으로 상 전이가 수행된다. 이 방법으로, CoSi 막 (34) 이 N형 소오스 및 드레인 확산층 (29) 의 표면상에, P형 소오스 및 드레인 확산층 (30) 의 표면 및 게이트 전극 (25) 의 표면상에 형성된다.
다음으로, 제 1 실시예에서 설명한 바와 같이, 제 2 소결 공정이 수행된다. 이 경우에, 제 2 소결은 10 sec 정도의 공정 시간 동안 800 ℃ 의 온도에서 수행된다. 도 6 의 (d) 에 나타낸 바와 같이, CoSi 막 (34) 이 이번에는 CoSi2막 (35) 으로 상 전이하게 된다.
이 방법으로, CoSi2막은 최종적으로 CMOS 트랜지스터에서 N형 소오스 및 드레인 확산층 (29) 의 표면, P형 소오스 및 드레인 확산층 (30) 의 표면 및 게이트 전극 (25) 의 표면상에 선택적으로 형성된다. 즉, 코발트 실리사이드를 사용하는 살리사이드화가 MOS 트랜지스터에서 수행된다.
상술한 CMOS 트랜지스터에서 살리사이드화를 통해 형성되었던 CoSi2막으로 이루어진 0.2 ㎛ 의 패턴 폭을 갖는 게이트 전극에서, 그리고 0.5 ㎛ 이하의 패턴폭을 갖는 N형 소오스 및 드레인 확산층과 P형 소오스 및 드레인 확산층에서 낮은 시이트 저항값이 얻어진다.
도 7 을 참조하여 본 발명에 의해 성취된 실험 결과를 설명한다.
도 7 의 (a) 는 본 발명의 제조 방법에 의해 형성된 코발트 실리사이드 층의 시이트 저항의 N형 소오스 및 드레인 확산층 패턴 폭 의존성을 나타내고, 도 7 의 (b) 는 본 발명의 제조 방법에 의해 형성된 코발트 실리사이드 층의 시이트 저항의 P형 소오스 및 드레인 확산층 패턴 폭 의존성을 나타낸다. 도 7 에서, 수평축은 소오스 및 드레인 확산층 폭을 지시하고 수직축은 웨이퍼에서 최종적으로 실리사이드화된 소오스 및 드레인 확산층의 시이트 저항을 지시한다. 도 7 에서, △ 마크는 코발트 실리사이드 층이 제 1 종래예에서의 방법에 의해 형성될 때 시이트 저항값을 지시하고 ○ 마크는 실리사이드 층이 제 3 실시예의 방법에 의해 형성될 때 시이트 저항값을 지시한다. 도 7 로부터 알 수 있는 바와 같이, 종래예에서, 소오스 및 드레인 확산층 폭이 0.3 ㎛ 와 동일하거나 보다 좁아질 때, 시이트 저항값은 점차 증가한다. 또한, 시이트 저항값의 70 % 정도의 편차가 웨이퍼에서 발생하게 된다.
한편, 본 발명의 방법에서, 시이트 저항값의 절대값은 크게 감소한다. 또한, 시이트 저항값의 소오스 및 드레인 확산층 폭 의존성이 사라지고 시이트 저항값은 소오스 및 드레인 확산층 폭이 0.1 ㎛ 정도가 될 때까지 실질적으로 일정하다. 웨이퍼에서 시이트 저항값의 편차는 3 % 이하이다.
상기 효과는 MOS 트랜지스터에서 소오스 및 드레인 확산층이 N형 확산층인지또는 P형 확산층인지에 관계없이 얻어진다. 또한, 실리사이드화후 게이트 전극의 시이트 저항값은 상술한 것과 동일한 효과를 갖는다.
상술한 실시예에서는, 실리콘 기판이 P형인 경우를 설명한다. 그러나, 본 발명은 이에 한정되지 않고 N형 실리콘 기판에 적용될 수 있다. 이 경우에, 설명에서 P형 및 N형을 교체하여야 한다.
또한, 제 3 실시예에서, 코발트 실리사이드 층이 형성될 때, 제 2 실시예에서 설명된 방법이 사용될 수도 있다. 또는, 제 1 실시예에서 설명된 방법 및 제 2 실시예에서 설명된 방법이 병용될 수도 있다.
또한, 본 발명의 방법에서, 니켈이 코발트 대신 사용될 수도 있다. 이 경우에, 최종 실리사이드 층은 NiSi 막으로 이루어진다.
이상에서 설명한 바와 같이, 본 발명의 반도체 장치 제조 방법에 따라, 고융점 (내열성) 금속 실리사이드 층이 반도체 기판상의 소정의 영역에 선택적으로 형성될 수 있다. 따라서, 반도체 기판이 가열되는 동안, 고융점 금속막이 형성되고 제 1 상 구조를 갖는 고융점 금속 실리사이드 층이 형성된다. 열 처리를 거쳐, 제 1 상 구조를 갖는 고융점 금속 실리사이드 층은 제 2 상 구조를 갖는 고융점 금속 실리사이드 층으로 변화되고 제 2 상 구조를 갖는 고융점 금속 실리사이드 층은 제 3 상 구조를 갖는 고융점 금속 실리사이드 층으로 변화된다. 이 경우에, 다공성 실리콘 산화막으로 이루어진 배리어막은 고융점 금속 실리사이드 층과 상술한 고융점 금속막 사이에서 형성된다.
선택적으로, 반도체 기판이 가열되는 동안, 고융점 금속이 반도체 기판 표면상에 증착된다. 동시에, 증착된 고융점 금속은 열 반응을 통해 제 1 상 구조를 갖는 고융점 금속 실리사이드 층으로 변화된다. 이 경우에, 고융점 금속막의 막 형성 속도는 제 1 상 구조를 갖는 고융점 금속 실리사이드 층이 형성되는 상 전이 속도보다 작게 설정된다. 그후, 열 처리가 수행되어 제 1 상 구조를 갖는 상술한 고융점 금속 실리사이드 층은 제 2 상 구조 또는 제 3 상 구조를 갖는 고융점 금속 실리사이드 층으로 변화된다. 따라서, 제 3 상 구조를 갖는 고융점 금속 실리사이드 층은 에피택셜 성장될 수 있다.
MOS 트랜지스터에서 소오스 및 드레인 확산층 또는 게이트 전극의 저항은 크게 감소한다. 또한, 최종 코발트 실리사이드 층의 저항값은 패턴 크기 의존성을 갖지 않아서 MOS 트랜지스터 또는 반도체 장치의 설계를 매우 용이하게 수행되게 한다.
또한, 고융점 금속막은 Co2Si 막으로 이루어진 제 1 상 구조를 갖는 고융점 금속 실리사이드 층으로 상 전이하게 된다. 이 때문에, CoSi2막으로 이루어진 최종 제 3 상 구조를 갖는 최종 고융점 금속 실리사이드 층의 막 두께는 고융점 금속막의 막 형성 공정에서 고융점 금속막의 막 두께에 그대로 의존한다. 따라서, 고융점 금속 실리사이드 층의 막 두께 제어가 매우 용이해진다. 또한, 반도체 칩 또는 반도체 웨이퍼의 MOS 트랜지스터에서 게이트 전극과 소오스 및 드레인 확산층의 시이트 저항값의 편차가 용이하게 감소될 수 있다.
본 발명에 따라, 실리사이드 층의 형성 공정이 단순화되고 안정되어 제조 비용이 감소된다. 실리사이드화된 영역의 크기가 0.1 ㎛ 정도로 매우 작아진다 하더라도, 고품질의 실리사이드 층이 형성될 수 있다. 결과적으로, 반도체 장치의 고집적화, 고속 처리화 및 고기능화가 성취될 수 있다.
Claims (21)
- 활성 영역 및 소자 분리 영역을 갖는 반도체 장치 제조 방법에 있어서,제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 형성하는 단계;상기 단계 이후, 소자 분리 영역 상의 실리사이드화 되지 않은 내열성 금속을 세정하는 단계; 및상기 제 1 상 구조를 갖는 내열성 금속 실리사이드 층을 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변환시키기 위해 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하는 단계는 반도체 기판이 가열되는 상태에서, 내열성 금속의 증착 작업을 수행하는 동안 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 2 항에 있어서, 상기 내열성 금속의 증착 속도는 상기 내열성 금속이 내열성 금속 실리사이드로의 상 전이 속도보다 작은 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 3 항에 있어서, 상기 내열성 금속의 상기 증착 속도는 0.05 ㎚/sec 로부터 0.3 ㎚/sec 의 범위내에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항에 있어서, 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하는 단계는진공 상태에서 내열성 금속막을 증착하는 단계, 및상기 내열성 금속막을 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층으로 변화시키도록 진공 상태에서 반도체 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하는 단계는반도체 기판의 실리콘 함유 층상에 배리어막을 형성하는 단계로서, 상기 배리어막은 내열성 금속의 원자가 상기 배리어막을 통과하도록 하고 상기 실리콘 함유 층의 실리콘 원자가 상기 배리어막을 통과하지 못하도록 작용하는 배리어막 형성 단계, 및상기 배리어막상에 증착된 상기 내열성 금속의 상기 원자 및 상기 실리콘 함유 층의 상기 실리콘 원자로부터 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하도록 상기 반도체 기판을 가열하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 6 항에 있어서, 상기 배리어막은 다공성 실리콘 산화막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 6 항에 있어서, 상기 내열성 금속은 상기 반도체 기판이 400 내지 500 ℃ 범위의 온도로 가열되는 동안 상기 배리어막 상에 증착되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 세정 단계는 내열성 금속의 실리사이드화 되지 않은 부분을 제거하기 위해 황산 용액 및 과산화수소 용액의 혼합 용액으로 상기 반도체 기판을 세정하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 1 항 내지 제 5 항중 어느 한 항에 있어서, 상기 열 처리를 수행하는 단계는 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층이 제 3 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되고, 그후 상기 제 3 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 상기 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되도록 열 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 10 항에 있어서, 상기 내열성 금속은 코발트 및 니켈중 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 10 항에 있어서, 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 Co2Si 막이고, 상기 제 3 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 CoSi 막이며, 상기 제 2 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 CoSi2막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 12 항에 있어서, 상기 제 2 상 구조를 갖는 상기 내열성 금속 실리사이드 층으로서 상기 CoSi2막이 에피택셜 성장되는 것을 특징으로 하는 반도체 장치 제조 방법.
- 활성 영역 및 소자 분리 영역을 갖는 반도체 장치 제조 방법에 있어서,반도체 기판이 가열되는 상태에서 내열성 금속을 증착하는 단계;증착 작업을 수행하는 동안 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하는 단계;상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층이 소정의 막 두께를 갖도록 증착되는 상기 내열성 금속의 양을 제어하는 단계;상기 소자 분리 영역 상의 상기 내열성 금속의 실리사이드화 되지 않은 부분을 제거하기 위해 상기 반도체 기판을 세정하는 단계; 및상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 제 2 상구조를 갖는 내열성 금속 실리사이드 층으로 변화시키는 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 14 항에 있어서, 상기 내열성 금속의 증착 속도는 상기 내열성 금속이 내열성 금속 실리사이드로의 상 전이 속도보다 작은 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 17 항에 있어서, 상기 내열성 금속의 상기 증착 속도는 0.05 ㎚/sec 내지 0.3 ㎚/sec 의 범위내에 있는 것을 특징으로 하는 반도체 장치 제조 방법.
- 활성 영역 및 소자 분리 영역을 갖는 반도체 장치 제조 방법에 있어서,반도체 기판의 실리콘 함유 층상에 배리어막을 형성하는 단계로서, 상기 배리어막은 내열성 금속의 원자가 상기 배리어막을 통과하도록 하고 상기 실리콘 함유 층의 실리콘 원자가 상기 배리어막을 통과하지 못하도록 작용하는, 배리어막 형성 단계;상기 배리어막 상에 증착된 상기 내열성 금속의 상기 원자 및 상기 실리콘 함유 층의 상기 실리콘 원자로부터 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 형성하도록 상기 반도체 기판을 가열하는 단계;상기 소자 분리 영역 상의 상기 내열성 금속의 실리사이드화 되지 않은 부분을 제거하기 위해 상기 반도체 기판을 세정하는 단계; 및상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층을 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화시키는 열처리를 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 17 항에 있어서, 상기 열 처리를 수행하는 단계는,상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층이 제 3 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되고, 그후 상기 제 3 상 구조를 갖는 상기 내열성 금속 실리사이드 층이 상기 제 2 상 구조를 갖는 내열성 금속 실리사이드 층으로 변화되도록 제 1 열 처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 18 항에 있어서, 상기 내열성 금속은 코발트 및 니켈중 하나인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 18 항에 있어서, 상기 제 1 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 Co2Si 막이고, 상기 제 3 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 CoSi 막이며, 상기 제 2 상 구조를 갖는 상기 내열성 금속 실리사이드 층은 CoSi2막인 것을 특징으로 하는 반도체 장치 제조 방법.
- 제 20 항에 있어서, 상기 제 2 상 구조를 갖는 상기 내열성 금속 실리사이드 층으로서 상기 CoSi2막이 에피택셜 성장되는 것을 특징으로 하는 반도체 장치 제조 방법.
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| APPLIED PHYSICS LETTER, vol. 68, no. 24, 10 June 1996 (1996-06-10), pages 3461 - 3463 * |
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