JP2677168B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2677168B2
JP2677168B2 JP5230631A JP23063193A JP2677168B2 JP 2677168 B2 JP2677168 B2 JP 2677168B2 JP 5230631 A JP5230631 A JP 5230631A JP 23063193 A JP23063193 A JP 23063193A JP 2677168 B2 JP2677168 B2 JP 2677168B2
Authority
JP
Japan
Prior art keywords
cobalt
silicide
titanium
film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5230631A
Other languages
English (en)
Other versions
JPH0786559A (ja
Inventor
明弘 矢尾板
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP5230631A priority Critical patent/JP2677168B2/ja
Priority to US08/301,413 priority patent/US5529958A/en
Publication of JPH0786559A publication Critical patent/JPH0786559A/ja
Application granted granted Critical
Publication of JP2677168B2 publication Critical patent/JP2677168B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にシリサイドを有する半導体装置の製造方法
に関する。
【０００２】
【従来の技術】従来の方法としてコバルトを用いた方法
について述べる。コバルトのケイ化物（以下、コバルト
シリサイドとする）を形成するにはまず、シリコン基板
上にスパッタ法やＣＶＤ法を用いてコバルトを直接付着
させ、これをＲＴＡ法などによって熱処理を行う。この
熱処理によってコバルトとシリコンを反応させコバルト
シリサイドを形成する。この方法で形成されるコバルト
シリサイドは多結晶になっている。このコバルトシリサ
イドの結晶を単結晶化するために、シリコン上にチタ
ン、コバルトの順で積層膜を作りこれを熱処理する方法
が考えられる（Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７２（５），
１９９２など）。この方法では、図５に示すようにコバ
ルトとチタンをスパッタ法により積層し構造を用いる。
この後、ＲＴＡ法や炉アニールにより反応を信号させる
ことによりチタンとコバルトの層の反転が起こり、結果
として図６のようにＣｏＳｉ2 とコバルト、チタン、シ
リコンが混合した反応層が形成される。
【０００３】また、このほかにもコバルトのイオン注入
を用いる方法や分子線エピタクシー法を用いる方法もあ
る。
【０００４】
【発明が解決しようとする課題】前述した従来技術にお
いてコバルトのみを成膜したときにはその後の熱処理に
よってシリサイドを形成すると、シリサイドと基板の界
面に凹凸ができる。またこの方法で形成されたシリサイ
ドは多結晶であるため高温の熱処理を行うと凝集が起こ
る。この欠点を改善するためにチタンとコバルトの積層
膜を用いる方法が考案されたが、この方法ではコバルト
シリサイドの結晶性と基板界面での凹凸が改善される反
面、シリサイド形成後にコバルトシリサイド以外に形成
される膜を除去する行程が追加されることや、さらにシ
リサイド膜の表面に凹凸が形成されるといった欠点があ
る。この問題を回避するためにまず低温にて熱処理を行
い、上層の未反応層をウェットエッチングした後、高温
で熱処理する方法もあるが、同様にプロセスの複雑化を
招く。
【０００５】一方、その他の方法はデバイス製作時にプ
ロセスが複雑になったり量産には適さない欠点がある。
コバルトのイオン注入法では必要のない領域にイオンが
注入されないようにレジストなどを用いて皮膜する行程
が追加される。分子線エピタクシー法ではそもそもスル
ープットが非常に悪いという欠点がある。
【０００６】
【課題を解決するための手段】従来のチタンとコバルト
の積層構造を用いた方法ではコバルトシリサイド上部の
凹凸がデバイスの微細化の妨げとなる。またこれを防ぐ
ために２段階の熱処理を行う方法もあるがプロセスの複
雑化を招く。本発明ではシリコン基板上にまずコバルト
又はニッケル又は白金又はパラジウムの金属膜を、つづ
けてその上層に薄膜例えばチタンなどの金属やシリコン
窒化膜を成膜しこれを前記金属膜とシリコンが反応する
温度で熱処理を行うことにより基板との界面とシリサイ
ドの表面が平坦で、特定の配向性が生じ結晶の面方位も
揃ったシリサイドを簡略なプロセスに得ることができ、
しかも微細なデバイスを作成することが可能になること
を特徴とする。
【０００７】
【実施例】次に、添付図面を参照しながら、本発明の一
実施例をより具体的に説明する。図１は本発明における
半導体装置の製造手順の一実施例を示す断面図である。
これは本発明をサリサイドプロセスに適用した例であ
る。このプロセスではＭＯＳデバイスのゲート上とソー
ス・ドレイン上のシリコンを自己整合的にシリサイド化
するものである。本発明ではまず、図１のようなＭＯＳ
デバイス上にコバルト３をスパッタ法により蒸着する。
ここではコバルトをあげたが、他のニッケル，白金，パ
ラジウムでも良い。このコバルト上に薄膜として同じく
スパッタ法を用いてチタン２を連続的にスパッタする。
この時の膜厚はコバルト、チタンとも１０ｎｍである。
この膜厚に関しては１０ｎｍでなくともこれにより厚く
とも薄くとも可能である。特にデバイスの微細化に伴う
薄膜化にもコバルトと上部積層膜を腹膜化、例えばそれ
ぞれ５ｎｍにすることで対応できる。コバルト３とチタ
ン２の積層構造を形成後、ＲＴＡ法などを用いて７００
℃前後の熱処理を加える。すると図１のようにシリコン
１と直接接しているコバルトはシリサイド化されＣｏＳ
ｉ2 ４となる。素子分離領域８やサイドウォール１０の
シリコン酸化膜上のコバルトはシリサイド化せず未反応
のままである。このとき、上層のチタンは熱処理を窒素
中で行うことによりすべて窒化チタン７に変化する。こ
の未反応のコバルト３と窒化チタン７は、例えばＮＨ4
ＯＨ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１：１：５の混合溶液により
選択的に除去できる。すなわち、コバルトの上部にチタ
ン２を成膜する以外は通常のサリサイドプロセスと全く
同じ処理を行えばよいわけである。この際形成されたコ
バルトシリサイドはコバルトのみを成膜して得られるも
のよりもその結晶の特定の配向性が特定されさらに基板
とシリサイドの界面の凹凸もほとんどなくなるという利
点がある。またこれらの効果により図２に示すようにチ
タンなしの時には９００℃でコバルトシリサイドの層抵
抗が増加し凝集が始まっているのに対し、チタンを上部
に成膜した場合には１０００℃でもその層抵抗があがっ
ておらず、凝集に対する耐性が増加するという効果があ
る。また本実施例では上部積層膜にチタンを用いている
が、これがタングステンやモリブデンといった純金属、
シリコン酸化膜や窒化膜などの絶縁膜、さらには白金シ
リサイドやタングステンシリサイドといったシリサイド
膜でも可能である。
【０００８】また、今回、コバルト及びチタンを１０ｎ
ｍとしたが、膜厚が５〜４０ｎｍの範囲でも、同様な効
果が確認できた。即ち、本発明の効果は膜厚が薄い法が
効果的であるが、厚くても、従来技術に比べれば、十分
改善されている事が確認できた。
【０００９】図３，図４は本発明をポリサイド配線に適
用した例の断面図である。まず図３の用に配線に使用す
る多結晶シリコン上にコバルト、チタンの順で成膜す
る。このときの膜圧はＣｏ＝１０ｎｍ、Ｔｉ＝１０ｎｍ
とする。この試料をＲＴＡ法により窒素雰囲気中で６０
０〜７００℃３０秒の熱処理を行う。すると図４に示す
ようにコバルトとシリコンが反応し、３０ｎｍ程度のコ
バルトシリサイドが生成する。このコバルトシリサイド
はチタンなどの応力の効果から、チタンがない場合と比
べてその結晶の特定の配向性が特定され凝集への耐性が
増す、さらにシリコンとの界面の凹凸がはとんど無くな
るという利点がある。さらにシリサイド上に窒化チタン
が同時に形成されることからこの膜をバリアメタルとし
て利用することもできる。
【００１０】
【発明の効果】以上説明したように本発明の構造を用い
ると、従来のＣｏ／Ｔｉ／Ｃｏ／Ｔｉ／Ｃｏ／Ｔｉ−Ｓ
ｉ基板の構造を用いたものに比べプロセスを簡素化する
ことができる。しかもコバルトのみを成膜するものと比
べてコバルトの成膜後にチタを連続して成膜する行程が
追加されるだけで、あとは同じプロセスにて処理を行え
ばよい。このように本発明の構造により得られたコバル
トシリサイドは単結晶であるため凝集への耐性が増し、
さらに基板との界面とシリサイド表面が平坦であるため
にデバイスの微細化に適するシリサイド膜が形成できる
という効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体装置断面図。
【図２】本発明の効果を示す特性図。
【図３】本発明の他の実施例の半導体装置断面図。
【図４】本発明の他の実施例の半導体装置断面図。
【図５】従来の方法を示す半導体装置断面図。
【図６】従来の他の方法を示す半導体装置断面図。
【符号の説明】
１ シリコン基板 ２ チタン ３ コバルト ４ コバルトシリサイド ５ コバルト、チタン、シリコン混合層 ６ 多結晶シリコン ７ 窒化チタン ８ 素子分離領域 ９ 多結晶シリコンゲート １０ サイドウォール

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に膜厚が５〜４０nmのコ
    バルト、つづいてチタンを連続して成膜し、その後窒素
    雰囲気中で熱処理を行い、前記チタンを前記窒素と反応
    させつつ前記コバルトのケイ化物を得ることを特徴とす
    る半導体装置の製造方法。
JP5230631A 1993-09-17 1993-09-17 半導体装置の製造方法 Expired - Fee Related JP2677168B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5230631A JP2677168B2 (ja) 1993-09-17 1993-09-17 半導体装置の製造方法
US08/301,413 US5529958A (en) 1993-09-17 1994-09-08 Method of manufacturing a semiconductor device having silicide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5230631A JP2677168B2 (ja) 1993-09-17 1993-09-17 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0786559A JPH0786559A (ja) 1995-03-31
JP2677168B2 true JP2677168B2 (ja) 1997-11-17

Family

ID=16910817

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5230631A Expired - Fee Related JP2677168B2 (ja) 1993-09-17 1993-09-17 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5529958A (ja)
JP (1) JP2677168B2 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780362A (en) * 1996-06-04 1998-07-14 Wang; Qingfeng CoSi2 salicide method
US5648287A (en) * 1996-10-11 1997-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of salicidation for deep quarter micron LDD MOSFET devices
KR100232223B1 (ko) * 1996-10-24 1999-12-01 김영환 메모리용 플라트늄 박막 형성방법
US5814537A (en) * 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide
US6127249A (en) * 1997-02-20 2000-10-03 Micron Technology, Inc. Metal silicidation methods and methods for using same
JP3274818B2 (ja) * 1997-03-27 2002-04-15 シャープ株式会社 半導体装置の製造方法
US5851921A (en) * 1997-04-04 1998-12-22 Advanced Micro Devices, Inc. Semiconductor device and method for forming the device using a dual layer, self-aligned silicide to enhance contact performance
US5902129A (en) * 1997-04-07 1999-05-11 Lsi Logic Corporation Process for forming improved cobalt silicide layer on integrated circuit structure using two capping layers
US5874342A (en) * 1997-07-09 1999-02-23 Lsi Logic Corporation Process for forming MOS device in integrated circuit structure using cobalt silicide contacts as implantation media
JP3209164B2 (ja) * 1997-10-07 2001-09-17 日本電気株式会社 半導体装置の製造方法
JP3199015B2 (ja) 1998-02-04 2001-08-13 日本電気株式会社 半導体装置及びその製造方法
TW400561B (en) * 1998-06-08 2000-08-01 United Microelectronics Corp The manufacturing method of the self-aligned salicide
US6255215B1 (en) * 1998-10-20 2001-07-03 Advanced Micro Services Semiconductor device having silicide layers formed using a collimated metal layer
US6180469B1 (en) * 1998-11-06 2001-01-30 Advanced Micro Devices, Inc. Low resistance salicide technology with reduced silicon consumption
US6096599A (en) * 1998-11-06 2000-08-01 Advanced Micro Devices, Inc. Formation of junctions by diffusion from a doped film into and through a silicide during silicidation
US6380040B1 (en) 1999-08-02 2002-04-30 Advanced Micro Devices, Inc. Prevention of dopant out-diffusion during silicidation and junction formation
JP3554514B2 (ja) 1999-12-03 2004-08-18 松下電器産業株式会社 半導体装置及びその製造方法
KR20010059612A (ko) * 1999-12-30 2001-07-06 박종섭 Ｃｍｏｓ 트랜지스터의 제조방법
KR100425450B1 (ko) * 2001-06-26 2004-03-30 삼성전자주식회사 금속-절연층-금속 캐패시터 제조 방법
KR100763898B1 (ko) * 2003-08-02 2007-10-05 삼성전자주식회사 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자
KR100539278B1 (ko) * 2003-09-22 2005-12-27 삼성전자주식회사 코발트 실리사이드막 형성 방법 및 반도체 장치의 제조방법.
US10157995B2 (en) * 2013-08-09 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating junction formation of transistors with contact formation

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
US4322453A (en) * 1980-12-08 1982-03-30 International Business Machines Corporation Conductivity WSi2 (tungsten silicide) films by Pt preanneal layering
US4378628A (en) * 1981-08-27 1983-04-05 Bell Telephone Laboratories, Incorporated Cobalt silicide metallization for semiconductor integrated circuits
US4690730A (en) * 1986-03-07 1987-09-01 Texas Instruments Incorporated Oxide-capped titanium silicide formation
US5010037A (en) * 1988-10-14 1991-04-23 California Institute Of Technology Pinhole-free growth of epitaxial CoSi2 film on Si(111)
US5217924A (en) * 1989-05-12 1993-06-08 Texas Instruments Incorporated Method for forming shallow junctions with a low resistivity silicide layer
JPH038371A (ja) * 1989-06-05 1991-01-16 Hitachi Ltd 半導体装置
US5047367A (en) * 1990-06-08 1991-09-10 Intel Corporation Process for formation of a self aligned titanium nitride/cobalt silicide bilayer
US5023201A (en) * 1990-08-30 1991-06-11 Cornell Research Foundation, Inc. Selective deposition of tungsten on TiSi2
US5162259A (en) * 1991-02-04 1992-11-10 Motorola, Inc. Method for forming a buried contact in a semiconductor device
TW209308B (en) * 1992-03-02 1993-07-11 Digital Equipment Corp Self-aligned cobalt silicide on MOS integrated circuits
US5313084A (en) * 1992-05-29 1994-05-17 Sgs-Thomson Microelectronics, Inc. Interconnect structure for an integrated circuit
DE4219529C2 (de) * 1992-06-15 1994-05-26 Itt Ind Gmbh Deutsche Verfahren zur Herstellung von Halbleiterbauelementen in CMOS-Technik mit "local interconnects"

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ｊ．ＶＡＣ．ＳＣＩ．ＴＥＣＨＮＯＬ．Ｂ，ＶＯＬ．９，ＮＯ．３，（１９９１−ＭＡＹ／ＪＵＮ），Ｐ．１４９７−１５０２

Also Published As

Publication number Publication date
JPH0786559A (ja) 1995-03-31
US5529958A (en) 1996-06-25

Similar Documents

Publication Publication Date Title
JP2677168B2 (ja) 半導体装置の製造方法
JP2857006B2 (ja) Ｍｏｓ集積回路上の自己整列珪化コバルト
JPH07245277A (ja) 半導体装置の製造方法
JPH08116054A (ja) コバルトシリサイド膜より成る半導体装置及び該装置の製造方法
JP2630292B2 (ja) 半導体装置の製造方法
JP2820122B2 (ja) 半導体装置の製造方法
US6337272B1 (en) Method of manufacturing a semiconductor device
JP3009979B2 (ja) 半導体装置及びその製造方法
JP2004140315A (ja) サリサイド工程を用いる半導体素子の製造方法
JP2930042B2 (ja) 半導体装置の製造方法
US6316362B1 (en) Method for manufacturing semiconductor device
JPH05304108A (ja) 半導体装置及び半導体装置の製造方法
JP2000196084A (ja) 半導体素子のポリサイドゲ―ト電極形成方法
JP3639009B2 (ja) Ｔｉシリサイド層を有する半導体装置の製造方法
KR100562710B1 (ko) 반도체 장치의 제조 방법
JP2003051459A (ja) 半導体素子のシリサイド膜の形成方法
KR100414025B1 (ko) 반도체 소자의 실리사이드 형성 방법
JP3263155B2 (ja) 電極の製造方法およびそれを用いた半導体素子の製造方法
JP2003031522A (ja) 半導体素子の製造方法
JPH09115860A (ja) 電子装置およびその製造方法
JP2000156356A (ja) 半導体装置の製造方法
JP2616733B2 (ja) 半導体装置の製造方法
JPH05160068A (ja) 半導体装置の製造方法
JPH08130196A (ja) シリサイド層の製造方法
JPH09320985A (ja) 半導体装置および該半導体装置の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19970624

LAPS Cancellation because of no payment of annual fees